JP2812599B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、半導体装置の製造方
法に関し、より詳しくは、ＴＥＯＳ(テトラ・エトキシ
・シラン)−Ｏ3系常圧ＣＶＤ(化学気相成長)法を用いて
成膜を行うことにより、半導体基板上の凹凸を平坦化す
る半導体装置の製造方法に関する。
法に関し、より詳しくは、ＴＥＯＳ(テトラ・エトキシ
・シラン)−Ｏ3系常圧ＣＶＤ(化学気相成長)法を用いて
成膜を行うことにより、半導体基板上の凹凸を平坦化す
る半導体装置の製造方法に関する。
【０００２】
【従来の技術】半導体素子の高密度化,高集積化に伴っ
て、半導体基板上の凹凸を平坦化する成膜技術が重要性
を増している。現在、成膜法としてＳiＨ4(シラン)−Ｏ
2系常圧ＣＶＤ法とＴＥＯＳ−Ｏ2系プラズマＣＶＤ法が
広く採用されているが、ＳiＨ4−Ｏ2系常圧ＣＶＤ法で
は、微細化が進んでくると、図５に示すように、下地９
０の段差上の部分１００aがオーバハング形状となり、
しかも、膜１００中にボイド(気泡)が発生するという問
題がある。また、ＴＥＯＳ−Ｏ2系プラズマＣＶＤ法で
は、図６に示すように、下地９０の断面に沿ったいわゆ
るコンフォーマル形状の膜２００しか得ることができな
い。
て、半導体基板上の凹凸を平坦化する成膜技術が重要性
を増している。現在、成膜法としてＳiＨ4(シラン)−Ｏ
2系常圧ＣＶＤ法とＴＥＯＳ−Ｏ2系プラズマＣＶＤ法が
広く採用されているが、ＳiＨ4−Ｏ2系常圧ＣＶＤ法で
は、微細化が進んでくると、図５に示すように、下地９
０の段差上の部分１００aがオーバハング形状となり、
しかも、膜１００中にボイド(気泡)が発生するという問
題がある。また、ＴＥＯＳ−Ｏ2系プラズマＣＶＤ法で
は、図６に示すように、下地９０の断面に沿ったいわゆ
るコンフォーマル形状の膜２００しか得ることができな
い。
【０００３】最近になって、ＴＥＯＳ−Ｏ3系常圧ＣＶ
Ｄ法が注目されている。ＴＥＯＳ−Ｏ3系常圧ＣＶＤ法
では、Ｏ3濃度を調節することによって、図７に示すよ
うに、エッジ部分３００aがやや薄くなったいわゆるリ
フロー形状の膜３００を成長できるからである(なお、
比較のため、破線で等方成長のラインを示してい
る。)。また、膜３００中のボイドも比較的少ないとい
う特長を有する。そこで、従来は、下地９０の凹凸を平
坦化するために、ＴＥＯＳ−Ｏ3系常圧ＣＶＤ法によ
り、下地９０の上に直接シリコン酸化膜３００を成長さ
せていた。なお、ＴＥＯＳ−Ｏ3系常圧ＣＶＤ法は、Ｔ
ＥＯＳ(例えばＮ2ガスでバブリングしたもの)とＯ3(Ｏ2
をキャリアガスとする)とを温度４００℃程度に保持し
た基板に導き、常圧下で化学反応させて、上記基板にシ
リコン酸化膜を成長させる方法である。
Ｄ法が注目されている。ＴＥＯＳ−Ｏ3系常圧ＣＶＤ法
では、Ｏ3濃度を調節することによって、図７に示すよ
うに、エッジ部分３００aがやや薄くなったいわゆるリ
フロー形状の膜３００を成長できるからである(なお、
比較のため、破線で等方成長のラインを示してい
る。)。また、膜３００中のボイドも比較的少ないとい
う特長を有する。そこで、従来は、下地９０の凹凸を平
坦化するために、ＴＥＯＳ−Ｏ3系常圧ＣＶＤ法によ
り、下地９０の上に直接シリコン酸化膜３００を成長さ
せていた。なお、ＴＥＯＳ−Ｏ3系常圧ＣＶＤ法は、Ｔ
ＥＯＳ(例えばＮ2ガスでバブリングしたもの)とＯ3(Ｏ2
をキャリアガスとする)とを温度４００℃程度に保持し
た基板に導き、常圧下で化学反応させて、上記基板にシ
リコン酸化膜を成長させる方法である。
【０００４】
【発明が解決しようとする課題】ところで、上に述べた
ように下地９０の上に直接シリコン酸化膜３００を成長
させる場合、確かにエッジ部分３００aの形状を緩和す
ることができる。しかしながら、下地９０の凹凸による
段差がそのまま表面側に反映するため、有効に平坦化を
進めたということはできない。
ように下地９０の上に直接シリコン酸化膜３００を成長
させる場合、確かにエッジ部分３００aの形状を緩和す
ることができる。しかしながら、下地９０の凹凸による
段差がそのまま表面側に反映するため、有効に平坦化を
進めたということはできない。
【０００５】そこで、この発明の目的は、下地の凹凸に
よる段差を低減でき、一歩進んだ平坦化を行うことがで
きる半導体装置の製造方法を提供することにある。
よる段差を低減でき、一歩進んだ平坦化を行うことがで
きる半導体装置の製造方法を提供することにある。
【０００６】
【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の半導体装置の製造方法は、凹凸を
有する下地の上に、ＴＥＯＳ−Ｏ3系常圧ＣＶＤ法によ
りシリコン酸化膜を成長させて、上記下地の凹凸を平坦
化する半導体装置の製造方法であって、上記下地の凹部
の内面のうちの少なくとも側面に、上記シリコン酸化膜
の成長を上記下地よりも増速する材料からなる膜を設け
た後、上記シリコン酸化膜の成長を行うことを特徴とし
ている。
め、請求項１に記載の半導体装置の製造方法は、凹凸を
有する下地の上に、ＴＥＯＳ−Ｏ3系常圧ＣＶＤ法によ
りシリコン酸化膜を成長させて、上記下地の凹凸を平坦
化する半導体装置の製造方法であって、上記下地の凹部
の内面のうちの少なくとも側面に、上記シリコン酸化膜
の成長を上記下地よりも増速する材料からなる膜を設け
た後、上記シリコン酸化膜の成長を行うことを特徴とし
ている。
【０００７】請求項２に記載の半導体装置の製造方法
は、請求項１に記載の半導体装置の製造方法において、
上記シリコン酸化膜の成長を上記下地よりも増速する材
料からなる膜を、上記下地の凹部の側面及び底面に設け
ることを特徴とする。
は、請求項１に記載の半導体装置の製造方法において、
上記シリコン酸化膜の成長を上記下地よりも増速する材
料からなる膜を、上記下地の凹部の側面及び底面に設け
ることを特徴とする。
【０００８】
【作用】この発明は、ＴＥＯＳ−Ｏ3系常圧ＣＶＤ法に
よるシリコン酸化膜を種々の下地の上に形成する実験に
より、本発明者が創出したものである。本発明者は、Ｔ
ＥＯＳ−Ｏ3系常圧ＣＶＤ法によるシリコン酸化膜の成
膜速度が、下地の種類によって次表１のように変化する
ことを発見した。
よるシリコン酸化膜を種々の下地の上に形成する実験に
より、本発明者が創出したものである。本発明者は、Ｔ
ＥＯＳ−Ｏ3系常圧ＣＶＤ法によるシリコン酸化膜の成
膜速度が、下地の種類によって次表１のように変化する
ことを発見した。
【表１】
【０００９】したがって、下地の凹部の内面のうちの少
なくとも側面に、ＴＥＯＳ−Ｏ3系常圧ＣＶＤ法による
シリコン酸化膜の成長を上記下地よりも増速する材料か
らなる膜(表１に基づいて選択する)を設けた後、上記シ
リコン酸化膜の成長を行う場合、下地の凸部上に比して
上記凹部上で膜厚が厚くなる。この結果、下地の凹凸に
よる段差が低減され、従来に比して平坦化が推進され
る。
なくとも側面に、ＴＥＯＳ−Ｏ3系常圧ＣＶＤ法による
シリコン酸化膜の成長を上記下地よりも増速する材料か
らなる膜(表１に基づいて選択する)を設けた後、上記シ
リコン酸化膜の成長を行う場合、下地の凸部上に比して
上記凹部上で膜厚が厚くなる。この結果、下地の凹凸に
よる段差が低減され、従来に比して平坦化が推進され
る。
【００１０】また、上記シリコン酸化膜の成長を上記下
地よりも増速する材料からなる膜を、上記下地の凹部の
側面及び底面に設ける場合、下地の凸部上に比して上記
凹部上で膜厚がさらに厚くなる。この結果、下地の凹凸
による段差がさらに低減され、さらに平坦化が推進され
る。
地よりも増速する材料からなる膜を、上記下地の凹部の
側面及び底面に設ける場合、下地の凸部上に比して上記
凹部上で膜厚がさらに厚くなる。この結果、下地の凹凸
による段差がさらに低減され、さらに平坦化が推進され
る。
【００１１】
【実施例】以下、この発明の半導体装置の製造方法を実
施例により詳細に説明する。
施例により詳細に説明する。
【００１２】図１(a)に示すように、半導体基板(図示せ
ず)上に、下地として熱酸化膜(ＳiＯ2膜)１が設けら
れ、その表面に凹部１b,凸部１tが形成されているもの
とする。熱酸化膜１の凹凸による段差は０.３〜０.６μ
m、凹部１b,凸部１tの幅はそれぞれ０.３〜１.０μmと
なっている。この熱酸化膜１の凹凸を平坦化する場合、
まず、上記凹部１bの底面に、ＴＥＯＳ−Ｏ3系常圧ＣＶ
Ｄ法によるシリコン酸化膜の成長を上記熱酸化膜１より
も増速するＳiＮ膜(シリコン窒化膜)２を設ける(表１に
基づく。)。このＳiＮ膜２の膜厚は５００〜１０００Å
とし、例えばＬＰＣＶＤ法(減圧化学気相成長法)により
設ける。この後、同図(b)に示すように、ＴＥＯＳ−Ｏ3
系常圧ＣＶＤ法により、シリコン酸化膜３の成長を行
う。このシリコン酸化膜３の膜厚は、凸部１t上で０.２
〜０.６μmとする。このようにした場合、凸部１t上に
比して凹部１b上でシリコン酸化膜３の膜厚を厚く成長
することができる。したがって、熱酸化膜１の凹凸によ
る段差を低減でき、従来に比して平坦化を推進すること
ができる。
ず)上に、下地として熱酸化膜(ＳiＯ2膜)１が設けら
れ、その表面に凹部１b,凸部１tが形成されているもの
とする。熱酸化膜１の凹凸による段差は０.３〜０.６μ
m、凹部１b,凸部１tの幅はそれぞれ０.３〜１.０μmと
なっている。この熱酸化膜１の凹凸を平坦化する場合、
まず、上記凹部１bの底面に、ＴＥＯＳ−Ｏ3系常圧ＣＶ
Ｄ法によるシリコン酸化膜の成長を上記熱酸化膜１より
も増速するＳiＮ膜(シリコン窒化膜)２を設ける(表１に
基づく。)。このＳiＮ膜２の膜厚は５００〜１０００Å
とし、例えばＬＰＣＶＤ法(減圧化学気相成長法)により
設ける。この後、同図(b)に示すように、ＴＥＯＳ−Ｏ3
系常圧ＣＶＤ法により、シリコン酸化膜３の成長を行
う。このシリコン酸化膜３の膜厚は、凸部１t上で０.２
〜０.６μmとする。このようにした場合、凸部１t上に
比して凹部１b上でシリコン酸化膜３の膜厚を厚く成長
することができる。したがって、熱酸化膜１の凹凸によ
る段差を低減でき、従来に比して平坦化を推進すること
ができる。
【００１３】なお、図２(a)に示すように、まず、上記
熱酸化膜１の凹部１bの側面（凸部１tの側面でもあ
る。）にＳiＮ膜１２を設けるようにしても良い。上の
例と同様に、このＳiＮ膜１２の膜厚は５００〜１００
０Åとし、例えばＬＰＣＶＤ法(減圧化学気相成長法)に
より設ける。この後、同図(b)に示すように、ＴＥＯＳ
−Ｏ3系常圧ＣＶＤ法により、シリコン酸化膜１３の成
長を行う。このシリコン酸化膜１３の膜厚は、凸部１t
上で０.２〜０.６μmとする。このようにした場合、凸
部１t上に比して凹部１b上でシリコン酸化膜１３の膜厚
を厚く成長することができる。したがって、熱酸化膜１
の凹凸による段差を低減でき、従来に比して平坦化を推
進することができる。
熱酸化膜１の凹部１bの側面（凸部１tの側面でもあ
る。）にＳiＮ膜１２を設けるようにしても良い。上の
例と同様に、このＳiＮ膜１２の膜厚は５００〜１００
０Åとし、例えばＬＰＣＶＤ法(減圧化学気相成長法)に
より設ける。この後、同図(b)に示すように、ＴＥＯＳ
−Ｏ3系常圧ＣＶＤ法により、シリコン酸化膜１３の成
長を行う。このシリコン酸化膜１３の膜厚は、凸部１t
上で０.２〜０.６μmとする。このようにした場合、凸
部１t上に比して凹部１b上でシリコン酸化膜１３の膜厚
を厚く成長することができる。したがって、熱酸化膜１
の凹凸による段差を低減でき、従来に比して平坦化を推
進することができる。
【００１４】さらに、図３(a)に示すように、まず、上
記熱酸化膜１の凹部１bの底面および凹部１bの側面（凸
部１tの側面でもある。）にＳiＮ膜２２を設けるように
しても良い。上記各例と同様に、このＳiＮ膜２２の膜
厚は５００〜１０００Åとし、例えばＬＰＣＶＤ法(減
圧化学気相成長法)により設ける。この後、同図(b)に示
すように、ＴＥＯＳ−Ｏ3系常圧ＣＶＤ法により、シリ
コン酸化膜２３の成長を行う。このシリコン酸化膜２３
の膜厚は、凸部１t上で０.２〜０.６μmとする。このよ
うにした場合、凸部１t上に比して凹部１b上でシリコン
酸化膜２３の膜厚を厚く成長することができる。したが
って、熱酸化膜１の凹凸による段差を低減でき、従来に
比して平坦化を推進することができる。
記熱酸化膜１の凹部１bの底面および凹部１bの側面（凸
部１tの側面でもある。）にＳiＮ膜２２を設けるように
しても良い。上記各例と同様に、このＳiＮ膜２２の膜
厚は５００〜１０００Åとし、例えばＬＰＣＶＤ法(減
圧化学気相成長法)により設ける。この後、同図(b)に示
すように、ＴＥＯＳ−Ｏ3系常圧ＣＶＤ法により、シリ
コン酸化膜２３の成長を行う。このシリコン酸化膜２３
の膜厚は、凸部１t上で０.２〜０.６μmとする。このよ
うにした場合、凸部１t上に比して凹部１b上でシリコン
酸化膜２３の膜厚を厚く成長することができる。したが
って、熱酸化膜１の凹凸による段差を低減でき、従来に
比して平坦化を推進することができる。
【００１５】次に、図４(a)に示すように、半導体基板
(図示せず)上に、下地としてポリシリコン膜(ポリＳi)
３１が設けられ、その表面に凹部３１b,凸部３１tが形
成されているものとする。ポリシリコン膜３１の凹凸に
よる段差は０.３〜０.６μm、凹部３１b,凸部３１tの幅
はそれぞれ０.３〜１.０μmとなっている。このポリシ
リコン膜３１の凹凸を平坦化する場合、まず、上記凸部
３１tの上面に、ＴＥＯＳ−Ｏ3系常圧ＣＶＤ法によるシ
リコン酸化膜の成長を上記ポリシリコン膜１よりも減速
するＳiＯ2膜３２を設ける(表１に基づく。)。このＳi
Ｏ2膜３２の膜厚は５００〜１０００Åとし、例えばプ
ラズマＣＶＤ法により設ける。この後、同図(b)に示す
ように、ＴＥＯＳ−Ｏ3系常圧ＣＶＤ法により、シリコ
ン酸化膜３３の成長を行う。このシリコン酸化膜３３の
膜厚は、凸部１t上で０.２〜０.６μmとする。このよう
にした場合、凹部１b上に比して凸部１t上でシリコン酸
化膜３３の膜厚を薄く成長することができる。したがっ
て、ポリシリコン膜３１の凹凸による段差を低減でき、
従来に比して平坦化を推進することができる。
(図示せず)上に、下地としてポリシリコン膜(ポリＳi)
３１が設けられ、その表面に凹部３１b,凸部３１tが形
成されているものとする。ポリシリコン膜３１の凹凸に
よる段差は０.３〜０.６μm、凹部３１b,凸部３１tの幅
はそれぞれ０.３〜１.０μmとなっている。このポリシ
リコン膜３１の凹凸を平坦化する場合、まず、上記凸部
３１tの上面に、ＴＥＯＳ−Ｏ3系常圧ＣＶＤ法によるシ
リコン酸化膜の成長を上記ポリシリコン膜１よりも減速
するＳiＯ2膜３２を設ける(表１に基づく。)。このＳi
Ｏ2膜３２の膜厚は５００〜１０００Åとし、例えばプ
ラズマＣＶＤ法により設ける。この後、同図(b)に示す
ように、ＴＥＯＳ−Ｏ3系常圧ＣＶＤ法により、シリコ
ン酸化膜３３の成長を行う。このシリコン酸化膜３３の
膜厚は、凸部１t上で０.２〜０.６μmとする。このよう
にした場合、凹部１b上に比して凸部１t上でシリコン酸
化膜３３の膜厚を薄く成長することができる。したがっ
て、ポリシリコン膜３１の凹凸による段差を低減でき、
従来に比して平坦化を推進することができる。
【００１６】
【発明の効果】以上より明らかなように、請求項１の半
導体装置の製造方法は、凹凸を有する下地の上に、ＴＥ
ＯＳ−Ｏ3系常圧ＣＶＤ法によりシリコン酸化膜を成長
させて、上記下地の凹凸を平坦化する半導体装置の製造
方法であって、上記下地の凹部の内面のうちの少なくと
も側面に、上記シリコン酸化膜の成長を上記下地よりも
増速する材料からなる膜を設けた後、上記シリコン酸化
膜の成長を行っているので、下地の凸部上に比して上記
凹部上で上記シリコン酸化膜の膜厚を厚く成長すること
ができる。したがって、下地の凹凸による段差を低減で
き、従来に比して平坦化を一層推進することができる。
導体装置の製造方法は、凹凸を有する下地の上に、ＴＥ
ＯＳ−Ｏ3系常圧ＣＶＤ法によりシリコン酸化膜を成長
させて、上記下地の凹凸を平坦化する半導体装置の製造
方法であって、上記下地の凹部の内面のうちの少なくと
も側面に、上記シリコン酸化膜の成長を上記下地よりも
増速する材料からなる膜を設けた後、上記シリコン酸化
膜の成長を行っているので、下地の凸部上に比して上記
凹部上で上記シリコン酸化膜の膜厚を厚く成長すること
ができる。したがって、下地の凹凸による段差を低減で
き、従来に比して平坦化を一層推進することができる。
【００１７】また、請求項２の半導体装置の製造方法
は、上記シリコン酸化膜の成長を上記下地よりも増速す
る材料からなる膜を、上記下地の凹部の側面及び底面に
設ける場合、下地の凸部上に比して上記凹部上で膜厚が
さらに厚くなる。この結果、下地の凹凸による段差をさ
らに低減でき、さらに平坦化を推進できる。
は、上記シリコン酸化膜の成長を上記下地よりも増速す
る材料からなる膜を、上記下地の凹部の側面及び底面に
設ける場合、下地の凸部上に比して上記凹部上で膜厚が
さらに厚くなる。この結果、下地の凹凸による段差をさ
らに低減でき、さらに平坦化を推進できる。
【図１】 この発明の一実施例の半導体装置の製造方法
を説明する工程図である。
を説明する工程図である。
【図２】 この発明の一実施例の半導体装置の製造方法
を説明する工程図である。
を説明する工程図である。
【図３】 この発明の一実施例の半導体装置の製造方法
を説明する工程図である。
を説明する工程図である。
【図４】 この発明の一実施例の半導体装置の製造方法
を説明する工程図である。
を説明する工程図である。
【図５】 ＳiＨ4−Ｏ2系常圧ＣＶＤ法により平坦化を
行った状態を示す図である。
行った状態を示す図である。
【図６】 ＴＥＯＳ−Ｏ2系プラズマＣＶＤ法により平
坦化を行った状態を示す図である。
坦化を行った状態を示す図である。
【図７】 ＴＥＯＳ−Ｏ3系常圧ＣＶＤ法により、下地
に直接シリコン酸化膜を成長させて平坦化を行った状態
を示す図である。
に直接シリコン酸化膜を成長させて平坦化を行った状態
を示す図である。
１ 熱酸化膜 １b,３１b 凹部 １t,３１t 凸部 ２,１２,２２ ＳiＮ膜 ３,１３,２３,３３ シリコン酸化膜 ３１ ポリシリコン膜 ３２ プラズマＳiＯ2膜
Claims (2)
- 【請求項１】 凹凸を有する下地の上に、ＴＥＯＳ−Ｏ
3系常圧ＣＶＤ法によりシリコン酸化膜を成長させて、
上記下地の凹凸を平坦化する半導体装置の製造方法であ
って、 上記下地の凹部の内面のうちの少なくとも側面に、上記
シリコン酸化膜の成長を上記下地よりも増速する材料か
らなる膜を設けた後、上記シリコン酸化膜の成長を行う
ことを特徴とする半導体装置の製造方法。 - 【請求項２】 請求項１に記載の半導体装置の製造方法
において、 上記シリコン酸化膜の成長を上記下地よりも増速する材
料からなる膜を、上記下地の凹部の側面及び底面に設け
ることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2111492A JP2812599B2 (ja) | 1992-02-06 | 1992-02-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2111492A JP2812599B2 (ja) | 1992-02-06 | 1992-02-06 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05218031A JPH05218031A (ja) | 1993-08-27 |
| JP2812599B2 true JP2812599B2 (ja) | 1998-10-22 |
Family
ID=12045860
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2111492A Expired - Fee Related JP2812599B2 (ja) | 1992-02-06 | 1992-02-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2812599B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19629766C2 (de) * | 1996-07-23 | 2002-06-27 | Infineon Technologies Ag | Herstellverfahren von Shallow-Trench-Isolationsbereiche in einem Substrat |
| US6541401B1 (en) * | 2000-07-31 | 2003-04-01 | Applied Materials, Inc. | Wafer pretreatment to decrease rate of silicon dioxide deposition on silicon nitride compared to silicon substrate |
| JP6583081B2 (ja) * | 2016-03-22 | 2019-10-02 | 東京エレクトロン株式会社 | 半導体装置の製造方法 |
-
1992
- 1992-02-06 JP JP2111492A patent/JP2812599B2/ja not_active Expired - Fee Related
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|---|---|
| JPH05218031A (ja) | 1993-08-27 |
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