JPH04209571A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04209571A JPH04209571A JP2407286A JP40728690A JPH04209571A JP H04209571 A JPH04209571 A JP H04209571A JP 2407286 A JP2407286 A JP 2407286A JP 40728690 A JP40728690 A JP 40728690A JP H04209571 A JPH04209571 A JP H04209571A
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Landscapes
- Semiconductor Memories (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
［０００１１
【産業上の利用分野］本発明は、基体に複数の段差部が
存在している半導体装置の製造方法に関するものである
。 ［０００２］ 【従来の技術】例えば積み上げ容量素子型ＤＲＡＭでは
、積み上げ型容量素子のために、メモリセルの特にビッ
ト線用のコンタクト部における段差が厳しい。もし、こ
の段差を緩和しなければ、ビット線よりも上層の配線の
加工が難しくなる。そこで、リフロー法やエッチバック
法等によって層間絶縁膜の平坦化が図られている。 ［０００３］
存在している半導体装置の製造方法に関するものである
。 ［０００２］ 【従来の技術】例えば積み上げ容量素子型ＤＲＡＭでは
、積み上げ型容量素子のために、メモリセルの特にビッ
ト線用のコンタクト部における段差が厳しい。もし、こ
の段差を緩和しなければ、ビット線よりも上層の配線の
加工が難しくなる。そこで、リフロー法やエッチバック
法等によって層間絶縁膜の平坦化が図られている。 ［０００３］
【発明が解決しようとする課題】ところが、積み上げ容
量素子型ＤＲＡＭでも、周辺回路部ではメモリセル部に
比べて段差が少ない。従って、メモリセル部における厳
しい段差を緩和するために層間絶縁膜を厚く堆積させる
と、周辺回路部ではコンタクト孔が深くなって配線の段
部被覆性が劣化する。つまり、従来は、メモリセル部の
平坦化と周辺回路部における段部被覆性の確保とを両立
させることができなかった。 ［０００４］また、積み上げ容量素子型ＤＲＡＭに限ら
ず、図８に示す様な一般的な半導体装置においても、層
間絶縁膜１１を平坦にすると、例えばトランジスタ１２
のゲート電極１３上のコンタクト孔１４とゲート電極１
３間のコンタクト孔１５とで深さ及び垂直段差が異なる
。このため、コンタクト孔１５でＡＩ配線１６に接続し
ているＡＩ配線１７の段部被覆性が悪く、信頼性が低い
。 ［０００５］これを解決するために、ＡＩ配線１６下の
層間絶縁膜１８を平坦にすることも考えられる。しかし
今度は、トランジスタ１２のソース・ドレイン領域であ
る不純物拡散層２１に達する様に層間絶縁膜１８に開孔
するコンタクト孔（図示せず）が深くなってＡＩ配線１
６の段部被覆性が悪くなったり、ＡＩ配線１６のパター
ニング時にアライメントを行えなくなったりする。 ［０００６］
量素子型ＤＲＡＭでも、周辺回路部ではメモリセル部に
比べて段差が少ない。従って、メモリセル部における厳
しい段差を緩和するために層間絶縁膜を厚く堆積させる
と、周辺回路部ではコンタクト孔が深くなって配線の段
部被覆性が劣化する。つまり、従来は、メモリセル部の
平坦化と周辺回路部における段部被覆性の確保とを両立
させることができなかった。 ［０００４］また、積み上げ容量素子型ＤＲＡＭに限ら
ず、図８に示す様な一般的な半導体装置においても、層
間絶縁膜１１を平坦にすると、例えばトランジスタ１２
のゲート電極１３上のコンタクト孔１４とゲート電極１
３間のコンタクト孔１５とで深さ及び垂直段差が異なる
。このため、コンタクト孔１５でＡＩ配線１６に接続し
ているＡＩ配線１７の段部被覆性が悪く、信頼性が低い
。 ［０００５］これを解決するために、ＡＩ配線１６下の
層間絶縁膜１８を平坦にすることも考えられる。しかし
今度は、トランジスタ１２のソース・ドレイン領域であ
る不純物拡散層２１に達する様に層間絶縁膜１８に開孔
するコンタクト孔（図示せず）が深くなってＡＩ配線１
６の段部被覆性が悪くなったり、ＡＩ配線１６のパター
ニング時にアライメントを行えなくなったりする。 ［０００６］
【課題を解決するための手段】本発明による半導体装置
の製造方法は、複数の段差部が存在している基体２２を
第１の膜３８．４６で覆い、前記複数の段差部のうちで
平坦化すべき段差部のみを第２の膜４１．４７で埋め、
前記第１及び第２の膜３８．４６．４１．４７のエツチ
ング速度が互いに等しい条件でこれら第１及び第２の膜
３８．４６．４１．４７をエッチバックする様にしてい
る。 ［０００７］
の製造方法は、複数の段差部が存在している基体２２を
第１の膜３８．４６で覆い、前記複数の段差部のうちで
平坦化すべき段差部のみを第２の膜４１．４７で埋め、
前記第１及び第２の膜３８．４６．４１．４７のエツチ
ング速度が互いに等しい条件でこれら第１及び第２の膜
３８．４６．４１．４７をエッチバックする様にしてい
る。 ［０００７］
【作用】本発明による半導体装置の製造方法では、基体
２２の複数の段差部のうちで第２の膜４１．４７て埋め
ていない段差部の第１の膜３８．４６を総てエッチバッ
クする様にすれば、その他の段差部には第１の膜３８．
４６を残さない様にすることができる。 ［０００８］従って、第１の膜３８．４６を層間絶縁膜
にすれば、平坦化すべき段差部では層間絶縁膜でこの段
差部を埋め、その他の段差部では層間絶縁膜の全体的な
膜厚を薄くすることができる。 ［０００９］
２２の複数の段差部のうちで第２の膜４１．４７て埋め
ていない段差部の第１の膜３８．４６を総てエッチバッ
クする様にすれば、その他の段差部には第１の膜３８．
４６を残さない様にすることができる。 ［０００８］従って、第１の膜３８．４６を層間絶縁膜
にすれば、平坦化すべき段差部では層間絶縁膜でこの段
差部を埋め、その他の段差部では層間絶縁膜の全体的な
膜厚を薄くすることができる。 ［０００９］
【実施例】以下、本発明の第１及び第２実施例を、図１
〜７を参照しながら説明する。 ［００１０］図１〜４が、４層多結晶Ｓｉ構成の積み上
げ容量素子型ＤＲＡＭの製造に適用した第１実施例を示
している。この第１実施例では、図１に示す様に、Ｓｉ
基板２２の素子分離頭載にＬＯＣＯ３膜２３を主２３成
する。そして、Ｓｉ基板２２上の第１層目の導電膜であ
るポリサイド膜から、メモリセル部２４と周辺回路部２
５とに、トランジスタ１２のゲート電極４３等をパター
ニングする。 ［００１１１その後、トランジスタ１２のソース・ドレ
イン領域になる不純物拡散層２１をＳｉ基板２２中に形
成し、ＳｉＯ２膜である層間絶縁膜２６を全面に堆積さ
せてゲート電極１３等を覆う。なお、この第１実施例に
よるＤＲＡＭは、周辺回路部２５のトランジスタ１２の
みをＬＤＤ構造にし、メモリセル部２４のトランジスタ
１２はＬＤＤ構造にしないという、所謂ローカルＬＤＤ
構造を採用している。 ［００１２］次いで、メモリセル部２４の層間絶縁膜２
６にコンタクト孔２７を開孔し、このコンタクト孔２７
を介して不純物拡散層２１に接続する様に第２層目の導
電膜である多結晶Ｓｉ膜をパターニングして、容量素子
２８の記憶ノード３１を形成する。そして、Ｓｉｎ：：
膜等からなる誘電体膜３２を記憶ノード３１の表面に形
成する。 ［００１３］その後、第３層目の導電膜である多結晶Ｓ
ｉ膜をパターニングして容量素子２８の対向電極３３を
形成し、ＢＰＳＧ膜である層間絶縁膜３４をＣＶＤて堆
積させて対向＠極３３等を覆う。但し層間絶縁膜３４は
、堆積後に周辺回路部２５から除去する。 ［００１４］そして、層間絶縁膜３４．２６にコンタク
ト孔３５を開孔し、このコンタクト孔３５を介して不純
物拡散層２１に接続する様に第４層目の導電膜であるポ
リサイド膜をパターニングして、ビット線３６を形成す
る。また、ビット線３６と同じ層のポリサイド膜によっ
て、周辺回路部２５にも配線３７を形成する。 ［００Ｌ ５１次いで、ＢＰＳＧ膜である層間絶縁膜３
８を５０００〜１００００八程度の厚さにＣＶＤで全面
に堆積させた後、レジスト膜４１を全面に塗布する。そ
して、レジスト膜４１をメモリセル部２４にのみ残す様
に、このレジスト膜４１をパターニングする。 ［００１６］次に、Ｏ２プラズマ雰囲気でレジスト膜４
１を異方的にエッチバックし、メモリセル部２４の層間
絶縁膜３８が露出した時点で終点検出を行う。その後、
例えばＣＨＦ３ ＋０２ によるエッチバックの様に、
レジスト膜４１と層間絶縁膜３８とのエツチング速度が
互いに等しくなる様な条件にエツチング条件を切り換え
て、レジスト膜４１と層間絶縁膜３８とをエッチバック
する。 ［００１７］すると、図２に示す様に、メモリセル部２
４の段差部を除いて、層間絶縁膜３８が殆んど除去され
る。なお、この状態ではコンタクト孔３５等の層間絶縁
膜３８上にレジスト膜４１が残存しているので、このレ
ジスト膜４１を灰化によって除去する。 ［００１８］次に、図３に示す様に、ＢＰＳＧ膜である
層間絶縁膜４２を数千へ、例えば３０００Ａ程度の厚さ
にＣＶＤで全面に堆積させる。そして、レジスト膜４３
を塗布し、層間絶縁膜４２等を貫通するＡＩ配線用のコ
ンタクト孔を開孔するために、レジスト膜４３をパター
ニングする。 ［００１９１次に、図４に示す様に、レジスト膜４３を
用いてコンタクト孔４４を開孔し、このコンタクト孔４
４を通して不純物の補償イオン注入を行う。そして、層
間絶縁膜４２をリフローさせ、ＡＩ配線４５のスパッタ
リング及びパターニングを行う。 ［００２０１その後、図示されてはいないが、層間絶縁
膜を更に堆積させ、この層間絶縁膜にコンタクト孔を開
孔し、ＡＩ配線４５よりも上層のＡＩ配線のスパッタリ
ング及びパターニングを行う。 ［００２１１以上の様な第１実施例によれば、図４から
も明らかな様に、段差の厳しいメモリセル部２４では、
層間絶縁膜３８によってＡＩ配線４５の下地が平坦にな
っており、ＡＩ配線４５以降の配線が容易である。 方、比較的に段差が少ない周辺回路部２５では、層間絶
縁膜３８が除去されているので、コンタクト孔４４が浅
く、このコンタクト孔４４におけるＡＩ配線４５の段部
被覆性が良い。 ［００２２］図５〜７は、多層ＡＩ配線構造の一般的な
半導体装置の製造に適用した第２実施例を示している。 この第２実施例でも、図５に示すように、層間絶縁膜２
６の堆積までは上述の第１実施例と実質的に同様の工程
によって行う。その後、ＢＰＳＧ膜やＡｓ５Ｇ膜やＰＳ
Ｇ膜等の低融点ガラス膜である層間絶縁膜４６を数千へ
の厚さに堆積させる。 ［００２３１次いで、層間絶縁膜４６上にレジスト膜４
７を塗布する。そして、ゲート電極１３等の配線がなく
且つこの様な配線に囲まれた部分で、しかも不純物拡散
層２１に対するコンタクト孔は開孔されないが後の工程
で上層にコンタクト孔が開孔される部分にのみレジスト
膜４７が残る様に、このレジスト膜４７をパターニング
する。 ［００２４１次に、層間絶縁膜４６の段差部がレジスト
膜４７で平坦になるまで、Ｏ２プラズマ雰囲気でレジス
ト膜４７のみを選択的にエツチングする。その後、レジ
スト膜４７と層間絶縁膜４６とのエツチング速度が等し
くなる様なガスを使用して、レジスト膜４７と層間絶縁
膜４６とをエッチバックする。 ［００２５］すると、図６に示す様に、層間絶縁膜２６
の段差部のうちで、レジス）へ膜４７を残した部分の段
差部のみに、層間絶縁膜４６が残り、この段差部が層間
絶縁膜４６で平坦にされる。 ［００２６］次に、図７に示す様に、層間絶縁膜４６と
同様の組成の層間絶縁膜１８を再び数千人の厚さに堆積
させ、ＡＩ配線１６のスパッタリング及びパターニング
を行う。そして更に、層間絶縁膜１１の堆積とコンタク
ト孔１４．１５の開孔とＡＩ配線１７のスパッタリング
及びパターニングとを行う。 ［００２７］以上の様な第２実施例によれば、図７から
も明らかな様に、ＡＩ配線１６の高さが略等しく、従っ
てコンタクト孔１４．１５の深さも絡等しいので、コン
タクト孔１５におけるＡ１配線１７の段部被覆性が良い
。 ［００２８］ 【発明の効果１本発明による半導体装置の製造方法では
、平坦化すべき段差部では層間絶縁膜でこの段差部を埋
め、その他の段差部では層間絶縁膜の全体的な膜厚を薄
くすることができるので、平坦化すべき段差部の平坦化
とその他の段差部における段部被覆性の確保とを両立さ
せることができる。
〜７を参照しながら説明する。 ［００１０］図１〜４が、４層多結晶Ｓｉ構成の積み上
げ容量素子型ＤＲＡＭの製造に適用した第１実施例を示
している。この第１実施例では、図１に示す様に、Ｓｉ
基板２２の素子分離頭載にＬＯＣＯ３膜２３を主２３成
する。そして、Ｓｉ基板２２上の第１層目の導電膜であ
るポリサイド膜から、メモリセル部２４と周辺回路部２
５とに、トランジスタ１２のゲート電極４３等をパター
ニングする。 ［００１１１その後、トランジスタ１２のソース・ドレ
イン領域になる不純物拡散層２１をＳｉ基板２２中に形
成し、ＳｉＯ２膜である層間絶縁膜２６を全面に堆積さ
せてゲート電極１３等を覆う。なお、この第１実施例に
よるＤＲＡＭは、周辺回路部２５のトランジスタ１２の
みをＬＤＤ構造にし、メモリセル部２４のトランジスタ
１２はＬＤＤ構造にしないという、所謂ローカルＬＤＤ
構造を採用している。 ［００１２］次いで、メモリセル部２４の層間絶縁膜２
６にコンタクト孔２７を開孔し、このコンタクト孔２７
を介して不純物拡散層２１に接続する様に第２層目の導
電膜である多結晶Ｓｉ膜をパターニングして、容量素子
２８の記憶ノード３１を形成する。そして、Ｓｉｎ：：
膜等からなる誘電体膜３２を記憶ノード３１の表面に形
成する。 ［００１３］その後、第３層目の導電膜である多結晶Ｓ
ｉ膜をパターニングして容量素子２８の対向電極３３を
形成し、ＢＰＳＧ膜である層間絶縁膜３４をＣＶＤて堆
積させて対向＠極３３等を覆う。但し層間絶縁膜３４は
、堆積後に周辺回路部２５から除去する。 ［００１４］そして、層間絶縁膜３４．２６にコンタク
ト孔３５を開孔し、このコンタクト孔３５を介して不純
物拡散層２１に接続する様に第４層目の導電膜であるポ
リサイド膜をパターニングして、ビット線３６を形成す
る。また、ビット線３６と同じ層のポリサイド膜によっ
て、周辺回路部２５にも配線３７を形成する。 ［００Ｌ ５１次いで、ＢＰＳＧ膜である層間絶縁膜３
８を５０００〜１００００八程度の厚さにＣＶＤで全面
に堆積させた後、レジスト膜４１を全面に塗布する。そ
して、レジスト膜４１をメモリセル部２４にのみ残す様
に、このレジスト膜４１をパターニングする。 ［００１６］次に、Ｏ２プラズマ雰囲気でレジスト膜４
１を異方的にエッチバックし、メモリセル部２４の層間
絶縁膜３８が露出した時点で終点検出を行う。その後、
例えばＣＨＦ３ ＋０２ によるエッチバックの様に、
レジスト膜４１と層間絶縁膜３８とのエツチング速度が
互いに等しくなる様な条件にエツチング条件を切り換え
て、レジスト膜４１と層間絶縁膜３８とをエッチバック
する。 ［００１７］すると、図２に示す様に、メモリセル部２
４の段差部を除いて、層間絶縁膜３８が殆んど除去され
る。なお、この状態ではコンタクト孔３５等の層間絶縁
膜３８上にレジスト膜４１が残存しているので、このレ
ジスト膜４１を灰化によって除去する。 ［００１８］次に、図３に示す様に、ＢＰＳＧ膜である
層間絶縁膜４２を数千へ、例えば３０００Ａ程度の厚さ
にＣＶＤで全面に堆積させる。そして、レジスト膜４３
を塗布し、層間絶縁膜４２等を貫通するＡＩ配線用のコ
ンタクト孔を開孔するために、レジスト膜４３をパター
ニングする。 ［００１９１次に、図４に示す様に、レジスト膜４３を
用いてコンタクト孔４４を開孔し、このコンタクト孔４
４を通して不純物の補償イオン注入を行う。そして、層
間絶縁膜４２をリフローさせ、ＡＩ配線４５のスパッタ
リング及びパターニングを行う。 ［００２０１その後、図示されてはいないが、層間絶縁
膜を更に堆積させ、この層間絶縁膜にコンタクト孔を開
孔し、ＡＩ配線４５よりも上層のＡＩ配線のスパッタリ
ング及びパターニングを行う。 ［００２１１以上の様な第１実施例によれば、図４から
も明らかな様に、段差の厳しいメモリセル部２４では、
層間絶縁膜３８によってＡＩ配線４５の下地が平坦にな
っており、ＡＩ配線４５以降の配線が容易である。 方、比較的に段差が少ない周辺回路部２５では、層間絶
縁膜３８が除去されているので、コンタクト孔４４が浅
く、このコンタクト孔４４におけるＡＩ配線４５の段部
被覆性が良い。 ［００２２］図５〜７は、多層ＡＩ配線構造の一般的な
半導体装置の製造に適用した第２実施例を示している。 この第２実施例でも、図５に示すように、層間絶縁膜２
６の堆積までは上述の第１実施例と実質的に同様の工程
によって行う。その後、ＢＰＳＧ膜やＡｓ５Ｇ膜やＰＳ
Ｇ膜等の低融点ガラス膜である層間絶縁膜４６を数千へ
の厚さに堆積させる。 ［００２３１次いで、層間絶縁膜４６上にレジスト膜４
７を塗布する。そして、ゲート電極１３等の配線がなく
且つこの様な配線に囲まれた部分で、しかも不純物拡散
層２１に対するコンタクト孔は開孔されないが後の工程
で上層にコンタクト孔が開孔される部分にのみレジスト
膜４７が残る様に、このレジスト膜４７をパターニング
する。 ［００２４１次に、層間絶縁膜４６の段差部がレジスト
膜４７で平坦になるまで、Ｏ２プラズマ雰囲気でレジス
ト膜４７のみを選択的にエツチングする。その後、レジ
スト膜４７と層間絶縁膜４６とのエツチング速度が等し
くなる様なガスを使用して、レジスト膜４７と層間絶縁
膜４６とをエッチバックする。 ［００２５］すると、図６に示す様に、層間絶縁膜２６
の段差部のうちで、レジス）へ膜４７を残した部分の段
差部のみに、層間絶縁膜４６が残り、この段差部が層間
絶縁膜４６で平坦にされる。 ［００２６］次に、図７に示す様に、層間絶縁膜４６と
同様の組成の層間絶縁膜１８を再び数千人の厚さに堆積
させ、ＡＩ配線１６のスパッタリング及びパターニング
を行う。そして更に、層間絶縁膜１１の堆積とコンタク
ト孔１４．１５の開孔とＡＩ配線１７のスパッタリング
及びパターニングとを行う。 ［００２７］以上の様な第２実施例によれば、図７から
も明らかな様に、ＡＩ配線１６の高さが略等しく、従っ
てコンタクト孔１４．１５の深さも絡等しいので、コン
タクト孔１５におけるＡ１配線１７の段部被覆性が良い
。 ［００２８］ 【発明の効果１本発明による半導体装置の製造方法では
、平坦化すべき段差部では層間絶縁膜でこの段差部を埋
め、その他の段差部では層間絶縁膜の全体的な膜厚を薄
くすることができるので、平坦化すべき段差部の平坦化
とその他の段差部における段部被覆性の確保とを両立さ
せることができる。
【図１】本発明の第１実施例の一部の工程を示す側断面
図である。
図である。
【図２】図１に続く工程を示す側断面図である。
【図３】図２に続く工程を示す側断面図である。
【図４】図３に続く工程を示す側断面図である。
【図５】本発明の第２実施例の一部の工程を示す側断面
図である。
図である。
【図６】図５に続く工程を示す側断面図である。
【図７】図６に続く工程を示す側断面図である。
【図８】本発明の一従来例によって製造した半導体装置
の側断面図である。
の側断面図である。
２２ Ｓ］基板
２４ メモリセル部
２５ 周辺回路部
２６ 層間絶縁膜
３８ 層間絶縁膜
４１ レジスト膜
４６ 層間絶縁膜
４７ レジスト膜
【図４】
Claims (1)
- 【請求項１】複数の段差部が存在している基体を第１の
膜で覆い、前記複数の段差部のうちで平坦化すべき段差
部のみを第２の膜で埋め、前記第１及び第２の膜のエッ
チング速度が互いに等しい条件でこれら第１及び第２の
膜をエッチバックする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40728690A JP3257801B2 (ja) | 1990-12-07 | 1990-12-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40728690A JP3257801B2 (ja) | 1990-12-07 | 1990-12-07 | 半導体装置の製造方法 |
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Family Applications (1)
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| Publication number | Priority date | Publication date | Assignee | Title |
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-
1990
- 1990-12-07 JP JP40728690A patent/JP3257801B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0583163A2 (en) * | 1992-08-08 | 1994-02-16 | Samsung Electronics Co., Ltd. | Semiconductor memory device |
| EP0583163A3 (en) * | 1992-08-08 | 1994-07-27 | Samsung Electronics Co Ltd | Semiconductor memory device |
| KR100357197B1 (ko) * | 2000-12-15 | 2002-10-19 | 주식회사 하이닉스반도체 | 반도체 소자의 플러그 형성방법 |
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