KR20010110968A - 듀티 사이클 보정 기능을 갖는 지연 동기 루프 회로 및지연 동기 방법 - Google Patents

듀티 사이클 보정 기능을 갖는 지연 동기 루프 회로 및지연 동기 방법 Download PDF

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Abstract

본 발명은 듀티 사이클 보정 기능을 갖는 지연 동기 루프 회로 및 지연 동기 방법에 관한 것으로서, 입력되는 제1 클럭 신호를 일정하게 지연시켜서 제1 출력 신호를 발생하고 상기 제1 클럭 신호를 가변적으로 지연시켜서 제2 출력 신호를 발생하는 지연부, 및 상기 제1 출력 신호가 제1 논리 상태에서 제2 논리 상태로 천이될 때 상승되고 상기 제2 출력 신호가 제2 논리 상태에서 제1 논리 상태로 천이될 때 하강되는 제2 클럭 신호를 발생하는 출력 신호 발생부를 구비함으로써 지연 동기 루프 회로로부터 출력되는 신호에 존재하는 지터가 감소된다.

Description

듀티 사이클 보정 기능을 갖는 지연 동기 루프 회로 및 지연 동기 방법{Delay locked loop circuit having duty cycle correction function and delay locking method}
본 발명은 지연 동기 루프 회로에 관한 것으로서, 특히 듀티 사이클 보정 기능을 갖는 지연 동기 루프 회로 및 지연 동기 방법에 관한 것이다.
지연 동기 루프 회로는 반도체 장치에 많이 이용되는 것으로서 외부 클럭 신호를 입력하고 상기 반도체 장치의 내부에 사용되는 신호들을 동기시키기 위한 내부 클럭 신호를 발생한다. 상기 내부 클럭 신호는 상기 외부 클럭 신호보다 소정 시간 앞서서 발생된다.
도 1은 종래의 지연 동기 루프 회로 및 듀티 사이클 보정기의 블록도이다. 도 1을 참조하면, 듀티 사이클 보정기(111)와 지연 동기 루프 회로(121)는 직렬로 연결된다. 듀티 사이클 보정기(111)는 외부 클럭 신호(Clk_ext)의 듀티 사이클을 보정하고, 지연 동기 루프 회로(121)는 상기 듀티 사이클이 보정된 클럭 신호(Clk_dcc)를 입력하고 그 위상이 외부 클럭 신호(Clk_ext)보다 소정 시간 앞서는 내부 클럭 신호(Clk_int)를 발생한다. 듀티 사이클 보정기(111)로부터 출력되는 클럭 신호(Clk_dcc)에는 지터(jitter) 즉, 위상 노이즈가 항상 존재하게 된다. 그리고, 지연 동기 루프 회로(121)도 자체적으로 지터를 생성시킨다. 따라서, 지연 동기 루프 회로(121)로부터 출력되는 내부 클럭 신호(Clk_int)에는 듀티 사이클 보정기(111)에서 생성된 지터와 지연 동기 루프 회로(121)에서 생성된 지터가 합쳐진 지터가 존재하게 된다.
지연 동기 루프 회로(121)는 입력되는 클럭 신호(Clk_dcc)의 위상과 출력되는 내부 클럭 신호(Clk_int)의 위상을 일치시키는 라킹 타임(locking time)을 필요로 하며, 듀티 사이클 보정기(111) 역시 입력되는 외부 클럭 신호(Clk_ext)의 위상과 출력되는 클럭 신호(Clk-dcc)의 위상을 일치시키기 위한 라킹 타임을 필요로 한다. 따라서, 듀티 사이클 보정기(111)와 지연 동기 루프(121)를 직렬로 연결하여 사용함으로써 라킹 타임이 배가된다.
본 발명이 이루고자하는 기술적 과제는 지터와 라킹 타임이 감소되는 지연 동기 루프 회로를 제공하는 것이다.
본 발명이 이루고자하는 다른 기술적 과제는 지터와 라킹 타임을 감소시킬 수 있는 지연 동기 방법을 제공하는 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 듀티 사이클 보정기 및 지연 동기 루프 회로의 블록도.
도 2는 본 발명의 제1 실시예에 따른 지연 동기 루프 회로의 블록도.
도 3a는 제1 클럭 신호의 듀티 사이클이 50%보다 짧을 때 50%로 보정되며 동시에 지연 동기되는 방법을 보여주는 신호들의 타이밍도.
도 3b는 제1 클럭 신호의 듀티 사이클이 50%보다 길 때 50%로 보정되며 동시에 지연 동기되는 방법을 보여주는 신호들의 타이밍도.
도 4는 본 발명의 제2 실시예에 따른 지연 동기 루프의 블록도.
도 5는 상기 도 2에 도시된 제2 지연기 및 도 4에 도시된 제1 및 제2 지연기들 중 하나를 도시한 회로도.
상기 기술적 과제를 이루기 위하여 본 발명은,
입력되는 제1 클럭 신호를 일정하게 지연시켜서 제1 출력 신호를 발생하고 상기 제1 클럭 신호를 가변적으로 지연시켜서 제2 출력 신호를 발생하는 지연부, 및 상기 제1 출력 신호가 제1 논리 상태에서 제2 논리 상태로 천이될 때 상승되고 상기 제2 출력 신호가 제2 논리 상태에서 제1 논리 상태로 천이될 때 하강되는 제2 클럭 신호를 발생하는 출력 신호 발생부를 구비하는 것을 특징으로 하는 지연 동기 루프 회로를 제공한다.
바람직하기는, 상기 지연 동기 루프 회로는 상기 제2 클럭 신호를 적분하는 적분기를 더 구비하고, 상기 지연부는 상기 적분기의 출력 신호에 응답하여 상기 제1 클럭 신호를 가변적으로 지연시켜서 상기 제2 출력 신호를 발생한다.
바람직하기는 또, 상기 지연부는 상기 제1 클럭 신호를 일정하게 지연시켜서상기 제1 출력 신호를 발생하는 제1 지연기, 및 상기 제1 클럭 신호를 가변적으로 지연시켜서 상기 제2 출력 신호를 발생하는 제2 지연기를 구비한다.
바람직하기는 또한, 상기 출력 신호 발생부는, 상기 제1 출력 신호가 제1 논리 상태에서 제2 논리 상태로 천이될 때 제1 펄스 신호를 발생하는 제1 펄스 신호 발생기, 상기 제2 출력 신호가 제2 논리 상태에서 제1 논리 상태로 천이될 때 제2 펄스 신호를 발생하는 제2 펄스 신호 발생기, 및 상기 제1 펄스 신호가 발생할 때 상승되고 상기 제2 펄스 신호가 발생할 때 하강되는 상기 제2 클럭 신호를 발생한다.
상기 기술적 과제를 이루기 위하여 본 발명은 또한,
입력되는 제1 클럭 신호를 소정 시간 지연시켜서 제1 및 제2 출력 신호들을 발생하며, 제1 및 제2 출력 신호들의 출력 시간을 선택적으로 가변시키는 지연부, 및 상기 제1 출력 신호가 제1 논리 상태에서 제2 논리 상태로 천이될 때 상승되고, 상기 제2 출력 신호가 제2 논리 상태에서 제1 논리 상태로 천이될 때 하강되는 제2 클럭 신호를 발생하는 출력 신호 발생부를 구비하는 것을 특징으로 하는 지연 동기 루프 회로를 제공한다.
바람직하기는, 상기 지연 동기 루프 회로는 상기 제2 클럭 신호를 적분하는 적분기를 더 구비하고, 상기 지연부는 상기 적분기의 출력 신호에 응답하여 상기 제1 클럭 신호를 가변적으로 지연시킨다.
바람직하기는 또, 상기 지연부는, 기준 전압과 제어 신호를 입력하고 선택 신호에 응답하여 상기 기준 전압과 상기 제어 신호 중 하나를 선택하여 출력하는제1 멀티플렉서, 상기 제1 멀티플렉서의 출력에 응답하여 입력되는 제1 클럭 신호의 지연 시간을 조정하여 제1 출력 신호를 발생하는 제1 지연기, 상기 기준 전압과 상기 제어 신호를 입력하고 상기 선택 신호의 반전 신호에 응답하여 상기 기준 전압과 상기 제어 신호 중 하나를 선택하여 출력하는 제2 멀티플렉서, 및 상기 제2 멀티플렉서의 출력에 응답하여 상기 제1 클럭 신호의 지연 시간을 조정하여 제2 출력 신호를 발생하는 제2 지연기를 구비한다.
바람직하기는 또한, 상기 제1 지연기는 상기 제1 멀티플렉서가 상기 기준 전압을 출력하면 상기 제1 클럭 신호를 일정하게 지연시키고, 상기 제2 멀티플렉서가 상기 제어 신호를 출력하면 상기 제1 클럭 신호를 가변적으로 지연시킨다.
상기 다른 기술적 과제를 이루기 위하여 본 발명은,
제1 클럭 신호를 입력하는 단계, 상기 제1 클럭 신호를 일정하게 지연시켜서 제1 출력 신호를 발생하는 단계, 상기 제1 클럭 신호를 가변적으로 지연시켜서 제2 출력 신호를 발생하는 단계, 상기 제1 출력 신호가 제1 논리 상태에서 제2 논리 상태로 천이될 때 제2 클럭 신호를 논리 로우에서 논리 하이로 상승시키는 단계, 및 상기 제2 출력 신호가 제2 논리 상태에서 제1 논리 상태로 천이될 때 제2 클럭 신호를 논리 하이에서 논리 로우로 하강시키는 단계를 구비하는 것을 특징으로 하는 지연 동기 방법을 제공한다.
바람직하기는, 상기 제2 출력 신호를 발생하는 단계는 상기 제2 클럭 신호를 적분하는 단계를 더 구비하고, 상기 제2 출력 신호의 출력 시간은 상기 제2 클럭 신호를 적분하여 발생되는 신호에 응답하여 가변된다.
상기 다른 기술적 과제를 이루기 위하여 본 발명은 또한,
제1 클럭 신호를 입력하는 단계, 상기 제1 클럭 신호를 제1 소정 시간 지연시켜서 제1 출력 신호를 발생하는 단계, 상기 제1 클럭 신호를 제2 소정 시간 지연시켜서 제2 출력 신호를 발생하는 단계, 상기 제1 출력 신호가 제1 논리 상태에서 제2 논리 상태로 천이될 때 제2 클럭 신호를 논리 로우에서 논리 하이로 상승시키는 단계, 및 상기 제2 출력 신호가 제2 논리 상태에서 제1 논리 상태로 천이될 때 상기 제2 클럭 신호를 논리 하이에서 논리 로우로 하강시키는 단계를 구비하고, 상기 제1 출력 신호의 출력 시간이 일정하면 상기 제2 출력 신호의 출력 시간이 가변되고, 상기 제1 출력 신호의 출력 시간이 가변되면 상기 제2 출력 신호의 출력 시간은 일정한 것을 특징으로 하는 지연 동기 방법을 제공한다.
바람직하기는, 상기 제1 및 제2 출력 신호들을 발생하는 단계들은 각각 상기 제2 클럭 신호를 적분하는 단계를 더 구비하고, 상기 제1 및 제2 출력 신호들의 출력 시간들은 상기 제2 클럭 신호를 적분하여 발생되는 신호에 응답하여 선택적으로 가변된다.
상기 본 발명에 의하여 지연 동기 루프 회로로부터 출력되는 신호에 존재하는 지터가 감소된다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써,본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 제1 실시예에 따른 지연 동기 루프 회로(201)의 블록도이다. 도 2를 참조하면, 지연 동기 루프 회로(201)는 지연부(211), 출력 신호 발생부(221) 및 적분기(231)를 구비한다.
지연부(211)는 입력되는 제1 클럭 신호(Clk_ext)를 일정하게 지연시켜서 제1 클럭 신호(INCD)를 발생하고, 제1 클럭 신호(Clk_ext)를 가변적으로 지연시켜서 제2 클럭 신호(INVD)를 발생한다. 제1 클럭 신호(Clk_ext)로는 외부에서 입력되는 외부 클럭 신호를 이용한다.
지연부(211)는 제1 및 제2 지연기들(241, 242)을 구비한다. 제1 지연기(241)는 제1 클럭 신호(Clk_ext)를 일정 시간 지연시켜서 제1 클럭 신호(INCD)를 발생시킨다. 즉, 제1 클럭 신호(Clk_ext)가 논리 로우(logic low)에서 논리 하이(high)로 상승한 후 일정 시간이 지난 후 제1 클럭 신호(INCD)가 논리 로우에서 논리 하이로 상승한다. 상기 일정 시간은 지연 동기 루프 회로(201)의 디자인(design) 시에 디자이너(designer)에 의해 일정한 값으로 설정된다.
제2 지연기(242)는 제1 클럭 신호(Clk_ext)와 제어 신호(Vc)를 입력하고 제2 클럭 신호(INVD)를 발생한다. 제2 지연기(242)는 제어 신호(Vc)의 전압 레벨에 따라 제1 클럭 신호(Clk_ext)를 가변적으로 지연시키고, 상기 가변적으로 지연된 신호를 제2 클럭 신호(INVD)로써 출력한다. 예컨대, 제어 신호(Vc)의 전압 레벨이 높으면 제1 클럭 신호(Clk_ext)가 논리 로우에서 논리 하이로 상승하고나서 제2 출력신호(INVD)가 논리 로우에서 논리 하이로 상승하는 데 걸리는 시간은 감소하고, 제어 신호(Vc)의 전압 레벨이 낮으면 제1 클럭 신호(Clk_ext)가 논리 로우에서 논리 하이로 상승하고난 후 제2 출력 신호(INVD)가 논리 로우에서 논리 하이로 상승하는 데 걸리는 시간은 증가한다. 이와 같이 제2 지연기(242)눈 제1 클럭 신호(Clk_ext)를 가변적으로 지연시키는 가변 지연기 역할을 한다.
출력 신호 발생부(231)는 제1 및 제2 출력 신호들(INCD, INVD)을 입력하고 제2 클럭 신호(Clk_int)를 출력한다. 제2 출력 신호(Clk_int)는 제1 출력 신호(INCD)가 제1 논리 상태에서 제2 논리 상태로 천이될 때 상승하고, 제2 출력 신호(INVD)가 제2 논리 상태에서 제1 논리 상태로 천이될 때 하강한다. 제2 클럭 신호는 반도체 장치 특히 램버스 디램 반도체 장치의 내부 클럭 신호로써 많이 이용된다.
출력 신호 발생부(231)는 제1 펄스 발생기(251), 제2 펄스 발생기(252), 인버터(271) 및 플립플롭(flip-flop)(261)을 구비한다.
제1 펄스 발생기(251)는 제1 출력 신호(INCD)에 응답하여 제1 펄스 신호(PUL1)를 발생한다. 즉, 제1 출력 신호(INCD)가 제1 논리 상태에서 제2 논리 상태로 예컨대, 논리 로우에서 논리 하이로 상승할 때마다 제1 펄스 발생기(251)는 제1 펄스 신호(PUL1)를 발생한다. 제2 출력 신호(INVD)는 인버터(271)에 의해 반전되어 제2 펄스 발생기(252)로 입력된다. 제2 펄스 발생기(252)는 제1 펄스 발생기(251)와 동일한 동작을 하는 펄스 발생기를 구비한다. 따라서, 제2 펄스 발생기(252)는 제2 출력 신호(INVD)가 제2 논리 상태에서 제2 1 논리 상태로 예컨대,논리 하이에서 논리 로우로 하강할 때마다 제2 펄스 신호(PUL2)를 발생한다.
플립플롭(261)은 제1 및 제2 펄스 신호들(PUL1, PUL2)을 입력하고 제2 클럭 신호(Clk_int)를 출력한다. 즉, 플립플롭(261)은 제1 펄스 신호(PUL1)에 응답하여 제2 클럭 신호(Clk_int)를 논리 로우에서 논리 하이로 상승시키고, 제2 펄스 신호(PUL2)에 응답하여 제2 클럭 신호(Clk_int)를 논리 하이에서 논리 로우로 하강시킨다. 플립플롭(261)으로는 여러 가지 플립플롭들이 사용될 수 있으며. 여기서는 RS 플립플롭을 예로 들어 설명하였다. 따라서, 제1 펄스 발생기(251)는 RS플립플롭(261)의 셋 단자(S)에 연결되고, 제2 펄스 발생기(252)는 RS플립플롭(261)의 리셋 단자(R)에 연결된다.
적분기(231)는 제2 클럭 신호(Clk_int)를 입력하고 제어 신호(Vc)를 발생한다. 제어 신호(Vc)의 전압 레벨은 제2 클럭 신호(Clk_int)의 듀티 사이클이 짧으면 낮아지고, 제2 클럭 신호(Clk_int)의 듀티 사이클이 길면 높아진다.
도 3a는 제1 클럭 신호(Clk_ext)의 듀티 사이클이 50%보다 짧을 때 50%로 보정되며 동시에 지연 동기되는 방법을 보여주는 신호들의 타이밍도이다. 도 3a를 참조하면, 제1 클럭 신호(Clk_ext)의 논리 하이 구간(t1)이 논리 로우 구간(t2)보다 짧다. 즉, 제1 클럭 신호(Clk_ext)의 듀티 사이클이 50%보다 짧다. 도 3a를 참조하여 도 2에 도시된 지연 동기 루프 회로의 동작을 설명하기로 한다.
초기에 듀티 사이클이 50%보다 짧은 제1 클럭 신호(Clk_ext)가 지연부(211)로 입력되면, 제1 소정 시간(t3)이 경과한 후에 제1 및 제2 지연기들(241, 242)로부터 제1 및 제2 출력 신호들(INCD, INVD)이 발생한다. 제1 펄스 발생기(251)는제1 출력 신호(INCD)의 상승 에지에 동기되어 제1 펄스 신호(PUL1)를 발생한다. 제2 펄스 발생기(252)는 제2 출력 신호(INVD)의 반전 신호(INVDB)의 상승 에지에 동기되어 제2 펄스 신호(PUL2)를 발생한다. 제1 펄스 신호(PUL1)가 발생하면 플립플롭(261)은 제2 클럭 신호(Clk_int)를 논리 로우에서 논리 하이로 상승시키고, 제2 펄스 신호(pul2)가 발생하면 플립플롭(261)은 제2 클럭 신호(Clk_int)를 논리 하이에서 논리 로우로 하강시킨다. 이 때 발생된 제2 클럭 신호(Clk_int)의 듀티 사이클은 제1 클럭 신호(Clk-ext)와 마찬가지로 50%보다 짧다.
이어서, 적분기(231)는 제2 클럭 신호(Clk_int)를 입력하고 제어 신호(Vc)를 발생하여 제2 지연기(242)에 제공한다. 이 때, 제2 클럭 신호(Clk_int)의 듀티 사이클이 50%보다 짧으므로, 제어 신호(Vc)의 전압 레벨은 낮아진다. 이 상태에서 제1 클럭 신호(Clk_ext)가 논리 로우에서 논리 하이로 상승하면 제2 지연기(242)는 제어 신호(Vc)의 전압 레벨이 낮으므로 제2 출력 신호(INVD)가 논리 로우에서 논리 하이로 상승되는 시간을 초기 상태보다 제2 소정 시간(t4)만큼 더 지연시켜서 출력한다. 그러면, 제2 펄스 발생기(252)로부터 출력되는 제2 펄스 신호는 상기 초기때보다 상기 제2 소정 시간(t4)만큼 더 지연되어 출력된다. 즉, 제1 펄스 신호(PUL1)와 제2 펄스 신호(PUL2)의 시간 간격은 동일하게 된다. 플립플롭(261)은 제1 펄스 신호(PUL1)의 상승 에지와 제2 펄스 신호(PUL2)의 하강 에지에 동기되어 제2 클럭 신호(Clk_int)를 출력하므로, 따라서 제2 클럭 신호(Clk_int)의 듀티 사이클은 50%로 보정되어 출력된다.
이와 같이, 제1 클럭 신호(Clk_ext)의 듀티 사이클이 짧으면 짧을수록 적분기(231)로부터 출력되는 제어 신호(Vc)의 전압 레벨이 낮아지고, 그로 인하여 제2 출력 신호(INVD)의 상승 에지의 발생시간도 그만큼 지연되므로 결국 제2 클럭 신호(Clk_int)의 듀티 사이클은 50%로 보정된다. 또한, 제2 클럭 신호(Clk_int)는 제1 클럭 신호(Clk_ext)보다 일정 시간 앞서서 발생된다.
도 3b는 제1 클럭 신호(Clk_ext)의 듀티 사이클이 50%보다 길 때 50%로 보정되며 동시에 지연 동기되는 방법을 보여주는 신호들의 타이밍도이다. 도 3b를 참조하면, 제1 클럭 신호(Clk_ext)의 논리 하이 구간(t11)이 논리 로우 구간(t12)보다 길다. 즉, 제1 클럭 신호(Clk_ext)의 듀티 사이클이 50%보다 길다. 도 3b를 참조하여 도 2에 도시된 지연 동기 루프의 회로(201)의 동작을 설명하기로 한다.
초기에 듀티 사이클이 50%보다 긴 제1 클럭 신호(Clk_ext)가 지연부(211)로 입력되면, 상기 제1 소정 시간(t3)이 경과한 후에 제1 및 제2 지연기들(241, 242)로부터 제1 및 제2 출력 신호들(INCD, INVD)이 발생한다. 제1 펄스 발생기(251)는 제1 출력 신호(INCD)의 상승 에지에 동기되어 제1 펄스 신호(PUL1)를 발생하고, 제2 펄스 발생기(252)는 제2 출력 신호(INVD)의 반전 신호(INVDB)의 상승 에지에 동기되어 제2 펄스 신호(PUL2)를 발생한다. 제1 펄스 신호(PUL1)가 발생하면 플립플롭(261)은 제2 클럭 신호(Clk_int)를 논리 로우에서 논리 하이로 상승시키고, 제2 펄스 신호(PUL2)가 발생하면 플립플롭(261)은 제2 클럭 신호(Clk_int)를 논리 하이에서 논리 로우로 하강시킨다. 이 때, 발생된 제2 클럭 신호(Clk_int)의 듀티 사이클은 제1 클럭 신호(Clk-ext)와 마찬가지로 50%보다 길다.
적분기(231)는 제2 클럭 신호(Clk_int)의 듀티 사이클이 50%보다 길기 때문에, 제어 신호(Vc)의 전압 레벨을 높여서 제2 지연기(242)에 제공한다. 이 상태에서 제1 클럭 신호(Clk_ext)가 논리 로우에서 논리 하이로 상승하면 제2 지연기(242)는 제2 출력 신호(INVD)가 논리 로우에서 논리 하이로 상승되는 시간을 초기 상태보다 제3 소정 시간(t5)만큼 더 앞당겨서 출력한다. 그러면, 제2 펄스 발생기(252)로부터 출력되는 제2 펄스 신호(PUL2)는 상기 초기때보다 더 빨리 출력된다. 즉, 제1 펄스 신호(PUL1)와 제2 펄스 신호(PUL2)의 시간 간격은 동일하게 된다. 따라서, 플립플롭(261)으로부터 발생되는 제2 클럭 신호(Clk_int)의 듀티 사이클은 50%로 보정되어 출력된다.
이와 같이, 제1 클럭 신호(Clk_ext)의 듀티 사이클이 길면 길수록 적분기(231)로부터 출력되는 제어 신호(Vc)의 전압 레벨이 높아지고, 그로 인하여 제2 출력 신호(INVD)의 상승 에지의 발생시간도 그만큼 앞당겨지므로 결국 제2 클럭 신호(Clk_int)의 듀티 사이클은 50%로 보정된다. 뿐만 아니라, 제2 클럭 신호(Clk_int)는 제1 클럭 신호(Clk_ext)보다 일정 시간 앞서서 발생된다.
도 4는 본 발명의 제2 실시예에 따른 지연 동기 루프 회로(401)의 블록도이다. 도 4를 참조하면, 지연 동기 루프 회로(401)는 지연부(411), 출력 신호 발생부(421) 및 적분기(431)를 구비한다.
지연부(411)는 입력되는 제1 클럭 신호(Clk_ext)를 소정 시간 지연시켜서 제1 및 제2 출력 신호들(INCD1, INVD1)을 발생한다. 즉, 지연부(411)는 제1 클럭 신호(Clk_ext)가 입력된 후 제1 및 제2 출력 신호들(INCD1, INVD1)이 발생되는 시간을 선택적으로 가변시킨다. 지연부(411)는 제1 및 제2 지연기들(441, 442) 및제1 및 제2 멀티플렉서들(481, 482)을 구비한다.
제1 및 제2 멀티플렉서들(481, 482)은 각각 기준 신호(Vref)와 적분기(431)로부터 출력되는 제어 신호(Vc1)를 입력하고 선택 신호(sel)에 응답하여 기준 신호(Vref)와 제어 신호(Vc1) 중 하나를 신호(P1)로써 출력한다. 제2 멀티플렉서(482)의 입력단에는 인버터(472)가 연결되므로 제1 멀티플렉서(481)와 제2 멀티플렉서(482)로 입력되는 선택 신호(sel)의 전압 레벨은 반대로 된다. 예컨대, 제1 멀티플렉서(481)로 입력되는 선택 신호(sel)의 전압 레벨이 논리 로우이면 제2 멀티플렉서(482)로 입력되는 선택 신호(sel)의 전압 레벨은 논리 하이로 된다. 때문에 제1 멀티플렉서(481)로부터 기준 신호(vref)가 출력되면 제2 멀티플렉서(482)로부터는 제어 신호(Vc1)가 출력되고, 제1 멀티플렉서(481)로부터 제어 신호(Vc1)가 출력되면 제2 멀티플렉서(482)로부터는 기준 신호(Vref)가 출력된다. 기준 신호(Vref)의 전압 레벨은 지연 동기 루프 회로에 공급되는 전원 전압(Vcc)의 절반으로 설정하는 것이 바람직하다.
제1 및 제2 지연기들(441, 442) 중 기준 신호(Vref)가 입력되는 지연기는 제1 클럭 신호(Clk_ext)를 일정하게 지연시키고, 제어 신호(Vc1)가 입력되는 지연기는 제1 클럭 신호(Clk_ext)를 가변적으로 지연시킨다. 즉, 제1 지연기(441)가 제1 클럭 신호(Clk_ext)를 일정하게 지연시키면 제2 지연기(442)는 제1 클럭 신호(Clk_ext)를 가변적으로 지연시키고, 제1 지연기(441)가 제1 클럭 신호(Clk_ext)를 가변적으로 지연시키면 제2 지연기(442)는 제1 클럭 신호(Clk_ext)를 일정하게 지연시킨다. 제1 지연기(441)로부터 출력되는 제1 출력신호(INCD1)는 제1 펄스 발생기(451)로 입력되고, 제2 지연기(442)로부터 출력되는 제2 출력 신호(INVD1)는 제2 펄스 발생기(452)로 입력된다.
출력 신호 발생부(421)로부터 제2 클럭 신호(Clk_int)가 발생한다. 출력 신호 발생부(421)는 제1 펄스 발생기(451), 제2 펄스 발생기(452) 및 플립플롭(461)을 구비한다. 출력 신호 발생부(421)와 적분기(431)의 구조 및 동작은 도 2에 도시된 출력 신호 발생부(221) 및 적분기(231)와 유사하므로 중복 설명은 생략하기로 한다.
제2 지연기(442)에 제어 신호(Vc1)가 입력되고 제1 지연기(441)에는 기준 신호(Vref)가 입력될 때의 신호들의 타이밍도는 도 3a 및 도 3b와 동일하다. 제1 지연기(441)에 제어 신호(Vc1)가 입력되고 제2 지연기(442)에 기준 신호(Vref)가 입력될 경우, 제2 지연기(442)는 제1 클럭 신호(Clk_ext)를 일정하게 지연시키고, 제1 지연기(441)는 적분기(431)로부터 출력되는 제어 신호(Vc1)에 응답하여 제1 클럭 신호(Clk_ext)를 가변적으로 지연시킨다. 이와 같이, 제2 펄스 신호(PUL12)의 발생 시점은 일정한 반면, 제1 펄스 신호(PUL11)의 발생 시점이 조정되기 때문에 제1 클럭 신호(Clk_ext)의 듀티 사이클이 50%보다 길거나 짧을 경우에 플립플롭(461)으로부터 출력되는 제2 클럭 신호(Clk_int)의 듀티 사이클은 50%로 보정된다.
상술한 바와 같이, 제1 및 제2 지연기들(441, 442)은 모두 필요에 따라 제1 클럭 신호(Clk_ext)를 가변적으로 지연시킬 수 있으므로 제1 클럭 신호(Clk_ext)의 듀티 사이클이 50%보다 길거나 짧을 경우 지연 동기 루프 회로(401)는 이를 50%로보정하여 출력할 수가 있다.
도 5는 상기 도 2에 도시된 제2 지연기(242) 및 도 4에 도시된 제1 및 제2 지연기들(441, 442) 중 하나를 도시한 회로도이다. 도 5를 참조하면, 지연기(501)는 제1 클럭 신호(Clk_ext)와 신호(P1)를 입력하고 출력 신호(IND)를 발생한다. 출력 신호(IND)는 도 2에 도시된 제2 클럭 신호(INVD)이거나 도 4에 도시된 제1 또는 제2 클럭 신호들(INCD1, INVD1) 중 하나이다. 지연기(501)가 도 4에 도시된 제1 또는 제2 지연기들(441, 442) 중 하나로 사용될 경우, 제1 지연기(441) 또는 제2 지연기(442)는 가변 지연기로써 동작할 경우이다.
지연기(501)는 NMOS 트랜지스터들(MN1∼MN4), PMOS 트랜지스터들(MP1∼MP3), 인버터들(INV1, INV2) 및 저항(R1)을 구비한다. PMOS 트랜지스터들(MP1, MP2)과 NMOS 트랜지스터들(MN2, MN3)은 각각 전류 미러(mirror)를 형성한다. 신호(P1)의 전압 레벨이 NMOS 트랜지스터(MN1)의 문턱 전압보다 높은 상태에서 점차 증가하면 저항(R1)을 통해 흐르는 전류는 증가한다. 그러면 PMOS 트랜지스터들(MP1, MP2)로 구성된 전류 미러에 의해 NMOS 트랜지스터(MN2)에 흐르는 전류가 증가한다. 그러면, NMOS 트랜지스터들(MN2, MN3)로 구성된 전류 미러에 의해 NMOS 트랜지스터(MN3)를 통해 흐르는 전류가 증가한다. 이 상태에서 제1 클럭 신호(Clk_ext)가 논리 로우에서 논리 하이로 상승하면 NMOS 트랜지스터(MN3)를 통해 접지단(GND)으로 흐르는 인버터(INV1)의 풀다운(pull-down) 전류가 급격히 증가하여 노드(N1)의 전압 레벨은 접지 전압 레벨로 급격히 낮아진다. 노드(N1)의 전압 레벨이 낮아지면 인버터(INV2)에 의해 출력 신호(IND)는 논리 하이로 된다.
여기서, 신호(P1)의 전압 레벨이 높아지면 노드(N1)가 방전되는 시간이 빨라져서 출력 신호(IND)의 출력 시간이 빨라지고, 신호(P1)의 전압 레벨이 낮아지면 노드(N1)가 방전되는 시간이 늦어져서 출력 신호(IND)의 출력 시간이 늦어진다. 이와 같이, 신호(P1)의 전압 레벨에 따라 출력 신호(IND)의 출력 시간이 조정된다.
인버터(INV2)와 NMOS 트랜지스터(MN4)는 래치(Latch)를 형성하므로 출력 신호(IND)의 전압 레벨은 논리 하이 또는 논리 로우로 계속 유지된다. 또한, 노드(N1)의 전압이 논리 하이에서 논리 로우로 천이되는 경사가 완만함으로 인하여 높은 클럭 주파수에서 인버터(INV1)의 출력 신호가 풀 스윙(full swing)을 하지 못하는 경우가 발생하는 것을 방지하기 위하여 노드(N1)의 전압 레벨이 인버터(INV2)의 문턱 전압보다 낮아지면 NMOS 트랜지스터(MN4)는 곧바로 노드(N1)를 방전시켜주는 역할을 한다. PMOS 트랜지스터(MP3)와 캐패시터(C1)는 노드(N1)의 전압이 방전될 때 상기 방전 속도를 빠르게 하여줌으로써 출력 신호(IND)의 스위칭 타임이 빨라진다.
지연 동기 루프 회로들(201, 401)은 반도체 장치, 특히 램버스 디램 반도체 장치에 많이 이용된다.
도면과 명세서에서 최적 실시예들이 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따르면, 지연 동기 루프 회로들(201, 401)이 듀티 사이클 보정 기능을 가짐으로써 듀티 사이클 보정기를 별도로 구비할 때에 비해 그 동기 시간이 훨씬 감소되며, 또한 제2 클럭 신호(Clk-int)에 포함되는 지터도 대폭 감소된다.

Claims (18)

  1. 입력되는 제1 클럭 신호를 일정하게 지연시켜서 제1 출력 신호를 발생하고 상기 제1 클럭 신호를 가변적으로 지연시켜서 제2 출력 신호를 발생하는 지연부; 및
    상기 제1 출력 신호가 제1 논리 상태에서 제2 논리 상태로 천이될 때 상승되고, 상기 제2 출력 신호가 제2 논리 상태에서 제1 논리 상태로 천이될 때 하강되는 제2 클럭 신호를 발생하는 출력 신호 발생부를 구비하는 것을 특징으로 하는 지연 동기 루프 회로.
  2. 제1항에 있어서, 상기 지연 동기 루프 회로는 상기 제2 클럭 신호를 적분하는 적분기를 더 구비하고, 상기 지연부는 상기 적분기의 출력 신호에 응답하여 상기 제1 클럭 신호를 가변적으로 지연시켜서 상기 제2 출력 신호를 발생하는 것을 특징으로 하는 지연 동기 루프 회로.
  3. 제1항에 있어서, 상기 제1 출력 신호의 제1 논리 상태는 논리 로우이고, 상기 제1 출력 신호의 제2 논리 상태는 논리 하이인 것을 특징으로 하는 지연 동기 루프 회로.
  4. 제1항에 있어서, 상기 제2 출력 신호의 제1 논리 상태는 논리 로우이고, 상기 제1 출력 신호의 제2 논리 상태는 논리 하이인 것을 특징으로 하는 지연 동기 루프 회로.
  5. 제1항에 있어서, 상기 지연부는,
    상기 제1 클럭 신호를 일정하게 지연시켜서 상기 제1 출력 신호를 발생하는 제1 지연기; 및
    상기 제1 클럭 신호를 가변적으로 지연시켜서 상기 제2 출력 신호를 발생하는 제2 지연기를 구비하는 것을 특징으로 하는 지연 동기 루프 회로.
  6. 제1항에 있어서, 상기 출력 신호 발생부는,
    상기 제1 출력 신호가 제1 논리 상태에서 제2 논리 상태로 천이될 때 제1 펄스 신호를 발생하는 제1 펄스 신호 발생기;
    상기 제2 출력 신호가 제2 논리 상태에서 제1 논리 상태로 천이될 때 제2 펄스 신호를 발생하는 제2 펄스 신호 발생기; 및
    상기 제1 펄스 신호가 발생할 때 상승되고 상기 제2 펄스 신호가 발생할 때 하강되는 상기 제2 클럭 신호를 발생하는 플립플롭을 구비하는 것을 특징으로 하는 지연 동기 루프 회로.
  7. 입력되는 제1 클럭 신호를 소정 시간 지연시켜서 제1 및 제2 출력 신호들을 발생하며, 제1 및 제2 출력 신호들의 출력 시간을 선택적으로 가변시키는 지연부; 및
    상기 제1 출력 신호가 제1 논리 상태에서 제2 논리 상태로 천이될 때 상승되고, 상기 제2 출력 신호가 제2 논리 상태에서 제1 논리 상태로 천이될 때 하강되는 제2 클럭 신호를 발생하는 출력 신호 발생부를 구비하는 것을 특징으로 하는 지연 동기 루프 회로.
  8. 제7항에 있어서, 상기 지연 동기 루프 회로는 상기 제2 클럭 신호를 적분하는 적분기를 더 구비하고, 상기 지연부는 상기 적분기의 출력 신호에 응답하여 상기 제1 클럭 신호를 가변적으로 지연시키는 것을 특징으로 하는 지연 동기 루프 회로.
  9. 제7항에 있어서, 상기 제1 출력 신호의 제1 논리 상태는 논리 로우이고, 상기 제1 출력 신호의 제2 논리 상태는 논리 하이인 것을 특징으로 하는 지연 동기 루프 회로.
  10. 제7항에 있어서, 상기 제2 출력 신호의 제1 논리 상태는 논리 하이이고, 상기 제1 출력 신호의 제2 논리 상태는 논리 로우인 것을 특징으로 하는 지연 동기 루프 회로.
  11. 제7항에 있어서, 상기 지연부는,
    기준 전압과 제어 신호를 입력하고 선택 신호에 응답하여 상기 기준 전압과 상기 제어 신호 중 하나를 선택하여 출력하는 제1 멀티플렉서;
    상기 제1 멀티플렉서의 출력에 응답하여 입력되는 제1 클럭 신호의 지연 시간을 조정하여 제1 출력 신호를 발생하는 제1 지연기;
    상기 기준 전압과 상기 제어 신호를 입력하고 상기 선택 신호의 반전 신호에 응답하여 상기 기준 전압과 상기 제어 신호 중 하나를 선택하여 출력하는 제2 멀티플렉서; 및
    상기 제2 멀티플렉서의 출력에 응답하여 상기 제1 클럭 신호의 지연 시간을 조정하여 제2 출력 신호를 발생하는 제2 지연기를 구비하는 것을 특징으로 하는 지연 동기 루프 회로.
  12. 제7항에 있어서, 상기 출력 신호 발생부는,
    상기 제1 출력 신호가 제1 논리 상태에서 제2 논리 상태로 천이될 때 제1 펄스 신호를 발생하는 제1 펄스 신호 발생기;
    상기 제2 출력 신호가 제2 논리 상태에서 제1 논리 상태로 천이될 때 제2 펄스 신호를 발생하는 제2 펄스 신호 발생기; 및
    상기 제1 펄스 신호가 발생할 때 상승되고 상기 제2 펄스 신호가 발생할 때 하강되는 상기 제2 클럭 신호를 발생하는 플립플롭을 구비하는 것을 특징으로 하는 지연 동기 루프 회로.
  13. 제7항에 있어서, 상기 제1 지연기는 상기 제1 멀티플렉서가 상기 기준 전압을 출력하면 상기 제1 클럭 신호를 일정하게 지연시키고, 상기 제2 멀티플렉서가 상기 제어 신호를 출력하면 상기 제1 클럭 신호를 가변적으로 지연시키는 것을 특징으로 하는 지연 동기 루프 회로.
  14. 제7항에 있어서, 상기 기준 전압은 상기 지연 동기 루프 회로의 전원 전압의 절반인 것을 특징으로 하는 지연 동기 루프 회로.
  15. 제1 클럭 신호를 입력하는 단계;
    상기 제1 클럭 신호를 일정하게 지연시켜서 제1 출력 신호를 발생하는 단계;
    상기 제1 클럭 신호를 가변적으로 지연시켜서 제2 출력 신호를 발생하는 단계;
    상기 제1 출력 신호가 제1 논리 상태에서 제2 논리 상태로 천이될 때 제2 클럭 신호를 논리 로우에서 논리 하이로 상승시키는 단계; 및
    상기 제2 출력 신호가 제2 논리 상태에서 제1 논리 상태로 천이될 때 제2 클럭 신호를 논리 하이에서 논리 로우로 하강시키는 단계를 구비하는 것을 특징으로 하는 지연 동기 방법.
  16. 제15항에 있어서, 상기 제2 출력 신호를 발생하는 단계는 상기 제2 클럭 신호를 적분하는 단계를 더 구비하고, 상기 제2 출력 신호의 출력 시간은 상기 제2 클럭 신호를 적분하여 발생되는 신호에 응답하여 가변되는 것을 특징으로 하는 지연 동기 방법.
  17. 제1 클럭 신호를 입력하는 단계;
    상기 제1 클럭 신호를 제1 소정 시간 지연시켜서 제1 출력 신호를 발생하는 단계;
    상기 제1 클럭 신호를 제2 소정 시간 지연시켜서 제2 출력 신호를 발생하는 단계;
    상기 제1 출력 신호가 제1 논리 상태에서 제2 논리 상태로 천이될 때 제2 클럭 신호를 논리 로우에서 논리 하이로 상승시키는 단계; 및
    상기 제2 출력 신호가 제2 논리 상태에서 제1 논리 상태로 천이될 때 상기 제2 클럭 신호를 논리 하이에서 논리 로우로 하강시키는 단계를 구비하고,
    상기 제1 출력 신호의 출력 시간이 일정하면 상기 제2 출력 신호의 출력 시간이 가변되고, 상기 제1 출력 신호의 출력 시간이 가변되면 상기 제2 출력 신호의출력 시간은 일정한 것을 특징으로 하는 지연 동기 방법.
  18. 제17항에 있어서, 상기 제1 및 제2 출력 신호들을 발생하는 단계들은 각각 상기 제2 클럭 신호를 적분하는 단계를 더 구비하고, 상기 제1 및 제2 출력 신호들의 출력 시간들은 상기 제2 클럭 신호를 적분하여 발생되는 신호에 응답하여 선택적으로 가변되는 것을 특징으로 하는 지연 동기 방법.
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