JP5440038B2

JP5440038B2 - 電源インタフェース、受信回路、集積回路、及び信号伝送方法

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Publication number: JP5440038B2
Application number: JP2009202492A
Authority: JP
Inventors: 英明小林
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2009-09-02
Filing date: 2009-09-02
Publication date: 2014-03-12
Anticipated expiration: 2029-09-02
Also published as: JP2011055261A

Description

本発明は、電源インタフェース及びこれを備えた集積回路に関する。

従来から異なる電源で動作する集積回路間の信号伝送を制御する電源インタフェースが知られている（例えば、特許文献１）。

図９は、一般的な電源インタフェースの構成を示す図である。この電源インタフェースは、電源Ａと共通グランドとの間で動作する送信回路８１と、電源Ｂと共通グランドとの間で動作する受信回路８２を備えている。送信回路８１は、入力信号ＩＮがＨ状態でＬレベルとなり、入力信号ＩＮがＬ状態でＨレベルとなる出力信号ＯＵＴＡを生成し、受信回路８２に出力する。受信回路８２は、出力信号ＯＵＴＡがＨレベルでＰＭＯＳ素子がＯＮとなり、Ｈレベルの出力信号ＯＵＴＢを生成すると共に、出力信号ＯＵＴＡがＬレベルでＮＭＯＳ素子がＯＮとなり、Ｌレベルの出力信号ＯＵＴＢを生成する。

特開平８−１０６３４５号公報

図１０は、図９に示される電源インタフェースの送信回路８１及び受信回路８２が同電位で動作する場合の動作を示すタイミングチャートである。図１０で示されるように、受信回路８２の出力信号ＯＵＴＢのライズ信号は、受信回路８２のＮＭＯＳ素子の入力閾値電圧ＶＴＮで規定された遷移時間に依存する。一方、受信回路８２の出力信号ＯＵＴＢのフォール信号は、受信回路８２のＰＭＯＳ素子の入力閾値電圧ＶＴＰで規定された遷移時間に依存する。

図１１は、図９に示される電源インタフェースの送信回路８１及び受信回路８２が異電位で動作する場合の動作を示すタイミングチャートである。異電源間の信号伝送においては、通常ＧＮＤ側は共通グランドを使用しているため、図１１に示すように、電源電圧ＶＤＤＡ、ＶＤＤＢ間に電源変動ΔＶＤＤがあっても遅延に変動はない。しかしながら、フォール信号は、受信回路８２のＰＭＯＳ素子の入力閾値電圧ＶＤＤＢ−ＶＴＰで規定されるため、ライズ信号とフォール信号との間で遷移時間に差が生じ、ライズ信号とフォール信号の位置が相対的に変動してしまうという問題がある。

本発明は、このような問題に対してなされたものであり、異電源間であっても、受信回路が入力信号のライズ信号とフォール信号の相対的な位置関係を維持したまま出力信号を生成することができる電源インタフェースを提供することを目的とする。

本発明に係る電源インタフェースは、入力信号に基づいた信号パターンを有する第１信号と、前記第１信号の相補信号である第２信号とを送信する送信回路と、前記送信回路から送信された前記第１信号及び前記第２信号に基づいて出力信号を生成する受信回路を備える。前記受信回路は、前記第１信号の第１信号レベルから第２信号レベルへの遷移を検出し、第１検出信号を出力する第１検出部と、前記第１検出部が前記第１信号の第１信号レベルから第２信号レベルへの遷移を検出するのに要する検出時間と同じ検出時間で、前記第２信号の前記第１信号レベルから前記第２信号レベルへの遷移を検出し、第２検出信号を出力する第２検出部と、前記第１検出部から出力された第１検出信号と、前記第２検出部から出力された第２検出信号に基づいて前記出力信号を生成する出力信号生成回路と、を有することを特徴とする。

また、本発明に係る信号伝送方法は、送信側から入力信号に基づいた信号パターンを有する第１信号と、前記第１信号と相補的な信号パターンを有する第２信号とを送信し、
受信側において、前記第１信号の第１信号レベルから第２信号レベルへの遷移を検出して第１検出信号を生成し、受信側において、前記第１信号の第１信号レベルから第２信号レベルへの遷移を検出するのに要する検出時間と同じ検出時間で、前記第２信号の前記第１信号レベルから前記第２信号レベルへの遷移を検出して第２検出信号を生成し、前記第１検出信号及び前記第２検出信号に基づいて出力信号を生成することを特徴とする。

本発明に係る電源インタフェースによれば、異電源間であっても、入力信号のライズ信号とフォール信号の相対的な関係を維持したまま出力信号を生成することができる。

実施の形態１に係る電源インタフェースの構成例を示す図である。実施の形態１に係る電源インタフェースの動作を示すタイミングチャートである。実施の形態１に係る電源インタフェースの更に詳細な構成例を示す図である。実施の形態１に係る電源インタフェースの送信回路の構成例を示す図である。実施の形態１に係る電源インタフェースの送信回路のパルス生成回路の構成例を示す図である。実施の形態１に係る電源インタフェースの受信回路の構成例を示す図である。実施の形態１に係る電源インタフェースの動作を示すタイミングチャートである。実施の形態２に係る電源インタフェースの送信回路のパルス生成回路の構成例を示す図である。従来の電源インタフェースの構成を示す図である。図９に示される電源インタフェースの動作を示すタイミングチャートである。図９に示される電源インタフェースの動作を示すタイミングチャートである。

以下、添付した図面を参照して本発明の最良な実施の形態に係る電源インタフェースについて説明する。

実施の形態１．
図１は、実施の形態１に係る電源インタフェースの構成例を示す図である。この電源インタフェース１００は、入力信号ＩＮに基づいた信号パターンを有する第１信号と、第１信号の相補信号である第２信号とを送信する送信回路１１と、送信回路１１から送信された第１信号及び第２信号に基づいて出力信号ＯＵＴを生成する受信回路１２を備える。

受信回路１２は、第１信号の第１信号レベルから第２信号レベルへの遷移を検出して第１検出信号を出力する第１検出部１８と、第２信号の前記第１信号レベルから前記第２信号レベルへの遷移を検出して第２検出信号を出力する第２検出部１９と、第１検出部１８から出力された第１検出信号と、第２検出部１９から出力された第２検出信号に基づいて出力信号ＯＵＴを生成する出力信号生成回路２０と、を有している。

本発明に係る電源インタフェース１００では、第１検出部１８が第１信号の第１信号レベルから第２信号レベルへの遷移を検出するのに要する検出時間と、第２検出部１９が第２信号の第１信号レベルから第２信号レベルへの遷移を検出するのに要する検出時間は、等しくなるよう構成されている。具体的には、第１検出部１８と第２検出部１９は、後述するように同一の回路構成とすることができる。

図２は、このように構成された電源インタフェース１００の動作を示すタイミングチャートである。入力信号ＩＮは、Ｈレベルのパルス幅ＴｒｆＡと、Ｌレベルのパルス幅ＴｆｒＡを有する。送信回路１１は、この入力信号ＩＮに基づいて、入力信号ＩＮに応じた信号パターンを有する第１信号と、第１信号の相補信号である第２信号を生成し、受信回路１２に出力する。受信回路１２は、第１信号の立ち上がりと、第２信号の立ち上がりに基づいて、出力信号ＯＵＴを生成する。

このように構成された電源インタフェース１００では、図２に示すように、送信回路１１において、入力信号ＩＮに基づく信号パターンを有する第１信号と、第１信号と相補的な信号パターンを有する第２信号を生成し、受信回路１２において、第１信号及び第２信号共に、同じ検出時間で第１信号レベルから第２信号レベルへの遷移を検出する。これにより、入力信号ＩＮのライズ信号とフォール信号を同じ検出時間で受信回路１２において検出することができる。これにより、入力信号ＩＮのライズ信号に対応するパルス信号ＰＴのライズ信号と、入力信号ＩＮのフォール信号に対応するパルス信号ＰＣの遷移時間を同じにすることができ、入力信号ＩＮのライズ信号とフォール信号の相対的な関係を維持したまま出力信号ＯＵＴを生成することができる。

実施の形態１
図３は、本発明の実施の形態１に係る電源インタフェースの更に具体的な構成例を示す図である。この電源インタフェース１００は、電源Ａと共通グランドとの間で動作する送信回路１１と、電源Ｂと共通グランドとの間で動作する受信回路１２を備えている。

送信回路１１は、パルス生成回路１３、１４を備えている。送信回路１１は、入力信号ＩＮをパルス信号生成回路１３に入力し、入力信号ＩＮの信号パターンに応じたパルス信号ＰＴに変換して、伝送路を介して受信回路１２に出力する。また、送信回路１１は、入力信号ＩＮを反転してパルス生成回路１４に入力し、入力信号ＩＮを反転した信号パターンに応じたパルス信号ＰＣに変換し、伝送路を介して受信回路１２に出力する。

このように構成された送信回路１１では、パルス生成回路１３、１４によって、入力信号ＩＮのライズ信号とフォール信号との相対的なタイミング関係を保持したパルス幅ＰＷＴ及びＰＷＣを有するパルス信号ＰＴ、ＰＣを生成し、受信回路１２に送信する。

受信回路１２は、送信回路１１から入力されたパルス信号ＰＴ、ＰＣに基づいて出力信号ＯＵＴを生成するラッチ回路１７を有している。ラッチ回路１７は、ＳＲラッチ（非同期ＳＲフリップフロップ）からなり、セット端子（ＳＲ）にＬレベルの信号が入力されることによりＨレベルを出力し、リセット端子（ＲＢ）にＬレベルの信号が入力されることによりＬレベルを出力する。

ラッチ回路１７のセット端子は、ＮＭＯＳ素子ｍ１１、ｍ１２を介して共通グランドに接続されている。ＮＭＯＳ素子ｍ１１のゲートには、パルス信号ＰＴが入力されている。また、ＮＭＯＳ素子ｍ１２のゲートには、反転回路１５により反転されたパルス信号ＰＣが入力されている。

ラッチ回路１７のリセット端子は、ＮＭＯＳ素子ｍ１３、１４を介して共通グランドに接続されている。ＮＭＯＳ素子ｍ１３のゲートには、パルス信号ＰＣが入力されている。また、ＮＭＯＳ素子ｍ１４のゲートには、反転回路１６により反転されたパルス信号ＰＴが入力されている。

このように構成された受信回路１２では、パルス信号ＰＴのライズ信号を入力とするＮＭＯＳ素子ｍ１１で生成されたセット信号ＳＢによりラッチ回路１７の保持状態をＨ状態に遷移し、パルス信号ＰＣのライズ信号を入力とするＮＭＯＳ素子ｍ１３で生成されたリセット信号ＲＢによりラッチ回路１７の保持状態をＬ状態に遷移する。

図４は、実施の形態１にかかる電源インタフェースの送信回路の構成例を示す図である。また、図５は、送信回路のパルス生成回路の構成例を示す図である。図４に示すように、送信回路１１の入力信号ＩＮは、等遅延に調整されたバッファ回路３０及び反転回路３１により２つのライズ信号Ｔ１、Ｃ１に変換される。ライズ信号Ｔ１、Ｃ１はパルス生成回路１３、１４に入力され、パルス信号ＰＴ、ＰＣに変換され、受信回路１２へ伝送される。

パルス生成回路１３、１４は、図５に示すように、入力信号Ｘと、入力信号Ｘを遅延回路４０で遅延させ、さらにインバータ回路４１で反転させた信号を入力とし、パルス信号Ｙを出力するＡＮＤ回路４２によって構成される。

図６は、実施の形態１にかかる電源インタフェースの受信回路の構成例を示す図である。受信回路１２は、前述のように、パルス信号ＰＴ、ＰＣを入力とするＮＭＯＳ素子ｍ１１、ｍ１３と、パルス信号ＰＴ、ＰＣを反転回路１５、１６で反転させた信号を入力とするＮＭＯＳ素子ｍ１２、ｍ１４により、ラッチ回路１７の状態が制御されるよう構成されている。ラッチ回路１７は、電源Ｂと共通グランドとの間で動作するクロスカップルされたインバータ回路５１、５２によって構成される。

次に、このように構成された電源インタフェース１００の動作について、図７のタイミングチャートを用いて説明する。入力信号ＩＮは、Ｈレベルのパルス幅ＴｒｆＡと、Ｌレベルのパルス幅ＴｆｒＡを有している。図４に示す送信回路１１は、等遅延に調整されたバッファ回路３０及び反転回路３１によって、入力信号ＩＮのライズ信号と同じタイミング情報を有するライズ信号Ｔ１と、入力信号ＩＮのフォール信号と同じタイミング情報を有するライズ信号Ｃ１を生成する。

ライズ信号Ｔ１、Ｃ１は、図５に示すパルス生成回路１３、１４に入力され、ライズ信号Ｔ１と同じタイミング情報を持ち、パルス幅ＰＷＴを有するパルス信号ＰＴと、ライズ信号Ｃ１と同じタイミング情報を持ち、パルス幅ＰＷＣを有するパルス信号ＰＣに変換される。このパルス信号ＰＴ、ＰＣは、伝送路を介して受信回路１２に送信される。

図６に示す受信回路１２のラッチ回路１７は、パルス信号ＰＴのライズ信号を入力とするＮＭＯＳ素子ｍ１１で生成されたセット信号ＳＢにより、保持状態がＨ状態に遷移し、パルス信号ＰＣのライズ信号を入力とするＮＭＯＳ素子ｍ０３で生成されたリセット信号ＲＢにより保持状態がＬ状態に遷移する。ラッチ回路１７は、セット信号ＳＢ及びリセット信号ＲＳにより、パルス信号ＰＴのライズ信号に基づいた立ち上がりエッジと、パルス信号ＰＣのライズ信号に基づいた立下りエッジを有する出力信号ＯＵＴを生成する。これにより、Ｈレベルのパルス幅ＴｒｆＡと、Ｌレベルのパルス幅ＴｆｒＡを有する出力信号ＯＵＴを生成することができる。

このように構成された電源インタフェースによれば、送信回路１１側で、入力信号ＩＮを、入力信号ＩＮのライズ信号に基づく立ち上がりエッジを有するパルス信号ＰＴと、入力信号ＩＮのフォール信号に基づく立ち上がりエッジを有するパルス信号ＰＣを生成し、受信回路１２側において、パルス信号ＰＴ、ＰＣの立ち上がりに基づいて出力信号ＯＵＴを生成することで、送信回路１１からのライズ信号のみを用いて出力信号ＯＵＴが生成できる。

また、パルス信号ＰＴの立ち上がりを検出する第１検出部１８と、パルス信号ＰＣの立ち上がりを検出する第２検出部１９は、回路構成を同一とすることにより、入力信号ＩＮの立ち上がりを検出するために要する時間を同一にすることができ、入力信号ＩＮの立ち上がりと立下りの相対的な関係が維持された出力信号ＯＵＴを生成することができる。

また、ラッチ回路１７に入力されるセット信号ＳＢ及びリセット信号ＲＢの状態は、ラッチ回路１７に保持されているため、一度遷移が起きた後は、逆エッジの遷移が起きるまでの期間、受信回路１２へ入力されるパルス信号ＰＴ、ＰＣに誤作動が起きた場合であっても、その影響を出力信号ＯＵＴに伝達することを抑制することができる。

また、パルス信号ＰＴを反転回路１６で反転させた信号を入力とするＮＭＯＳ素子ｍ１４により入力信号ＰＴのパルス幅ＰＷＴの期間のパルス信号ＰＣの遷移を無効にすることで、ＰＷＴの期間、パルス信号ＰＣの誤作動を抑制できる。同様に、パルス信号ＰＣを反転回路１５で反転させた信号を入力とするＮＭＯＳ素子ｍ１２により、パルス信号ＰＣのパルス幅ＰＷＣの期間、パルス信号ＰＴの遷移を無効にすることで、パルス幅ＰＷＣの期間、パルス信号ＰＴの誤作動を抑制できる。

以上説明した動作により、異電源間の信号伝送において、電源電圧変動による遅延変動をおさえることで、高品質なタイミング信号の伝送が、簡単なデジタル回路により実現可能になる。また、伝送信号にノイズがのっても誤動作を伝播することがなく、高信頼性な伝送が可能になり、システムの高性能化、高信頼性化が可能になる。

実施の形態２．
次に、本発明の実施の形態２に係る電源インタフェースについて図面を参照して説明する。図８は、実施の形態２に係る電源インタフェースの送信回路のパルス生成回路の構成例を示す図である。実施の形態２では、２つめの伝送機能として、パルス発生回路１３、１４の出力に関わらず、送信回路１１の出力である第１信号及び第２信号を、Ｈレベル若しくはＬレベルに固定する機能を有している。この電源インタフェースは、送信回路１１の出力に、ＨＯＬＤ信号で制御されるセレクタ回路７１、７２が付加されている。

セレクタ回路７１、７２は、ＨＯＬＤ信号に応じて、パルス発生回路１３、１４の出力又は、予め設定された信号レベル（Ｌレベル／Ｈレベル）を出力する。ＨＯＬＤ信号がアサートされている期間では、セレクタ７１、７２は、固定された信号レベル（Ｈレベル／Ｌレベル）を伝送路を介して受信回路１２に出力する。これにより、入力信号ＩＮが停止している間でも、ＨＯＬＤ信号をアサートすることで、誤動作を抑止するという新たな効果を有する。

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。

本発明に係る受信回路、送信回路、及び電源インタフェースは、集積回路に組み込むことによっても実施することができる。

１１送信回路
１２受信回路
１５、１６反転回路
１７ラッチ回路
１８第１検出部
１９第２検出部
２０出力信号生成回路
７１、７２セレクタ回路
１００電源インタフェース

Claims

入力信号に基づいた信号パターンを有する第１信号と、前記第１信号の相補信号である第２信号とを送信する送信回路と、
前記送信回路から送信された前記第１信号及び前記第２信号に基づいて出力信号を生成する受信回路を備え、
前記受信回路は、
前記第１信号の第１信号レベルから第２信号レベルへの遷移を検出し、第１検出信号を出力する第１検出部と、
前記第１検出部が前記第１信号の第１信号レベルから第２信号レベルへの遷移を検出するのに要する検出時間と同じ検出時間で、前記第２信号の前記第１信号レベルから前記第２信号レベルへの遷移を検出し、第２検出信号を出力する第２検出部と、
前記第１検出部から出力された第１検出信号と、前記第２検出部から出力された第２検出信号に基づいて前記出力信号を生成する出力信号生成回路と、を有し、
前記出力信号生成回路は、前記第１検出部より前記第１検出信号が入力されることで出力が前記第２信号レベルにセットされ、前記第２検出部より前記第２検出信号が入力されることで出力が前記第１信号レベルにリセットされるラッチ回路により構成され、
前記第１検出部は、接地電源と前記ラッチ回路のセット端子との間に接続され、前記第１信号に応じて導通状態が切り替わる第１スイッチング素子と、前記第２信号を反転する第１反転回路と、前記第１スイッチング素子と前記ラッチ回路の前記セット端子との間に接続され、前記第１反転回路の出力に応じて導通状態が切り替わる第２スイッチング素子を有し、
前記第２検出部は、接地電源と前記ラッチ回路のリセット端子との間に接続され、前記第２信号に応じて導通状態が切り替わる第３スイッチング素子と、前記第１信号を反転する第２反転回路と、前記第３スイッチング素子と前記ラッチ回路の前記リセット端子との間に接続され、前記第２反転回路の出力に応じて導通状態が切り替わる第４スイッチング素子を有する
電源インタフェース。
前記第１検出部及び前記第２検出部は、同一の回路構成を有する
請求項１に記載の電源インタフェース。
前記出力信号生成回路は、クロスカップルされたインバータを有する
請求項１又は２に記載の電源インタフェース。
前記送信回路は、ホールド信号に基づいて、前記第１信号及び前記第２信号に関わらず、固定信号レベルを前記受信回路に出力する
請求項１乃至３のうちいずれか１項に記載された電源インタフェース。
請求項１乃至４のうちいずれか１項に記載の電源インタフェースを備えた集積回路。
入力信号に基づいた信号パターンを有する第１信号と、前記第１信号と相補的な信号パターンを有する第２信号とを受信する受信回路であって、
前記第１信号の第１信号レベルから第２信号レベルへの遷移を検出して第１検出信号を出力する第１検出部と、
前記第１検出部が前記第１信号の第１信号レベルから第２信号レベルへの遷移を検出するのに要する検出時間と同じ検出時間で、前記第２信号の前記第１信号レベルから前記第２信号レベルへの遷移を検出し、第２検出信号を出力する第２検出部と、
前記第１検出部から出力された第１検出信号と、前記第２検出部から出力された第２検出信号に基づいて出力信号を生成する出力信号生成回路と、を有し、
前記出力信号生成回路は、前記第１検出部より前記第１検出信号が入力されることで出力が前記第２信号レベルにセットされ、前記第２検出部より前記第２検出信号が入力されることで出力が前記第１信号レベルにリセットされるラッチ回路により構成され、
前記第１検出部は、接地電源と前記ラッチ回路のセット端子との間に接続され、前記第１信号に応じて導通状態が切り替わる第１スイッチング素子と、前記第２信号を反転する第１反転回路と、前記第１スイッチング素子と前記ラッチ回路の前記セット端子との間に接続され、前記第１反転回路の出力に応じて導通状態が切り替わる第２スイッチング素子を有し、
前記第２検出部は、接地電源と前記ラッチ回路のリセット端子との間に接続され、前記第２信号に応じて導通状態が切り替わる第３スイッチング素子と、前記第１信号を反転する第２反転回路と、前記第３スイッチング素子と前記ラッチ回路の前記リセット端子との間に接続され、前記第２反転回路の出力に応じて導通状態が切り替わる第４スイッチング素子を有する
受信回路。
送信側から入力信号に基づいた信号パターンを有する第１信号と、前記第１信号と相補的な信号パターンを有する第２信号とを送信し、
受信側において、第１検出部が前記第１信号の第１信号レベルから第２信号レベルへの遷移を検出して第１検出信号を生成し、
受信側において、前記第１信号の第１信号レベルから第２信号レベルへの遷移を検出するのに要する検出時間と同じ検出時間で、第２検出部が前記第２信号の前記第１信号レベルから前記第２信号レベルへの遷移を検出して第２検出信号を生成し、
出力信号生成回路が前記第１検出信号及び前記第２検出信号に基づいて出力信号を生成し、
前記出力信号生成回路は、前記第１検出部より前記第１検出信号が入力されることで出力が前記第２信号レベルにセットされ、前記第２検出部より前記第２検出信号が入力されることで出力が前記第１信号レベルにリセットされるラッチ回路により構成され、
前記第１検出部は、接地電源と前記ラッチ回路のセット端子との間に接続され、前記第１信号に応じて導通状態が切り替わる第１スイッチング素子と、前記第２信号を反転する第１反転回路と、前記第１スイッチング素子と前記ラッチ回路の前記セット端子との間に接続され、前記第１反転回路の出力に応じて導通状態が切り替わる第２スイッチング素子を有し、
前記第２検出部は、接地電源と前記ラッチ回路のリセット端子との間に接続され、前記第２信号に応じて導通状態が切り替わる第３スイッチング素子と、前記第１信号を反転する第２反転回路と、前記第３スイッチング素子と前記ラッチ回路の前記リセット端子との間に接続され、前記第２反転回路の出力に応じて導通状態が切り替わる第４スイッチング素子を有する
信号伝送方法。