KR20010107538A - 반도체 장치 및 그 동작 방법 - Google Patents

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Abstract

기억용량이 크고 또한 데이터 보존전류가 적은 메모리를 저렴하게 실현하기 위해, 불휘발성 메모리, SRAM, DRAM, 제어 회로를 1개의 패키지에 모듈화한다. 제어 회로에 의해 SRAM으로의 어드레스와 DRAM으로의 어드레스를 할당하고, 장기간 보존하는 것이 필요한 데이터는 SRAM에 보관한다. DRAM은 복수의 뱅크를 2개의 조로 나누어 같은 어드레스 공간으로 맵핑(mapping)하고, 조 마다에 리플레쉬를 교대로 행한다. 이들 복수의 칩은 상호 적층하여 배치되고, BGA나 칩 간 본딩에 의해 배선된다.

Description

반도체 장치 및 그 동작 방법{SEMICONDUCTOR DEVICE INCLUDING MULTI-CHIP}
본 발명은, DRAM을 포함하는 복합형 메모리 반도체 장치(combined type semiconductor memory module)에 관한 것으로, 더욱 상세하게는 DRAM의 리플레쉬(reflash) 방법에 관한 것이다.
본 명세서에서 참조하는 문헌의 리스트는 이하와 같고, 문헌의 참조는 문헌번호를 가지고 하는 것으로 한다. [문헌 1] : LRS1337 Stacked Chip 32M Flash Memory and 4M SRAM Data Sheet([평성 12년 4월 21일 검색], 인터넷<URL:http://www.sharpsma.com/index.html>), [문헌 2] : 일본 특개평 11-219984호 공보(1998년 8월 10일 공개)(대응미국특허 제6,157,080호, 2000년 12월 5일 발행), [문헌 3] : 일본 특개평 5-299616호 공보(1993년 11월 12일 공개)(대응유럽특허공개공보 566,306호, 1993년 10월 20일 공개), [문헌 4] : 일본 특개평 8-305680호 공보(1996년 11월 22일 공개), [문헌 5] : 일본 특개평 11-204721호 공보(1999년 7월 30일 공개), [문헌 6] : 일본 특개평 10-11348호 공보(1998년 1월 16일 공개).
[문헌 1]에는, 플레쉬 메모리와 SRAM이 스택 칩(stacked chip)으로 BGA(Ball Grid Array)형 패키지에 일체 봉지된 복합형 반도체 메모리가 기재되어 있다. 플레쉬 메모리와 SRAM은 FBGA(Fine-pitch Ball Grid Array)형 패키지의 입출력 전극에 대하여 어드레스 입력단자와 데이터 입력단자가 공통화되어 있지만, 각각의 제어단자는 각각 독립되어 있다.
[문헌 2]에는, 플레쉬 메모리와 SRAM이 BGA형 패키지에 일체 봉지된 복합형 반도체 메모리가 기재되어 있다. 플레쉬 메모리는 BGA 패키지의 회로기판에 대하여 땜납 범프(bump)를 통해 신호 패드가 페이스 다운 본딩(face down bonding)된다. 플레쉬 메모리 위에 탑재된 SRAM은 와이어 본딩(wire bonding)에 의해 기판에 신호 패드가 접속된다.
[문헌 3]의 도 17에는, 플레쉬 메모리와 DRAM 칩과 리드 플레임(lead frame)형 패키지에 일체 봉지된 복합형 반도체 메모리가 기재되어 있다. 또, 도 1에는 플레쉬 메모리와 DRAM은 패키지의 입출력 전극에 대하여 어드레스 입력단자, 데이터 입출력단자, 및 제어단자가 공통화되어 입출력되는 것이 기재되어 있다.
[문헌 4]에는, 다이패드 상에 SRAM 칩이 탑재되고, 그 SRAM 칩 상에 범프 전극을 통해 접속된 플레쉬 메모리 칩과 마이컴 칩이 탑재되며, 그들 칩이 리드 단자형의 패키지에 일체 봉지된 반도체 장치가 지재되어 있다.
[문헌 5]의 도 15에는, 1개의 대형 칩의 이면(裏面)에 절연 플레이트를 통해 그보다도 소형인 2개의 칩이 탑재된, 리드 프레임형의 패키지에 일체 봉지된 반도체 장치가 기재되어 있다. 탑재할 수 있는 칩의 조합으로서 플레쉬 메모리 칩, DRAM 칩, 및 ASIC(Application Specific IC)가 있고, 이것에 의해 메모리 로직 혼재 LSI(memory embedded logic LSI)가 1개의 패키지로 실현된다고 기재되어 있다.
[문헌 6]에는, 2개의 DRAM 블럭을 구비하고, 같은 데이터를 2중화하여 기억하며, 2개의 DRAM 블럭 간에 리플레쉬 타이밍(reflash timing)을 변경하여, 외부에서의 액세스와 DRAM의 리플레쉬의 충돌을 회피하는 기술이 기재되어 있다. 이 제어는 DRAM 컨트롤러에 의해 행해지지만, 이 DRAM 컨트롤러는 2개의 DRAM 블럭에 대하여 물리적으로 각각 독립한 어드레스 신호나 제어 신호를 보낸다.
본원 발명자 등은, 본원에 앞서 휴대전화 및 그것에 사용되는 플레쉬 메모리와 SRAM이 1 패키지에 실장된 복합형 메모리에 관하여 검토를 행하였다. 플레쉬 메모리에는 휴대전화 시스템의 OS(Operation System) 외에, 통신이나 어플리케이션 프로그램(application program)이 격납되어 있다. 한편, SRAM에는 전화번호, 주소록, 착신음 등이 기억되어 있는 외에, 어플리케이션의 실행시에 일시적으로 사용되는 워크 에어리어(work area)가 확보되어 있다.
전화번호나 주소록 등, 기억해 놓아야 할 데이터를 보존하기 위해, 휴대전화의 전원이 오프로 되어 있는 경우에도, SRAM에는 데이터를 보존하기 위한 전원이 접속되어 있다. 장기간에 걸쳐 데이터를 보존하기 위해서는 SRAM의 데이터 보존 전원이 작은 것이 요망된다. 그렇지만, 어플리케이션이 사용하는 워크 에어리어는 휴대전화에 부가된 기능(음악이나 게임 등, 배신(配信) 등)이 증가함에 따라 크게 되고, 보다 큰 기억용량의 SRAM이 필요하게 될 것으로 예상된다. 특히, 최근의 휴대전화는 고기능화가 목표가 되어, SRAM의 대용량화로 대응하는 것이 점차 곤란하게 되는 것으로 판명되었다. 즉, SRAM의 대용량화에는 이하와 같은 과제가 있다. 대용량 SRAM의 과제는, 기억용량의 증대분만큼 데이터 보존 전류가 증가해 버리는 외에, 게이트 누설 전류의 증대에 의한 데이터 보존 전류가 증가하는 점에 있다. 이것은 대용량 SRAM을 실현하기 위해서 미세가공을 도입하여 MOS 트랜지스터의 산화절연막을 박막화하면 게이트에서 기반(基盤)으로 터널 전류가 흘러서 데이터 보존 전류가 증가해 버린다고 하는 이유에 기인한다.
그래서, 본원 발명의 목적의 하나는, 기억용량이 크고 또한 데이터 보전 전류가 적은 메모리의 실현에 있다.
도 1은 본 발명의 일실시예에 의한 메모리 모듈의 구성도,
도 2는 도 1의 CHIP2의 일례를 도시한 블럭도,
도 3a 및 도 3b는 본 발명의 일실시예에 의한 메모리 모듈의 어드레스 맵의 일례를 도시한 설명도,
도 4a 및 4b는 본 발명의 일실시예에 의한 메모리 모듈의 어드레스 맵의 일례를 도시한 설명도,
도 5는 도 2의 ATD 회로 또는 DTD 회로의 구성예,
도 6a 및 도 6b는 DRAM의 리플레쉬 방식의 일례를 도시한 설명도,
도 7은 DRAM으로 액세스를 행한 경우의 처리 흐름을 도시한 플로우챠트,
도 8은 REF 기간 중의 DRAM의 뱅크에서의 동작 흐름을 도시한 플로우챠트,
도 9a 및 9b는 DRAM으로의 액세스와 리플레쉬를 양립하여 행하는 소자를 설명하는 설명도,
도 10은 플레쉬 메모리의 일구성예를 도시한 블럭도,
도 11은 SRAM의 일구성예를 도시한 블럭도,
도 12는 DRAM의 일구성예를 도시한 블럭도,
도 13은 본 발명의 일실시예에 의한 메모리 모듈의 타이밍챠트의 일례,
도 14는 도 1에서의 CHIP2의 일구성예를 도시한 블럭도,
도 15는 본 발명의 일실시예에 의한 DRAM를 이용한 비동기 SRAM 인터페이스 방식의 대용량 메모리의 실시예,
도 16a 및 16b는 본 발명의 일실시예에 의한 메모리 모듈의 실장형태의 일례,
도 17a 및 17b는 본 발명의 일실시예에 의한 메모리 모듈의 실장형태의 일례,
도 18a 및 18b는 본 발명의 일실시예에 의한 메모리 모듈의 실장형태의 일례,
도 19a 및 19b는 본 발명의 일실시예에 의한 메모리 모듈의 실장형태의 일례,
도 20a 및 20b는 본 발명의 일실시예에 의한 메모리 모듈의 실장형태의 일례,
도 21a 및 21b는 본 발명의 일실시예에 의한 메모리 모듈의 실장형태의 일례,
도 22a 및 22b는 본 발명의 일실시예에 의한 메모리 모듈의 실장형태의 일례,
도 23a 및 23b는 본 발명의 일실시예에 의한 메모리 모듈의 실장형태의 일례이다.
본 발명의 일측면에 의하면, 플레쉬 메모리와, 스태틱 랜덤 액세스 메모리(static random access memory)(SDRAM)와, 복수의 메모리 뱅크(memory bank)로 구성된다. 클럭에 동기한 커멘드에 의해 독출(讀出)/서입(書)을 행하는 다이나믹 랜덤 액세스 메모리(dynamic access memory)(DRAM)를 1개의 봉지체(封止體)에 실장하고, 봉지체에 반도체 칩과의 배선을 행하기 위한 전극과, 봉지체와 봉지체 외부와의 접속을 행하기 위한 전극을 설치한다.
이 경우에, 반도체 장치 밖에서 DRAM의 리플레쉬를 은폐(隱蔽)하기 때문에, 2개 이상의 뱅크를 1 칩에 포함하는 DRAM에 메모리 컨트롤러를 접속하여 DRAM으로의 메모리 액세스를 제어시킨다. 상기 메모리 컨트롤러에 의해 제 1 기간에 메모리 액세스가 행해지는 경우에는 제 1 뱅크로 액세스를 행하고, 제 2 기간에 메모리 액세스가 행해지는 경우에는 제 2 뱅크로 액세스를 행하는 것이 좋다.
더욱이, 복수의 메모리 뱅크로 구성되는, 클럭에 동기한 커맨드에 의해 독출(讀出)/서입(書)을 행하는 다이나믹 랜덤 액세스 메모리(DRAM)를 사용하여, 복수의 메모리 뱅크를 동일한 메모리 용량을 가진 제 1 메모리 블럭과 제 2 메모리 블럭으로 나누어 할당하고, 메모리로의 액세스를 제 1 기간과 제 2 기간이 교대로행한다. 상기 제 1 기간에서는, 상기 DRAM에 대한 독출(讀出)/서입(書) 커멘드는 상기 제 1 메모리 블럭에 대하여 실행하고, 상기 제 2 메모리 블럭은 리플레쉬를 우선하여 실행한다. 또, 상기 제 2 기간에 있어서, 상기 DRAM에 대한 독출(讀出)/서입(書) 커멘드는 상기 제 2 메모리 블럭에 대하여 실행함과 동시에, 상기 제 1 메모리 블럭은 리플레쉬를 우선하여 실행하는 것이 좋다.
이하, 본 발명의 실시예를 도면을 참조하여 상세하게 설명한다. 실시예의 각 블럭을 구성하는 회로소자는, 특히 제한되지는 않지만, 공지의 CMOS(상보형 MOS 트랜지스터) 등의 집적회로기술에 의해, 단결정 실리콘과 같은 1개의 반도체 기판 상에 형성된다.
<실시예 1>
도 1은 본 발명의 일실시예에 의한 반도체 집적 회로 장치의 일례인 메모리 모듈의 제 1 실시예를 나타낸 것이다. 본 메모리 모듈은 3개의 칩에 의해 구성되어 있다. 이하에 각각의 칩에 대해 설명한다.
먼저, CHIP1(FLASH)은 불휘발성 메모리이다. 불휘발성 메모리에는 ROM(Read Only Memory), EEPROM(Eletrically Erasable and Programmable ROM), 플레쉬 메모리 등을 이용하는 것이 가능하다. 본 실시예에서는 플레쉬 메모리를 예로 설명한다. CHIP2(SRAM+CTL_LOGIC)에는 스태틱 랜덤 액세스 메모리(SRAM)와 제어 회로(CTL_LOGIC)가 집적되어 있다. 제어 회로는 CHIP2에 집적된 SRAM과 CHIP3의 제어를 행한다. CHIP3(DRAM)은 다이나믹 랜덤 액세스 메모리(DRAM)이다. DRAM은 내부구성이나 인터페이스의 차이에 따라 EDO, SDRAM, DDR 등 여러가지 종류가 있다. 본메모리 모듈에는 어느 DRAM으로도 사용가능하지만, 본 실시예에서는 SDRAM을 예로 설명한다.
이 메모리 모듈에서는 외부에서 어드레스(A0~A20)와 커멘드 신호(S-/CE1,S-CE2, S-/OE, S-/WE, S-/LB, S-/UB, F-/WE, F-/RP, F-/WP, F-RDY/BUSY, F-/CE, F-/OE)가 입력된다. 전원은 S-VCC, S-VSS, F-VCC, F-VSS, L-VCC, L-VSS를 통하여 공급되고, 데이터의 입출력에는 I/00~I/015가 이용되어 진다. 어드레스 신호선 및 데이터 입출력선은 CHIP1(FLASH)과 CHIP2(SRAM+CTL_LOGIC)에 공통으로 접속되어 진다. CHIP2는 CHIP3의 동작에 필요한 클럭(D-CLK), 어드레스(D-A0~D-A13), 커멘드(D-CKE, D-/CS, D-/RAS, D-/CAS, D-/WE, D-DQMU/DQML), DRAM용 데이터(D-DQ0~D-DQ15), 전원(D-VCC, D-VSS, D-VCCQ, D-VSSQ)을 공급한다. 이 메모리 모듈과 외부와의 입출력 노드(node)는 DRAM의 인터페이스를 위한 신호단자는 직접적으로는 보이지 않게 하고 있다는 것이 특징의 하나이다. 따라서, 후의 실시예의 도 16 등에서 본 발명의 BGA(Ball Grid Array)형 패키지에 관하여 설명하겠지만, 이 패키지에서 외부단자로 이용되는 단자에는, DRAM을 제어하기 위한 신호단자는 통상 설치되지 않는다. 이것에 의해, DRAM의 존재가 외부에서 은폐되고 기억용량이 증대되는 매리트를 누릴수 있게 된다. 사용자는 DRAM의 리플레쉬를 배려할 필요는 없다. 다만, BGA형 패키지의 신호단자수가 상당히 많이 여유가 있는 경우에는, 주로 제조업자의 제조시의 테스트의 목적을 위해 DRAM의 제어단자를 병렬하여 외부에 인출하여도 좋다. 이렇게 함으로써, 제조업자는 불량해소 등이 신속하게 행해지게 된다. 물론 이 기능은 통상은 사용자에게는 개방되지 않는다.
여기에서 각 커멘드 신호에 관해 간략하게 설명한다. CHIP2에 입력되는 S-/CE1, S-CE2는 칩 인에이블(chip enable) 신호, S-/OE는 아웃풋 인에이블(output enable) 신호, S-/WE는 라이트 인에이블(write enable) 신호, S-/LB는 로우어 바이트(lower byte) 선택 신호, S-/UB는 업퍼 바이트(upper byte) 선택 신호이다. CHIP1에 입력되는 F-/WE는 라이트 인에이블 신호, F-/RP는 리셋/딥 파워 다운(reset/deep power down) 신호, F-/WP는 라이트 프로텍트(write protect) 신호, F-RDY/BUSY는 레디/비지 아웃풋(ready/deep output) 신호, F-/CE는 칩 인에이블 신호, F-/OE는 아웃풋 인에이블 신호로 플레쉬 메모리의 제어에 사용된다.
본 메모리 모듈은 공통된 어드레스선(A0~A20), 데이터 입출력선(I/00~I/015)을 사용하여 플레쉬 메모리, SRAM, DRAM으로 액세스하는 것이 가능하다.
플레쉬 메모리(CHIP1)로 액세스하는 경우는 어드레스선(A0~A20) 외에, 커멘드 신호(F-/WE, F-/RP, F-/WP, F-RDY/BUSY, F-/CE, F-/OE) 중에 필요한 신호를 액티브로 한다. SRAM(CHIP2) 또는 DRAM(CHIP3)으로 액세스하는 경우는 어드레스선(A0~A20) 외에, 커멘드 신호(S-/CE1, S-CE2, S-/OE, S-/WE, S-/LB, S-/UB) 중에 필요한 신호를 액티브로 한다. 어느쪽의 액세스도 소위 SRAM 인터페이스 방식에 의해 행해진다.
SRAM으로의 액세스와 DRAM으로의 액세스는 입력되는 어드레스의 값에 의해 구별된다. 입력된 어드레스의 값에 의해 제어 회로(CTL_LOGIC)가 액세스 우선을 판정한다. SRAM으로의 액세스로 되는 어드레스의 범위와 DRAM으로의 액세스로 되는 어드레스의 범위는 제어 회로(CTL_LOGIC)에 설치된 레지스터에 미리 값을 설정해놓은 것에 의해 결정된다.
DRAM으로 액세스하는 경우에는 DRAM으로의 액세스에 필요한 어드레스 신호나 커멘드 신호류를 제어 회로(CTL_LOGIC)가 생성하고, DRAM으로의 액세스를 행한다. 리드 액세스(read access)의 경우에는 DRAM으로부터의 독출(讀出) 데이터는 DRAM용 데이터 I/O(D-DQ0~D-DQ15)에서 일단 제어 회로(CTL_LOGIC)에 독출(讀出)되고, 그 후 메모리 모듈의 데이터 입출력선(I/O0~I/O15)으로 출력된다. 라이트 액세스(write access)의 경우는 서입(書)될 데이터는 메모리 모듈의 데이터 입출력선(I/O0~I/O15)으로부터 입력되고, 그 후 DRAM용 데이터 I/O(D-DQ0~D-DQ15)를 통하여 DRAM에 입력된다.
DRAM으로의 전원은 L-VCC, L-VSS에서 공급되고, 제어 회로(CTL_LOGIC)를 통하여 D-VCC, D-VSS, D-VCCQ, D-VSSQ로 접속된다. DRAM으로의 전원공급은 커멘드 신호(PS)에 의해 제어되고, 필요에 따라 절단하는 것이 가능하다. 절단한 DRAM의 전원을 재투입하는 경우에는 DRAM의 초기화를 행할 필요가 있다. DRAM의 초기화에 필요한 신호생성이나 타이밍 제어는 제어 회로(CTL_LOGIC)가 행한다.
또, DRAM의 리플레쉬를 행하는 경우에는 제어 회로(CTL_LOGIC)가 정기적으로 리플레쉬 커멘드를 투입하여 행하는 것이 가능하다. 일반적으로 DRAM의 리플레쉬 특성은 고온시에 악화되지만, 제어 회로(CTL_LOGIC)에 온도계를 설치하여 고온시에 리플레쉬 커멘드의 투입간격을 좁게 하는 것에 의해 DRAM을 보다 넓은 온도범위에서 사용하는 것이 가능하다. 반대로 저온시에는 리플레쉬 커멘드의 투입간격을 넓게 하여, 데이터 보존에 필요한 전력을 저감하는 것이 가능하다.
더욱이, 제어 회로(CTL_LOGIC)에 의해 1개의 데이터를 DRAM의 다른 2개소의 어드레스에 보존시킨 후, 리플레쉬를 행하는 타이밍을 조정하는 것에 의해 메모리 모듈 외부에서는 리플레쉬 동작에 의해 액세스에 제한이 생기지 않도록 리플레쉬를 은폐한다.
이상 설명한 실시예에 의하면, SRAM 인터페이스 방식을 답습(踏襲)하면서 저렴한 범용 DRAM을 사용한 대용량 메모리 모듈이 실현될 수 있다. 본 발명에 의한 메모리 모듈에서는 DRAM이 사용되고 있지만 DRAM에 필요한 리플레쉬는 모듈 내부에서 실행되기 때문에 SRAM과 동일하게 리플레쉬를 고려하지 않고 사용하는 것이 가능하다. 또, 모듈 내부에서 실행되는 리플레쉬의 간격을 온도에 따라 변경하는 것에 의해 DRAM의 사용온도범위를 넓히는 것과 데이터 보존에 필요한 전력을 저감하는 것이 가능하게 되고, 사용온도범위가 넓은 대용량 메모리 모듈이 실현될 수 있다.
더욱이, DRAM에 있어서 데이터 보존의 이중화와 리플레쉬를 행하는 타이밍을 조정하는 것에 의해 DRAM의 리플레쉬를 메모리 모듈 외부에서 은폐하는 것이 가능하기 때문에, 본 메모리 모듈에 액세스하는 경우에 리플레쉬를 고려하여 타이밍을 조정할 필요가 없다. 따라서, 종래의 SRAM만을 이용한 메모리 모듈과 동일하게 사용하는 것이 가능하기 때문에, 종래 시스템을 변경하지 않고 대용량 메모리 모듈을 사용하는 것이 가능하다.
본 발명의 다른 목적은 데이터 보존 전류가 적은 메모리 모듈을 실현하는 것이다. 이 목적을 위해서는 DRAM으로 공급하는 전원을 절단하고, SRAM에 기억된 데이터만을 보존하면 된다. 보존해야 할 데이터만을 SRAM에 기억하고, 보존할 필요가 없는 데이터가 기억된 메모리로의 전원공급을 정지하는 것에 의해 최소한의 데이터 보존전류로 필요한 데이터만을 보존하는 것이 가능하다.
도 2는 CHIP2(SRAM+CTL_LOGIC)를 나타낸 것이다. CHIP2(SRAM+CTL_LOGIC)는 SRAM과 제어 회로(CTL_LOGIC)로 구성되어 있고, 집적된 SRAM은 종래부터 일반적으로 사용되고 있는 비동기 SRAM이다. 제어 회로(CTL_LOGIC)는 CHIP2의 SRAM 이외의 부분으로, 도 2에서는 파선으로 둘러쌓인 영역으로서 표시되어 있고, AS,MMU, ATD, DTD, FIFO, R/W BUFFER, A_CONT, INT, TMP, RC, PM, CLK_GEN, COM_GEN에 의해 구성된다.
외부에서 어드레스가 입력되면 메모리 매니지먼트 유닛(MMU:Memory Management Unit)은 설정된 값에 따라 입력된 어드레스를 변환하고, 액세스를 행하는 메모리를 선택한다. SRAM이 선택된 경우에는 액세스 스위치(AS:Access Switch)에 의해 SRAM으로 커멘드 신호가 보내지고, SRAM으로의 액세스가 행해진다. 어드레스 트랜지션 디텍터(address transition detector) 회로(ATD)는 어드레스 신호와 커멘드 신호의 변화를 검출하여 펄스를 출력한다. 데이터 트랜지션 디텍터(data trasition detector) 회로(DTD)는 데이터 신호와 커멘드 신호의 변화를 검출하여 펄스를 출력한다. R/W BUFFER는 DRAM의 독출, 서입을 위해 데이터를 일시적으로 보존한다. 퍼스트인 퍼스트아웃(first-in first-out) 메모리(FIFO)는 선입력 선출력의 버퍼회로로 DRAM으로 서입될 데이터와 그 어드레스를 일시적으로 보존한다. 초기화 회로(INT)는 DRAM으로의 전원공급 개시시에 DRAM의 초기화를 행한다. 온도계측 모듈(TMP)은 온도를 검출하여, 검출된 온도에 대응한 신호를 RC와 A_COM에 출력한다. RC는 리플레쉬 카운터(reflash counter)이고, DRAM의 리플레쉬 간격에 맞추어 리플레쉬를 행하는 어드레스를 생성한다. 또, 온도 계측 모듈(TMP)의 출력신호에 따라 온도에 대응한 리플레쉬 간격의 변경을 행한다. 파워 모듈(power module)(PM)은 CHIP2의 제어 회로(CTL_LOGIC)와 DRAM으로의 전원공급 및 전원의 제어를 행한다. 클럭 제너레이터(clock generator)(CLK_GEN)는 클럭을 생성하고, DRAM과 제어 회로(CTL_LOGIC)로 공급한다. 커멘드 제어레이터(COM_GEN)는 DRAM으로의 액세스에 필요한 커멘드를 생성한다. 액세스 컨트롤러(A_CONT)는 CHIP2(SRAM+CTL_LOGIC) 전체 동작의 제어와, DRAM으로 액세스를 행하기 위한 어드레스를 발생한다.
CHIP2(SRAM+CTL_LOGIC)로 메모리 액세스를 행함에는 종래부터 일반적으로 사용되고 있는 비동기 SRAM 방식으로 인터페이스한다. 외부에서 어드레스(A0~A21)가 CHIP2(SRAM+CTL_LOGIC)에 입력되면, 먼저 MMU에 의해 어드레스의 값이 변환된다. 변환의 패턴은 미리 MMU 내부의 레지스터에 입력한 값에 따라 결정된다. 변환된 어드레스에 의해 액세스 우선이 SRAM인지 DRAM인지가 결정된다.
SRAM으로 액세스가 행해지는 경우에는 MMU는 변환된 어드레스를 SRAM으로 보냄과 동시에, 액세스 스위치(AS)에 커멘드 전송을 지시한다. 액세스 스위치(AS)는 커멘드를 SRAM으로 전송하고, SRAM으로의 액세스가 개시된다. 이 후의 동작은 소위 비동기 SRAM으로의 액세스가 행해진다.
DRAM으로 리드 액세스(read access)를 행하는 경우에 대하여 제어 회로의 각블럭의 동작을 이하에서 설명한다. 먼저, 외부에서 입력되어 MMU에 의해 변환된 어드레스와 ATD에서 검지(檢知)된 커멘드가 A_COMT로 보내진다. A_COMT는 보내진 어드레스와 커멘드로부터 DRAM으로의 액세서의 실행을 판단하고, COM_GEN에 DRAM으로의 커멘드 발행을 지시한다. 또, A_COMT는 MMU에서 수취(受取)한 어드레스를 DRAM용으로 변환하여 DRAM으로 출력한다. COM_GEN은 CLK_GEN이 생성한 클럭에 동기하여 DRAM에 커멘드를 발행한다. 커멘드와 어드레스를 수취한 DRAM은 데이터를 출력하고, 출력된 데이터는 R/W BUFFER를 통해 I/O0~I/O15로 전송되어 리드 액세스가 종료한다.
DRAM으로 라이트 액세스(write access)를 행하는 경우는, 외부에서 입력되는 MMU에 의해 변환된 어드레스와 ATD로 검지된 커멘드 및 DTD로 검지된 커멘드와 데이터가 A_CONT에 보내진다. A-CONT는 보내진 어드레스와 커멘드에서 DRAM으로의 액세스의 실행을 판단하고, COM_GEN에 DRAM으로의 커멘드 발행을 지시한다. 또, A_COMT와 MMU에서 수취한 어드레스를 DRAM용으로 변환하여 DRAM으로 출력한다. COM_GEN은 CLK_GEN이 생성한 클럭에 동기하여 DRAM에 커멘드를 발행한다. 서입될 데이터는 I/O0~I/O15로부터 입력되어 R/W BUFFER에 일단 보존된 후, DRAM에 보내져 서입(書)이 행해진다. 이 외에, 이와 같이 서입이 행해진 데이터와 어드레스는 FIFO에도 보존되고, 후에 DRAM의 다른 뱅크에도 서입이 행해진다.
DRAM으로 공급되는 전원은 파워 모듈(PM)에 의해 제어된다. 메모리 모듈이 실장된 기기는 동작상태에 따라 소비전류를 삭감하고자 하는 경우가 있다. 그와 같은 경우에는 파워 모듈은, 예컨대 커멘드 신호(PS)에 따라 리플레쉬 카운터가 행하는 리플레쉬를 정지시켜서 DRAM의 리플레쉬에 필요한 전력을 삭감하는 것이 가능하다. 더욱더 소비전력을 삭감하고자 하는 경우에는, 메모리 모듈 내부에 있어서 DRAM으로 공급하는 전원을 절단하면 좋다. 이 경우에는 파워 모듈은 기기가 출력하는 커멘드 신호(PS)에 따라서 DRAM으로 공급되는 D-VCC로의 전력공급을 정지한다.
나아가, 더욱더 소비전력을 삭감하고자 하는 경우는 파워 모듈이 커멘드 신호(PS)에 따라서 CHIP2(SRAM+CTL_LOGIC) 중 DRAM으로의 메모리 액세스에 관여하는 부분으로의 전원공급을 정지하면 좋다. 이 상태로는 예컨대 CHIP2(SRAM+CTL_LOGIC)내의 SRAM 외에는 MMU와 AS만 전원을 접속하여 동작상태로 하여, SRAM으로의 액세스만을 실행하는 모드로 하는 것이 가능하다.
더욱이, 커멘드(PS)에 따라 SRAM의 데이터 보존만을 행하는 동작상태로 하는 것도 가능하다. 이와 같은 경우에는 SRAM으로 접속되는 전원(S-VCC, S-VSS) 이외를 절단하고, 메모리로의 액세스는 금지된다. 이 상태에서 메모리 모듈은 SRAM에 기억된 데이터의 보존을 행한다.
일단 전원공급을 정지하여 동작을 정지한 DRAM을 재동작시키기 위해서는 전원공급의 재개 외에, DRAM의 초기화를 행할 필요가 있다. 초기화 방법은 일반적인 것이지만, 본 메모리 모듈에서는 이니셜 회로(initializing circuit)(INT)가 초기화의 순서를 액세스 컨트롤러(A_CONT)에 지시하여 초기화가 실행된다.
또, DRAM의 리플레쉬를 정지한 경우에도 DRAM을 재동작시키기 위해서는 DRAM의 초기화가 필요한데, 역시 이니셜 회로(INT)가 초기화의 순서를 액세스 컨트롤러(A_CONT)에 지시하여 초기화가 실행된다.
리플레쉬 카운터(RC)는 DRAM의 리플레쉬 간격에 따라 리플레쉬용 어드레스를 출력하고, 액세스 컨트롤러에 리플레쉬의 실행을 요구한다. 액세스 컨트롤러는 리플레쉬 카운터의 요구에 따라, 외부에서 행해지는 DRAM으로의 액세스와 조정을 취하면서 리플레쉬 커멘드를 발행하고, DRAM의 리플레쉬를 행한다.
메모리 모듈을 고온에서 사용하는 경우에는 DRAM의 리플레쉬 간격을 짧게 하여 빈번하게 리플레쉬를 행하는 것이 필요하게 된다. 이와 같은 경우에는 온도 계측 모듈(TMP)이 온도를 검출하여 리플레쉬 카운터와 액세스 컨트롤러에 통지한다. 고온으로 되면 리플레쉬 카운터는 리플레쉬 간격을 짧게 변경하여 리플레쉬용 어드레스를 출력한다.
DRAM의 동작에 필요한 클럭(D-CLOCK)은 클럭 제너레이터(CLK-GEN)에서 생성된다. 클럭 제너레이터는 DRAM 외에, 제어 회로 내의 각 블럭에 클럭을 공급한다. DRAM이 클럭에 동기하여 동작하는 경우는 커멘드 제너레이터(COM_GEN)의 커멘드 발행은 클럭에 동기하여 행해진다.
DRAM의 리플레쉬를 정지하는 것에 의해 소비전력을 삭감하는 것이 가능하다. DRAM의 전원을 차단하고 SRAM에만 액세스을 행한 경우에는 소기억용량이면서 보다 저전력으로 동작을 행하는 것이 가능하다. 이 경우에는 나아가 DRAM으로의 액세스에 필요한 제어 회로로의 전원공급도 정지하여, 보다 저전력으로 동작시키는 것도 가능하다. 나아가 SRAM에만 전력을 공급하여 SRAM에 기억된 데이터만을 보존하는 것에 의해 보다 저소비전력인 데이터 보존 모드가 실현될 수 있다. DRAM에 전원을 재투입하는 경우에도 DRAM의 초기화를 제어 회로에 의해 행하기 때문에, 외부에서모듈에 대하여 초기화를 위한 수속을 실행할 필요는 없다. 이로써 간단하고 쉽게 소비전력을 삭감하는 메모리 모듈이 실현가능하다.
도 3a 및 3b는 MMU에 의해 변환되는 메모리 맵의 일례를 나타낸 것이다. 본 실시예에서는 특히 한정되지 않지만, 불휘발 메모리의 기억영역이 32Mb, SRAM에 의한 데이터 보존영역이 2Mb, DRAM의 기억영역이 32Mb인 메모리 모듈을 예로 설명한다. 외부에서 입력된 어드레스(A0~A20)는 플레쉬 메모리(CHIP1)와 CHIP2에서 공용되고 있다. 액세스 우선의 선택에는 칩 선택을 위한 신호(S-CS, F-CS)를 사용한다. F-CS가 액티브로 된 경우는 CHIP1이 선택되어 액세스가 행해지고, S-CS가 액세스로 된 경우는 CHIP2가 선택되어 액세스가 행해진다. F-CS는 CHIP1의 액세스에 사용하는 커멘드 신호(F-/WE, F-/FP, F-/WP, F-RDY/BUSY, F-/CE, F-/OE)의 총칭이고, S-CS는 CHIP2의 액세스에 사용하는 커멘드 신호(S-/CE1, S-/CE2, S-/OE, S-/WE, S-/LB)의 총칭이다. 액세스 우선에 CHIP2가 선택된 경우는 MMU가 어드레스에 따라 액세스하는 메모리를 선택한다.
도 3a에 나타낸 메모리 맵의 예에서는 어드레스 공간의 일부에 집중하여 SRAM 영역이 설정되어 있다. SRAM의 어드레스 공간은 DRAM의 어드레스 공간에 겹쳐져 있고, 겹쳐진 어드레스 공간으로의 액세스는 SRAM에 대하여 행해진다. 같은 어드레스 공간에 있는 DRAM은 섀도우 영역(shadow area)으로 되어 액세스가 행해지지 않는다.
이것에 대하여, 도 3b에 표시된 메모리 맵의 예에서는 복수의 어드레스 공간에 분산하여 SRAM 영역이 설정되어 있다. 역시 SRAM의 어드레스 공간은 DRAM의 어드레스 공간에 겹쳐져 있고, 겹쳐진 어드레스 공간으로의 액세스는 SRAM에 대하여 행해진다. 이 예에서는 SRAM 영역이 512Kb 단위로 설정되어 있지만, 이것은 FLASH 메모리의 서입소거단위에 맞추어 놓고, 어드레스 공간의 관리단위를 FLASH 메모리와 맞추어 놓는 것에 의해 OS나 프로그램에 의해 취급하기 쉽게 하기 위함이다.
이와 같이 MMU는 지정한 어드레스 공간에 SRAM 영역이나 DRAM 영역을 할당하는 것이 가능하다. 특히, 데이터 보존전류를 적게하고자 하는 경우에는 보존하고자하는 데이터를 격납하는 어드레스 공간을 SRAM 영역에 할당하고, DRAM으로의 전원공급을 정지하면 좋다. 이 방법에 의해 데이터 보존전류가 적은 메모리 모듈을 실현하는 것이 가능하다.
도 4a 및 4b는 MMU에 의해 변환되는 메모리 맵의 다른 일례를 나타낸 것이다.
도 4a에 나타낸 메모리 맵의 예에서는 어드레스 공간의 일부에 집중하여 SRAM 영역이 설정되어 있다. 도 3a에 나타낸 메모리 맵의 예와의 차이는 SRAM의 어드레스 공간과 DRAM의 어드레스 공간에 중첩되어져 있지 않다는 것이다. DRAM에 섀도우 영역이 발생하지 않기 때문에 DRAM의 메모리 공간을 유효하게 이용하는 것이 가능하다. 도 4b도 마찬가지로 도 3b에 나타난 메모리 맵의 예와는 SRAM의 어드레스 공간과 DRAM의 어드레스 공간에 겹쳐짐이 없다. DRAM에 섀도우 영역이 발생하지 않기 때문에 DRAM의 메모리 공간을 유효하게 이용하는 것이 가능하다. 도 4a, 도 4b에 나타낸 메모리 맵을 행하면 어드레스 공간이 2Mb정도 증가한다. 이것에 대응하여는 어드레스선(A21)을 추가하면 좋다. 이와 같이 도 4a, 도 4b에 나타낸 메모리 맵에서는 DRAM의 기억영역을 보다 유효하게 사용하는 것이 가능하다.
도 5는 ATD회로의 구성예와 동작파형을 나타낸 것이다. 어드레스 트랜지션 디텍션(address transition detection) 회로(ATD)는 어드레스 신호선의 값이 변화한 것을 검지(檢知)하여 펄스를 발생하는 것이다. 회로 도면에서 사용되고 있는 D1, D2의 기호는 각각 지연(遲延)을 발생하기 위한 딜레이 소자(delay element)를 나타내고 있다. ATD는 어드레스선(A0~AN)에 변화가 생기면 딜레이 소자(D1)와 딜레이 소자(D2)에 의한 지연을 더하여 합한 폭의 펄스(/øA0~/øAN)를 출력한다. 게다가 각각의 어드레스선의 동작들 모양을 감안하여, 이들의 펄스를 더하여 합한 신호(/øATD)를 생성하는 것에 의해 어드레스선에 나타난 어드레스값이 변화한 것이 검지된다. 도 2에 나타나 있는 바와 같이, ATD에는 어드레스선으로뿐만 아니라 커멘드 신호도 접속하여 새로운 커멘드가 입력된 것을 검출한다. 데이터 트랜지션 디텍션(data transition detection)회로(DTD)의 구성은 ATD와 같다. DTD는 데이터선과 서입(書)을 위한 커멘드 신호의 변화를 검출하여 서입용 데이터와 서입 커멘드를 인식한다.
이와 같이, ATD와 DTD에 의해 비동기로 변화하는 SRAM 인터페이스 신호를 검출하여 메모리 모듈의 동작을 개시한다. 이것들의 회로에 의해 비동기 SRAM 인터페이스에 의해 동작하는 메모리 모듈이 실현될 수 있다. 비동기로 변화하는 신호를 펄스화하고 클럭에 동기화하여 검지하기 때문에, 메모리 모듈 내부에서 동기식의 동작을 하는 메모리 디바이스를 사용하는 것도 가능하다.
도 6a 및 6b는 DRAM의 리플레쉬를 은폐하는 것을 목적으로 DRAM을 시간분할하여 동작시키는 모양을 나타내었다. 여기에서는 1칩이 4개의 뱅크로 구성되어 있는 DRAM을 예로 설명한다. 4개의 뱅크(BANK-A0, BANK-A1, BANK-B0, BANK-B1)를 BANK-A0, BANK-A1과 BANK-B0, BANK-B1의 2개의 조(組)로 나누고 2개의 조는 같은 어드레스 공간에 맵핑(mapping)한다. 다시 말해, 1개의 어드레스로 지정된 메모리셀이 2개의 조로 각각 존재하고, 데이터가 2배 용장(冗長)에 기억되고 있다.
도 6a에는 DRAM의 통상 사용온도범위인 75℃이하에서의 동작을 나타내었다. 통상 DRAM의 메모리 셀은 64ms에 1회 리플레쉬를 행할 필요가 있지만, 그 64ms를 8ms마다 8기간으로 분할하여 BANK-A0, A1의 조(組)와 BANK-B0, B1의 조(組)로 교대로 동작시킨다. 도면에서 WORK로 표시된 WORK기간은 그 뱅크의 조가 동작하는 기간을 나타내고 있고, 최초의 WORK기간 중에는 BANK-A0, A1의 조가 동작하고 있다.
DRAM으로의 리드 액세스(read access)가 행해진 경우에는 WORK기간 중인 BANK-A0, A1의 조에서 독출이 행해진다. 라이트 액세스(write access)가 행해진 경우는 WORK기간 중에 BANK-A0, A1의 조로 서입(書)이 행해지는 외에, 서입될 데이터와 어드레스가 FIFO에 일시 보관된다. 보관된 데이터는 기간(T2)에서 BANK-B0, B1의 조에도 서입된다. 기간(T2)에 대해서는 후술한다. BANK-A0, A1이 WORK기간 중에는 BANK-B0, B1은 REF기간이다. REF기간 중에 BANK-B0, B1의 조의 뱅크의 절반의 영역에 리플레쉬가 행해진다. REF기간은 연속하여 리플레쉬를 행하는 T1기간과 REF기간 중에 행해진 서입을 FIFO로부터 되돌려 쓰는 T2기간에 할당된다.
리플레쉬에 요하는 시간을 1회당 70ns로 하면 리플레쉬에 필요한 시간은 70ns×2048회로 0.144ms로 된다. 따라서 T2기간은 7.856ns(8ms-0.144ms)로 된다.여기서, 메모리 모듈에는 75ns에 1회 액세스가 행해지는 것으로 가정한다. REF기간 중에 행해진 액세스가 전부 라이트 액세스(write access)라고 하면 그 최장회수는 106667회(8ms/75ns)이다. 이것을 DRAM에 서입(書)하는 데에 필요한 시간은 7.47ms(106667회×70ns)로서, T2기간(7.856ms)이하이기 때문에 REF기간 중에 행해지는 라이트 액세스는 T1기간에서 리플레쉬를 행하여도 T2기간 내에 전부 되돌려 쓰는 것이 가능하다.
또, 리플레쉬는 REF기간 중의 2개의 뱅크에서 동시에 실행하는 것도 가능하다. 이 경우에는 T1기간에 1개의 뱅크에서 실행되는 리플레쉬의 횟수는 절반인 1024회로 되어서 T1기간을 절반으로 단축할 수 있다. T1기간이 단축되면 FIFO의 기억용량을 감소할 수 있는 외에, 외부에서 액세스되는 간격을 보다 짧게하여 고속의 메모리가 실현가능하다.
도 6b는 DRAM의 리플레쉬 간격을 절반으로 한 경우에 대하여 나타내었다. 일반적으로 DRAM의 리플레쉬 특성은 고온시에 악화된다. 따라서, 예컨대 75℃이상의 고온시에는 도시된 바와 같이 리플레쉬 간격을 짧게 하는 것에 의해 데이터를 보존하는 것이 가능하다. 본 실시예에서는 온도검출회로(TMP)에 의해 온도를 검출하고, 리플레쉬 카운터와 어드레스 제어 회로(A_COMT)에 의해 리플레쉬 간격을 변경한다.
이 예에서는 64ms의 리플레쉬 간격을 절반인 32ms로 단축하고 있고, 1회의 WORK기간과 REF기간은 각각 4ms이다. 여기에서도 마찬가지로, REF기간 중에 행해진 액세스가 전부 라이트 액세스(write access)라고 하면, 그 최대횟수는 53334회(4ms/75ns)이다. 이것을 DRAM에 서입하는 데에 필요한 시간은 3.74ms(53334회×70ns)로서, T2기간(3.856ms) 이하이기 때문에 REF기간 중에 행해지는 라이트 액세스는 T1기간에서 리플레쉬를 행하여도 T2기간 내에 전부 되돌려 쓰는 것이 가능하다.
이와 같이 하여 DRAM의 리플레쉬를 은폐하는 것이 가능하다. 본 실시예에 의해 범용의 DRAM을 사용하면서 그 리플레쉬를 은폐하여 비동기 SRAM과 동일하게 취급하는 것이 가능하기 때문에, 비동기 SRAM 인터페이스로서 액세스가능한 대용량 메모리 모듈을 실현하는 것이 가능하다. 또, 고온시에도 DRAM을 사용하는 경우에는 본 실시예와 같이 리플레쉬 간격을 단축시키는 것만으로 간단하게 실현하는 것이 가능하다. 한편, 저온시에는 리플레쉬 간격을 넓혀서 데이터 보존에 필요한 전력을 저감하는 것이 가능하다. 본 실시예에서는 DRAM의 동작단위를 2뱅크마다로 했지만, 메모리 모듈이나 메모리 칩의 구성에 따라 변경하여도 좋다. 또, 리플레쉬 간격인 64ms를 8개의 기간으로 분할하여 WORK기간과 REF기간으로 하였지만, 더욱 세밀하게 분할하면 데이터와 어드레스를 보존하는 FIFO의 기억용량을 적게하는 것이 가능하다. 반대로 크게 분할하면 WORK기간과 REF기간의 절환횟수를 감소시키기 때문에, 절환에 수반하는 제어 회로가 간단하게 구성될 수 있다.
도 7은 CHIP3(DRAM)으로의 액세스를 설명하는 플로우챠트이다. 1 단계에서는 어드레스가 입력되어 동작이 개시한다. 2 단계에서는 커멘드에서 액세스의 종류가 판정된다. 이 후의 동작은 액세스의 종류에 따라 다르다. 액세스가 독출(讀出)인 경우는 3 단계로 진행한다. 3 단계에서는 WORK기간 중의 뱅크에서 데이터가 독출되어 동작이 종료한다. 액세스가 서입인 경우는 4 단계 및 5 단계로 진행한다. 4 단계에서는 WORK기간 중의 뱅크에 서입이 행해진다. 한편, 5 단계에서는 서입될 데이터와 어드레스가 FIFO에 보존된다. 여기서 REF기간 중의 뱅크가 T1기간에서 T2기간으로 이행하면 6 단계로 진행하고, REF기간 중의 뱅크에 FIFO에 보존되어 있던 데이터의 서입을 행한다.
이와 같이 하여, DRAM으로의 읽기와 쓰기를 행하는 것에 의해, 리플레쉬의 영향을 배제하는 것이 가능하기 때문에 대용량 DRAM을 이용하여 비동기 SRAM 인터페이스의 메모리 모듈을 구성하는 것이 가능하다.
도 8은 CHIP3(DRAM)의 REF기간 중의 뱅크의 동작을 설명하는 플로우챠트이다. 1 단계에서 3 단계까지 T1기간, 4 단계에서 6 단계까지는 T2기간이다. 1 단계에서 REF기간이 개시하고, 2 단계에서 집중해서 리플레쉬가 실행된다. 3 단계에서는 리플레쉬 횟수가 관리되고 있고, 결정된 영역의 리플레쉬가 종료하면서 4 단계로 진행하고, FIFO에 축적된 데이터가 뱅크에 서입된다. 5 단계에서 FIFO에 보존된 데이터의 서입이 종료했다고 판단된 경우는 6 단계로 진행하여 라이트 액세스(write access)를 받는 것도 가능하다. 단지, 4 단계의 상태인 채로 FIFO로의 데이터 입력을 기다렸다가 라이트 액세스를 실행하여도 좋다.
이상 설명한 바와 같이, REF기간 중의 뱅크를 동작시키면, 리플레쉬 동작과 라이트 액세스의 실행을 REF기간 내에 양립시키는 것이 가능하다. 이것에 의해 리플레쉬의 영향을 배제하는 것이 가능하기 때문에, 대용량 DRAM을 이용하여 비동기 SRAM 인터페이스의 메모리 모듈을 구성하는 것이 가능하다.
도 9a 및 9b는 DRAM으로의 액세스에 우선순위를 부여한 모양을 나타낸 것이다. 본 발명에서의 DRAM의 동작은 REF기간 중의 뱅크로의 액세스에 우선순위를 부여하여 실행한다고 하는 고안 방법으로 설명할 수 있다.
도 9a는 그 우선순위를 모식적으로 나타낸 것이다. 이 도면에 나타낸 바와 같이, WORK기간 중의 BANK-A0, A1에서는 외부에서의 액세스③만이 행해진다. 이것은 REF기간 중의 BANK-B0, B1에 대하여 우선적으로 실행된다. 한편, REF기간 중의 BANK-B0, B1에서는 리플레쉬①, FIFO에 보존된 데이터의 서입②, 외부에서의 라이트 액세스③가 행해진다. 이들의 실행에는 액세스 제어 회로(A_CONT)에 의해 우선순위가 부여되어 상기 ①,②,③의 우선순위로 실행된다.
도 9b는 이들의 액세스가 우선순위에 따라 실행되는 모양을 나타낸 것이다. 여기서는 BANK-A0, A1이 WORK기간 중에 있게 되고, BANK-B0, B1이 REF기간 중이다. BANK-A0, A1에서는 외부 액세스③만이 실행되고 있다. 한편, BANK-B0, B1은 정확히 T1기간에서 T2기간으로 변해가는 때에, T1기간에서 실행되고 있던 리플레쉬①가 종료하여 T2기간으로 이행하고, FIFO에서 보존되고 있던 데이터의 서입②이 실행되고 있다. 또, 외부 액세스가 75ns로 행해지는 것에 대하여 내부동작은 70ns로 실행되기 때문에, FIFO에서 보존되고 있던 데이터의 처리가 외부 액세스보다 고속으로 진행하고 있다.
이상 설명한 바와 같이, WORK기간 중 및 REF기간 중에 뱅크를 동작시키면, REF기간 중의 뱅크에 리플레쉬 동작과 FIFO에 보존된 데이터의 서입을 실행하면서 WORK기간 중의 뱅크가 외부에서의 액세스를 실행하는 것이 가능하다. 이 동작방법에 의해 리플레쉬의 영향을 배제하는 것이 가능하기 때문에, 대용량 DRAM을 사용하여 비동기 SRAM 인터페이스의 메모리 모듈을 구성하는 것이 가능하다.
도 10은 본 실시예에서의 CHIP1(FLASH)의 구성예이다. X 어드레스 버퍼(X address buffer)(X-ADB), X 디코더(X-DEC), 메모리 어레이(MA), Y 어드레스 버퍼(Y-ADB), Y 디코터(Y-DEC), Y 게이트(칼럼 스위치(column switch)) & 센스 앰프 회로(Y-GATE/SENS AMP.), 상태/ID보존 레지스터(STATUS/ID REG), 멀티플렉서(MULTIPLEXER), 데이터 입출력 버퍼(I/O BUF), 서입 및 소거의 제어 회로인 라이트 스테이트 머신(write state machine)(WSM), 커멘드의 디코더 및 실행을 위한 커멘드 유저 인터페이스(UI)로 구성되어 있다. CHIP1의 동작은 종래부터 일반적으로 사용되고 있는 플레쉬 메모리와 같다. 이 CHIP1(FLASH)에 의해 본 실시예인 메모리 모듈이 구성될 수 있다.
도 11은 본 실시예에서의 SRAM의 구성예를 나타낸 것이다. X 디코더(X-DEC), 메모리 어레이(MA), Y 게이트(Y-GATE), Y 디코더(Y-DEC), 입력데이터 제어 회로(D_CTL), 제어 회로(CONTROL LOGIC)와 각 신호선의 입출력 버퍼로 구성되어 있다. 이 SRAM은 일반적인 소위 비동기 SRAM이다. 이 SRAM에 의해 본 실시예인 메모리 모듈이 구성될 수 있다.
도 12는 본 실시예에서의 DRAM의 구성예를 나타낸 것이다. X 어드레스 버퍼(X-ADB), 리플레쉬 카운터(REF. COUNTER), X 디코더(X-DEC), 메모리 어레이(MA), Y 어드레스 버퍼(Y-ADB), Y 어드레스 카운터(Y-AD COUNTER), Y 디코더(Y-DEC), 메모리 어레이(MA), 센스 앰프 회로 & Y 게이트(컬럼 스위치)(SENS AMP. & I/O BUS), 입력 데이터 버퍼회로(INPUT BUFFER), 출력 데이터버퍼회로(OUTPUT BUFFER), 제어 회로 & 타이밍 발생회로(CONTROL LOGIC & TG)로 구성되어 있다. DRAM은 종래부터 사용되고 있는 범용 SRAM이다. 특히 제한되지는 않지만 구체적으로는 4개의 독립동작가능한 메모리 뱅크를 포함하고, 그들에 대한 어드레스 입력단자 및 데이터 입출력단자는 공통화되어 뱅크마다에 시분할로 이용된다. 이 DRAM에 의해 본 실시예인 메모리 모듈이 구성될 수 있다.
도 13은 본 발명의 일실시예에 의한 메모리 모듈의 동작파형의 일례을 나타낸 것이다. A0~A20, S-/CE1, S-CE2, S-/LB, S-/UB, S-/OE, S-/WE는 메모리 모듈로 입력되는 신호인데, 소위 비동기 SRAM의 인터페이스신호이다. 데이터 입출력 신호(I/O0~I/O15)는 데이터의 입력과 출력을 구분하여 각각 DIN, DOUT으로 나타낸다. MMU, ATD, DTD는 각각 MMU회로, ATD회로, DTD회로의 출력신호를 나타내고 있다. D-CLK는 DRAM으로 공급되는 클럭, D-COM은 DRAM으로 공급되는 커멘드신호의 총칭, D-A0~D-A15는 DRAM의 어드레스선, D-DQ0~D-DQ15는 DRAM의 I/O선이다.
먼저, 최초로 행해지고 있는 리드 액세스(read access)에 대해 설명한다. 어드레스(A0~A20)가 입력되면 MMU회로는 변환한 어드레스를 출력한다. ATD회로는 어드레스(A0~A20)와 커멘드류(S-/CE1, S-CE2, S-/LB, S-/UB, S-/OE, S-/WE)의 변화를 검지하고, 어드레스와 커멘드가 확정되면 펄스를 출력한다. 이 펄스를 계기로 DRAM으로 뱅크 액티브 커멘드(A)가 발행되고, DRAM은 뱅크 액티브 상태로 된다. 다음으로 제어 회로는 S-/OE신호의 발부를 계기로 리드 커멘드(R)를 발행한다. DRAM에서 독출된 데이터는 D-DQ0~D-DQ15로 출력되고, 일단 R/W BUFFER를 통과하고나서 I/O0~I/O15로 출력된다.
다음 사이클(cycle)에서는 라이트 액세스(write access)의 실행예를 나타내었다. 라이트 액세스의 경우도 리드 액세스와 마찬가지로 ATD신호의 발부를 계기로 뱅크 액티브 커멘드(A)가 발행된다. 그 후, DTD회로가 I/O0~I/O15와 커멘드류(S-/CE1, S-CE2, S-/LB, S-/UB, S-/OE, S-/WE)의 변화를 검지하여 펄스를 출력하고, 이 펄스를 계기로 라이트 커멘드가 실행된다. 서입될 데이터는 라이트 액세스의 종료를 나타내는 S-WE의 발부로 확정되기 때문에, 라이트 커멘드는 S-/WE가 발부될 때까지 연속하여 발행된다. 이것은 라이트 사이클 개시 후에 서입될 데이터가 변화한 경우에도 대응하기 위해서다. 도 13에 나타낸 동작예에서는 2회의 라이트 커멘드가 연속하여 발행되고, 그 후 S-/WE신호의 발부에 따라 라이트가 종료하고, 프리차지 커멘드(pre-charge command)가 발행되고 있다.
이상 설명한 실시에예 의하면, SRAM 인터페이스 방식을 답습(踏襲)하면서 저렴한 범용 DRAM을 사용한 대용량 메모리 모듈이 실현가능하다. 본 발명에 의한 제어 회로(CTL_LOGIC)에서는 DRAM이 사용되고 있지만 DRAM에 필요한 리플레쉬는 제어 회로(CTL_LOGIC)에 의해 실행되기 때문에 SRAM과 마찬가지로 리플레쉬를 고려하지 않고 사용하는 것이 가능하다. 더욱이, DRAM에서의 데이터 보존의 이중화와 리플레쉬를 행하는 타이밍을 조정하는 것에 의해 DRAM의 리플레쉬를 메모리 모듈 외부에서 은폐하는 것이 가능하기 때문에, 본 메모리 모듈로 액세스하는 경우에 리플레쉬를 고려하여 타이밍을 조정할 필요는 없다. 따라서 종래의 SRAM만을 사용한 메모리 모듈과 마찬가지로 사용하는 것이 가능하기 때문에, 종래 시스템을 변경하지 않고 대용량 메모리 모듈을 사용하는 것이 가능하다.
<실시예2>
도 14는 본 발명의 일실시예에 의한 메모리 모듈을 구성하는 CHIP2의 다른 실시예를 나타낸 것이다.
본 실시예에서의 CHIP2(CTL_LOGIC)는 제어 회로(CTL_LOGIC)로 구성되어 있는, ATD, DTD, FIFO, R/W BUFFER, A_CONT, INT, TMP, RC, PM, CLK_GEN, COM_GEN에 의해 구성된다. 도 2에 나타낸 CHIP2와는 SRAM, 액세스 스위치(AS), MMU가 내장되어 있지 않다는 점이 다르다. 따라서, 모든 액세스는 DRAM에 대하여 실행된다. 이하에서 그 동작을 설명한다.
어드레스 트랜지션 디텍터 회로(ATD)는 어드레스 신호와 커멘드 신호의 변화를 검출하여 펄스를 출력한다. 데이터 트랜지션 디텍터 회로(DTD)는 데이터 신호와 커멘드 신호의 변화를 검출하여 펄스를 출력한다. R/W BUFFER는 DRAM의 독출, 서입을 위해 데이터를 일시적으로 보존한다. FIFO는 선입선출의 버퍼 회로로 DRAM으로의 서입 데이터와 그 어드레스를 일시적으로 보존한다. INT는 DRAM으로의 전원공급 개시시에 DRAM의 초기화를 행한다. 온도 계측 모듈(TMP)은 온도를 검출하고, 검출한 온도에 대응한 신호를 RC와 A_CONT에 출력한다. RC는 리플레쉬 카운터이고, DRAM의 리플레쉬 간격에 맞추어 리플레쉬를 행하는 어드레스를 생성한다. 또, 온도 계측 모듈(TMP)의 출력신호에 의해 온도에 따른 리플레쉬간격의 변경을 행한다. 파워 모듈(PM)은 CHIP2의 제어 회로(CTL_LOGIC)와 DRAM으로의 전원공급 및 전원의 제어를 행한다. 클럭 제너레이터(CLK_GEN)는 클럭을 생성하고, DRAM과 제어 회로(CTL_LOGIC)로 공급한다. 커멘드 제너레이터(COM_GEN)는 DRAM으로의 액세스에필요한 커멘드를 생성한다. 액세스 컨트롤러(A_CONT)는 CHIP2(CTL_LOGIC) 전체 동작의 제어와, DRAM으로 액세스를 행하기 위한 어드레스를 발생시킨다.
CHIP2(CTL_LOGIC)에는 비동기 SRAM 방식으로 인터페이스된다. 외부에서 비동기 SRAM방식으로 신호가 보내지면 CHIP2는 이것을 변환하여 DRAM으로 액세스를 행한다. 데이터 입출력이나 리플레쉬 동작을 CHIP2가 제어한다.
DRAM으로 리드 액세스를 행하는 경우에 대하여 제어 회로의 각 블럭의 동작을 이하에 설명한다. 먼저, 외부에서 입력된 어드레스와 ATD에서 검지된 커멘드가 A_CONT로 보내진다. A_CONT는 보내진 어드레스와 커멘드에서 DRAM으로의 액세스의 실행을 판단하고, COM_GEN에 DRAM으로의 커멘드 발행을 지시한다. 또, A_CONT는 수취한 어드레스를 DRAM용으로 변환하여 DRAM으로 출력한다. COM_GEN은 CLK_GEN이 생성한 클럭에 동기하여 DRAM에 커멘드를 발행한다. 커멘드와 어드레스를 수취한 DRAM은 데이터를 출력하고, 출력된 데이터는 R/W BUFFER를 통하여 I/O0~I/O15로 전송되고 리드 액세스가 종료한다.
DRAM으로 라이트 액세스를 행하는 경우는, 외부에서 입력된 어드레스와 ATD에서 검지된 커멘드 및 DTD에서 검지된 커멘드와 데이터가 A_CONT에 보내진다. A_CONT는 보내진 어드레스와 커멘드에서 DRAM으로의 액세스의 실행을 판단하고, COM_GEN에 DRAM으로의 커멘드 발행을 지시한다. 역시, A_CONT는 수취한 어드레스를 DRAM용에 변환하여 DRAM으로 출력한다. COM_GEN은 CLK_GEN이 생성한 클럭에 동기하여 DRAM에 커멘드를 발행한다. 서입될 데이터는 I/O0~I/O15로부터 입력되어 R/W BRFFER에 일단 보존된 후, DRAM에 보내져 서입이 행해진다. 이 외에, 서입이 행해진 데이터와 어드레스는 FIFO에도 보존되고, 후에 DRAM의 다른 뱅크에도 서입이 행해진다. 또, 메모리로의 액세스 이외의 동작은 실시예1에서 설명한 것과 같다.
이상 설명한 실시예에 의하면, SRAM, 액세스 스위치(AS)와 MMU를 내장하지 않음으로써 작은 면적으로 CHIP2가 구성될 수 있기 때문에, 저렴하게 대용량 메모리 모듈을 실현하는 것이 가능하다. 또, 액세스 스위치(AS)와 MMU의 동작을 통하지 않고 DRAM으로 액세스를 행하는 것이 가능하기 때문에 보다 고속의 대용량 메모리 모듈이 실현가능하다. 또, 본 실시예에 의한 그 외의 효과는 실시예1에서 이미 설명한 것과 같다.
<실시예3>
도 15는 본 발명의 일실시예에 의한 메모리 모듈을 구성하는 CHIP2 및 CHIP3의 제 3의 실시예를 나타낸 것이다. 본 실시예에서의 칩4(DRAM+CTL_LOGIC)는 제어 회로(CTL_LOGIC)와 DRAM으로 구성되어 있고, 제어 회로를 구성하는 ATD, DTD, FIFO, R/W BUFFER, A_CONT, INT, TMP, RC, PM, CLK_GEN, COM_GEN과 DRAM이 하나의 칩에 집적되어 있다. 도 14에 나타낸 CHIP2에 DRAM을 혼재(混載)한 구성으로 되어 있다. 이하에서 그 동작을 설명한다.
어드레스 트랜지션 디텍터 회로(ATD)는 어드레스 신호와 커멘드 신호의 변화를 검출하여 펄스를 출력한다. 데이터 트랜지션 디텍터 회로(DTD)는 데이터 신호와 커멘드 신호의 변화를 검출하여 펄스를 출력한다. R/W BUFFER는 DRAM의 독출, 서입을 위해 데이터를 일시적으로 보존한다. FIFO는 선입선출의 버퍼회로로 DRAM으로의 서입 데이터와 그 어드레스를 일시적으로 보존한다. 이니셜 회로(INT)는 DRAM으로의 전원공급 개시시에 DRAM의 초기화를 행한다. 온도 계측 모듈(TMP)은 온도를 검출하여, 검출한 온도에 따른 신호를 리플레쉬 카운터(RC)와 액세스 컨트롤러(A_CONT)에 출력한다. 리플레쉬 카운터는 DRAM의 리플레쉬 간격에 맞추어 리플레쉬를 행하는 어드레스를 생성한다. 또, 온도 계측 모듈(TMP)의 출력신호에 따라 온도에 대응한 리플레쉬 간격의 변경을 행한다. 파워 모듈(PM)은 칩4의 제어 회로(CTL_LOGIC)와 DRAM으로의 전원공급 및 전원의 제어를 행한다. 클럭 제너레이터(CLK_GEN)는 클럭을 생성하여, DRAM과 제어 회로(CTL_LOGIC)로 공급한다. 커멘드 제너레이터(COM_GEN)는 DRAM으로의 액세스에 필요한 커멘드를 생성한다. 액세스 컨트롤러(A_CONT)는 칩4(DRAM+CTL_LOGIC) 전체 동작의 제어와 DRAM으로 액세스를 행하기 위한 어드레스를 발생시킨다. 칩4(DRAM+CTL_LOGIC)로 메모리 액세스를 행하는 데에는 소위 비동기 SRAM방식으로 인터페이스한다. 외부에서 비동기 SRAM방식으로 신호가 보내지면 제어 회로는 이것을 변환하여 DRAM으로 액세스를 행한다.
DRAM으로 리드 액세스를 행하는 경우에 대하여 제어 회로의 각 블럭의 동작을 이하에 설명한다. 먼저, 외부에서 입력된 어드레스가 A_CONT에 보내진다. 어드레스의 변화와 커멘드 신호가 ATD로 검지되고, ATD는 펄스를 A_CONT로 출력한다. A_CONT는 보내진 어드레스와 커멘드에서 DRAM으로의 액세스의 실행을 판단하고, COM_GEN에 DRAM으로의 커멘드 발행을 지시한다. 또, A_CONT는 수취한 어드레스를 DRAM용으로 변환하여 DRAM으로 출력한다. COM_GEN은 CLK_GEN이 생성한 클럭에 동기하여 DRAM에 커멘드를 발행한다. 커멘드와 어드레스를 수취한 DRAM은 데이터를 출력하고, 출력된 데이터는 R/W BUFFER를 통하여 I/O0~I/O15로 전송되어 리드 액세스가 종료한다.
다음으로, DRAM으로 라이트 액세스를 행하는 경우에 대해서 설명한다. 외부에서 입력된 어드레스와 ATD에서 검지된 커멘드 및 DTD에서 검지된 커멘드와 데이터가 A_CONT에 보내진다. A_CONT는 보내진 어드레스와 커멘드에서 DRAM으로의 액세스의 실행을 판단하고, COM_GEN에 DRAM으로의 커멘드 발행을 지시한다. 또, A_CONT는 수취한 어드레스를 DRAM용에 변환하여 DRAM으로 출력한다. COM_GEN은 CLK_GEN이 생성한 클럭에 동기하여 DRAM에 커멘드를 발행한다. 서입될 데이터는 I/O0~I/O15로부터 입력되어 R/W BUFFER에 일단 보존된 후, DRAM에 보내져 서입이 행해진다. 이 후, 이와 같이 서입이 행해진 데이터와 어드레스는 FIFO에도 보존되어, 후에 DRAM의 다른 뱅크에도 서입이 행해진다.
DRAM으로 공급된 전원은 파워 모듈(PM)에 의해 제어된다. 메모리 모듈이 실장된 기기는 동작상태에 따라 소비전류를 삭감하고자 하는 경우가 있다. 그와 같은 경우에는 파워 모듈은 커멘드 신호(PS)에 따라 리플레쉬 카운터가 행하는 리플레쉬를 정지시켜 DRAM의 리플레쉬에 필요한 전력을 삭감하는 것이 가능하다.
더욱더 소비전력을 삭감하고자 하는 경우에는 칩4 내부에서 DRAM으로 공급하는 전원을 절단하면 좋다. 이 경우에는 파워 모듈은 기기가 출력하는 커멘드 신호(PS)에 따라 DRAM으로 공급되는 D-VCC로의 전력공급을 정지한다.
나아가, 더욱더 소비전력을 삭감하고자 하는 경우는 파워모듈이 커멘드 신호(PS)에 따라서 칩4(DRAM+CTL_LOGIC) 중 DRAM으로의 메모리 액세스에 관여하는 부분으로의 전원공급을 정지하면 좋다. 이 상태에서는, 예컨대칩4(DRAM+CTL_LOGIC) 중 ATD로만 전원을 접속하여 대기상태로 하는 것이 가능하다. 또, 이것 이외의 동작은 실시예1에서 설명한 것과 같다.
이상 설명한 실시예에 의하면, SRAM 인터페이스 방식을 답습하면서 DRAM을 사용한 대용량 메모리 모듈이 실현가능하다. 본 발명에 의한 효과는 이미 실시예1에서 설명한 것에 부가하여 다음과 같은 것이 있다.
본 실시예에 의하면, 메모리 모듈의 부품점수(部品点數)를 삭감하여 모듈의 조립공정을 간략화하여 코스트를 저감하는 것이 가능하다. 게다가, 본 실시예는 메모리 모듈로서 사용하는 외에, 단체(單體)로 대용량 SRAM으로서 사용하는 것도 가능하다. SRAM 인터페이스 방식을 답습하면서 저렴한 DRAM을 사용하는 것에 의해 보다 작은 면적으로 대용량 SRAM 호환칩이 실현가능하다.
<실시예4>
도 16a 및 16b는 본 발명의 일실시예에 의한 메모리 모듈의 제 4의 실시예를 나타낸 것이다. 도 16a에는 상면도, 도 16b에는 단면도를 나타내었다. 본 메모리 모듈은 볼 그리드 어레이(BGA)에 의해 장치에 실장하는 기반(예컨대, 글라스 에폭시 기판으로 된 프린트 회로 보드(PCB)) 상에 CHIP1(FLASH)과 CHIP3(DRAM)이 탑재되어 있다. 특히 제한되지는 않지만, CHIP3에서는 소위 칩의 중앙에 신호 및 전원패드열이 1열로 늘어선 범용 DRAM의 베어 칩(bear chip)이 사용되고 있다. CHIP1(FLASH)의 상면에는 다시 CHIP2(SRAM+CTL_LOGIC)가 탑재되어 있다. CHIP1과 기반 상의 본딩 패드는 본딩 와이어(PATH1)로 접속되고, CHIP2와 기반 상의 본딩 패드는 본딩 와이어(PATH2)로 접속되어 있다. CHIP3은 기반 상의 본딩 패드와 본딩와이어(PATH3)로 접속되는 외에, CHIP2와 본딩 와이어(PATH4)로도 접속된다. 칩이 탑재된 기반 상면은 봉지물로 되는 레진(resin)수지에 의해 몰드가 행해져 각 칩과 접속배선을 보호한다. 또, 다시 그 위로부터 금속, 세라믹(ceramic), 또는 수지의 커버(COVER)를 사용하여도 좋다.
본 발명에 의한 실시예에서는 CHIP1 상에 CHIP2를 탑재하는 것이 가능하기 때문에 실장면적이 작은 메모리 모듈을 구성하는 것이 가능하다. 또, 각 칩을 근접하여 배치하는 것이 가능하기 때문에, 칩 간 배선길이를 짧게 하는 것이 가능하다. 칩 간 배선 및 각 칩과 기반 간의 배선을 본딩 와이어 방식으로 통일하는 것에 의해 적은 공정수로 메모리 모듈을 제조하는 것이 가능하다. 게다가, 칩 간을 본딩 와이어로 직접 배선하는 것에 의해 기반 상의 본딩 패드수와 본딩 와이어의 갯수를 삭감하여 적은 공정수로 메모리 모듈을 제조하는 것이 가능하다. 대량으로 양산되는 범용 DRAM의 베어 칩을 이용하는 것이 가능하기 때문에, 메모리 모듈을 저렴하게 안정공급하는 것이 가능하다. 수지의 커버를 사용한 경우에는 보다 강인한 메모리 모듈을 구성하는 것이 가능하다. 세라믹이나 금속의 커버를 사용한 경우에는 강도 외에 방열성이나 실드효과가 우수한 메모리 모듈을 구성하는 것이 가능하다.
도 17a 및 17b는 본 발명의 일실시예에 의한 메모리 모듈의 도 16a, 16b의 변형예이다. 도 17a에는 상면도, 도 17b에는 단면도를 나타내었다. 이 에에서는 CHIP3(DRAM)의 기반으로의 실장 및 배선에 볼 그리드 어레이(BGA)가 사용되고 있다. 이 반도체 칩의 회로 형성면을 아래로 하여 땜납 범프에 대표되는 금속 범프를 통하여 접속하는 방법은 페이스 다운 본딩(gace down bonding)으로도 불린다. 이실장방법에 의해 CHIP3과 기반 간 및 CHIP2와의 본딩이 불필요하게 되어 본딩 배선의 갯수를 삭감하는 것이 가능하기 때문에 조립공정을 삭감할 수 있고, 보다 신뢰성이 높은 메모리 모듈이 실현가능하다.
도 18a 및 18b는 본 발명의 일실시예에 의한 메모리 모듈의 도 16의 변형예이다. 도 18a에는 상면도, 도 18b에는 단면도를 나타내었다. 이 예에서는 CHIP1(FLASH)의 기반으로의 실장 및 배선에 볼 그리드 어레이(BGA)가 이용되고 있다. 게다가 CHIP1 상에 탑재된 CHIP2와 기반 간의 배선에는 PATH5가 이용되고, CHIP2와 CHIP3과의 배선에는 PTTH6이 이용되고 있다. 이 실장방법에 의해 CHIP1과 기반 간의 본딩이 불필요하게 되고, 배선갯수를 삭감하는 것이 가능하기 때문에 조립공정을 삭감할 수 있으며, 보다 신뢰성이 높은 메모리 모듈이 실현가능하다. 또, CHIP1에서 기반으로의 배선이 없기 때문에 고저차가 큰 CHIP2에서 기반으로의 배선(PATH5)을 낮은 배선밀도로 용이하게 행하는 것이 가능하다. PATH6도 마찬가지로 배선의 밀도가 낮아지는 외에, CHIP3의 상면으로의 배선을 위한 고저차가 완화되어, 본딩을 용이하게 행하는 것이 가능하다.
도 19a 및 19b는 본 발명의 일실시예에 의한 메모리 모듈의 도 16의 변형예이다. 도 19a에는 상면도, 도 19b에는 단면도를 나타내었다. 이 예에서는 CHIP1과 CHIP3의 기반으로의 실장에 볼 그리드 어레이가 사용되고 있다. 본딩 배선은 CHIP2와 기반 간만 행하면 되기 때문에 배선갯수를 삭감하는 것에 의해 신뢰성이 높은 메모리 모듈이 실현가능하다. 또, CHIP1에서 기반으로의 배선이 없기 때문에 CHIP2로의 배선인 PATH5는 배선의 밀도를 낮추는 것이 가능하게 되어 본딩공정을 용이하게 하는 것이 가능하다.
도 20a 및 20b는 본 발명의 일실시예에 의한 메모리 모듈의 도 16의 변형예이다. 도 20a에는 상면도, 도 20b에는 단면도를 나타내었다. 이 예에서는 볼 그리드 어레이로 기반에 실장된 CHIP3 위에 CHIP1이 탑재되고, 나아가 그 위에 CHIP2가 탑재되어 있다. 최상위에 탑재된 CHIP2와 CHIP1과의 배선은 PATH7에 의해 행해진다. 또, CHIP2와 기반과의 배선에는 PATH8이 이용된다. 이 실장방법에 의해 세개의 칩을 적층하는 것이 가능하기 때문에, 메모리 모듈의 실장면적을 작게 하는 것이 가능하다. CHIP2와 기반 간의 접속은 배선(PATH8)을 이용하는 외에 배선(PATH5)과 배선(PATH7)을 이용하여 신호를 중계하여 접속하는 것도 가능하다. 중계하여 배선하는 방법을 특히 CHIP1과 CHIP2에 공통으로 사용되는 신호의 배선에 이용한 경우에는 배선갯수을 삭감할 수 있기 때문에 본딩공정을 간략화할 수 있다.
도 21a 및 21b는 본 발명의 일실시예에 의한 메모리 모듈의 도 16의 변형예이다. 도 21a에는 상면도, 도 21b에는 단면도를 나타내었다. 이 예에서는 CHIP3이 볼 그리드 어레이에 의해 기반 상에 탑재되고, 나아가 그 위에 CHIP1과 CHIP2가 탑재되어 있다. CHIP1과 CHIP2 간의 배선에는 PATH9가 이용되고 있다. 또, CHIP1 및 CHIP2 상에서 모듈의 중심측에 배선된 본딩 패드에서 기반으로의 배선에는 PATH10이 이용되고 있다.
본 실장방법은 특히 CHIP3의 면적이 큰 경우에는 모듈의 실장면적을 작게 하는 데에 유효하다. CHIP3을 BGA로 접속하고 있기 때문에, 본딩에 의한 배선의 밀도를 낮게 할 수 있어 배선공정을 간이하게 하는 것이 가능하다. 또, 함께 CHIP3 상에 탑재된 CHIP1과 CHIP2는 본딩 패드의 높이를 맞추기 쉽고, CHIP1과 CHIP2 간의 배선(PATH9)은 간이하게 행하기 때문에 배선공정을 간이하게 행하는 것이 가능하다. 배선(PATH10)에 의해 CHIP1 및 CHIP2 상에서 모듈의 중심측에 배선된 배선 패드와 기반 간의 배선을 행하는 것이 가능하다. 또, CHIP3의 동일면 상에 CHIP1과 CHIP2를 배치하는 것에 의해 모듈의 높이가 균일하게 되기 때문에 보다 강고한 봉지체(封止體)로 하는 것이 가능하다.
도 22a 및 22b는 본 발명의 일실시예에 의한 메모리 모듈의 도 16의 변형예이다. 도 22a에는 상면도, 도 22b에는 단면도를 나타내었다. 이 예에서는 CHIP1이 볼 그리드 어레이에 의해 기반 상에 탑재되고, 나아가 그 위에 CHIP2와 CHIP3이 탑재되어 있다. 배선(PATH11)에 의해 LOC형식의 CHIP3과 CHIP2 간의 배선을 행하는 것이 가능하다.
본 실장방법은 특히 CHIP1의 면적이 큰 경우에 모듈의 실장면적을 작게 하는 데에 유효하다. CHIP1을 BGA로 접속하고 있기 때문에 본딩에 의한 배선의 밀도를 낮게 할 수 있어 배선공정을 간이하게 하는 것이 가능하다. 또, 함께 CHIP1 상에 탑재된 CHIP3과 CHIP2는 본딩 패드의 높이를 맞추기 쉽고, LOC형식의 CHIP3와 CHIP2 간의 배선(PATH11)은 간이하게 행한다. 배선(PATH11)에 의해 CHIP2 상에서 모듈의 중심측에 배선된 배선 패드와 CHIP3 간의 배선을 행하는 것이 가능하다. 또, CHIP3의 동일면 상에 CHIP1과 CHIP2를 배선하는 것에 의해 모듈의 높이가 균일하게 되기 때문에 보다 강고한 봉지체로 하는 것이 가능하다.
도 23a 및 23b는 본 발명의 일실시예에 의한 메모리 모듈의 제 4 실시예를나타낸 것이다. 도 23a에는 상면도, 도 23b에는 단면도를 나타내었다. 이 예에서는 먼저 CHIP1이 기반 상에 탑재되고, 나아가 그 위에 CHIP2와 CHIP3이 탑재되어 있다. 배선(PATH12)에 의해 CHIP1과 CHIP2 사이의 배선을 행하는 것이 가능하다.
본 실장방법은 특히 CHIP1의 면적이 큰 경우에 모듈의 실장면적을 작게 하는 데에 유효하다. 배선은 전부 본딩으로 통일되어 있고, 기반의 제작공정이 간이하게 된다. 또, 함께 CHIP1 상에 탑재된 CHIP3과 CHIP2는 본딩 패드의 높이를 맞추기 쉽고, CHIP3과 CHIP2 간의 배선은 간이하게 행한다. 배선(PATH12)에 의해 CHIP1과 CHIP2 간의 배선을 행하는 것이 가능하다. 특히 CHIP1과 CHIP2에 공통으로 사용되는 신호의 배선에 이용한 경우에는 여러가지의 배선을 기반으로부터 접속하는 경우에 비하여 배선갯수를 삭감할 수 있기 때문에 본딩공정을 간략화할 수 있다. 또, CHIP3의 동일면 상에 CHIP1과 CHIP2를 배치하는 것에 의해 모듈의 높이가 균일하게 되기 때문에 보다 강고한 봉지체로 하는 것이 가능하다.
이상 설명한 본 발명의 실시예에 의해 얻어지는 효과는 이하와 같다. 첫째, DRAM으로의 액세스를 컨트롤러로 제어하는 것에 의해 외부에서 리플레쉬를 행할 필요가 없는 대용량 메모리가 실현된다. 둘째, 데이터 보존영역과 워크 에어리어(work area)를 설정하여 여러가지 전원제어를 행하는 것에 의해 데이터 보존 전류가 적은 메모리 모듈이 실현된다. 세째, 복수의 반도체 칩을 하나의 봉지체에 실장하는 것에 의해 실장면적이 작은 메모리 모듈을 제공할 수 있다.

Claims (33)

  1. 제 1 커패시터와 제 1 MISFET을 각각 가지는 복수의 제 1 메모리 셀을 포함한 제 1 메모리 블럭과, 제 2 커패시터와 제 2 MISFET을 각각 가지는 복수의 제 2 메모리 셀을 포함하는 제 2 메모리 블럭과, 상기 제 1 및 제 2 메모리 블럭에서 공용되는 커멘드 신호 입력을 위한 제 1 노드(node), 어드레스 신호 입력을 위한 제 2 노드, 및 데이터 입출력을 위한 제 3 노드를 가지는 메모리와,
    상기 메모리에 대한 커멘드 신호를 출력하기 위해 설치되는 상기 메모리의 상기 제 1 노드에 결합되는 제 4 노드와, 상기 메모리에 대한 어드레스를 출력하기 위해 설치되는 상기 제 2 노드에 결합되는 제 5 노드와, 상기 제 3 노드에 결합되는 제 6 노드와, 액세스 요구신호를 받기 위한 제 7 노드와, 액세스 어드레스를 받기 위한 제 8 노드를 가지는 메모리 컨트롤러를 구비하고,
    상기 메모리 컨트롤러는, 제 1 기간에 있어서 상기 제 8 노드에 제 1 액세스 어드레스가 입력된 때에는 상기 메모리의 상기 제 1 메모리 블럭에 대한 커멘드 신호 및 제 1 어드레스를 상기 제 4 및 제 5 노드에서 출력함과 동시에, 제 2 기간에 있어서 상기 제 8 노드에 상기 제 1 액세스 어드레스가 입력된 때에는 상기 메모리의 상기 제 2 메모리 블럭에 대한 커멘드 신호 및 상기 제 1 어드레스를 상기 제 4 및 제 5 노드에서 출력하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 기간에 있어서, 상기 메모리 컨트롤러는, 상기 제 1 메모리 블럭에 대하여 상기 제 1 액세스 어드레스에 대응하는 제 1 메모리 셀에 대한 독출(讀出) 또는 서입(書) 커멘드 신호를 상기 제 4 노드에서 출력가능하게 됨과 동시에, 상기 제 2 메모리 블럭의 상기 제 2 메모리 셀에 대한 리플레쉬를 행하기 위한 리플레쉬 커멘드 신호를 상기 제 4 노드에서 출력하고,
    상기 제 2 기간에 있어서, 상기 메모리 컨트롤러는, 상기 제 1 메모리 블럭의 상기 제 1 메모리 셀에 대한 리플레쉬를 행하기 위한 리플레쉬 커멘드 신호를 상기 제 4 노드에서 출력함과 동시에, 상기 제 2 메모리 블럭에 대하여 상기 제 1 액세스 어드레스에 대응하는 제 2 메모리 셀에 대한 독출 또는 서입 커멘드 신호를 상기 제 4 노드에서 출력가능하게 되는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 제 1 메모리 블럭과 상기 제 2 메모리 블럭은 같은 정보를 중복하여 기억하는 기간을 가지는 것을 특징으로 하는 반도체 장치.
  4. 제 2 항에 있어서,
    상기 제 1 기간에 있어서, 상기 메모리 컨트롤러는, 상기 제 1 메모리 블럭에 데이터 서입(書)이 발생한 경우에는, 해당 서입 데이터는 소정의 순서로 상기 제 2 메모리 블럭의 대응하는 어드레스의 상기 제 2 메모리 셀에 전사(轉寫)되는 반도체 장치.
  5. 제 2 항에 있어서,
    상기 메모리 컨트롤러는, 상기 제 1 기간과 상기 제 2 기간은 교대로 시분할로 발생시키는 반도체 장치.
  6. 제 1 항에 있어서,
    상기 반도체 장치는, 상기 제 1 메모리 블럭에 대한 독출(讀出)/서입(書) 허용 기간인 동시에 상기 제 2 메모리 블럭에 대한 리플레쉬 기간으로 되는 상기 제 1 기간과, 상기 제 1 메모리 블럭에 대한 리플레쉬 기간으로 됨과 동시에 상기 제 2 메모리 블럭에 대한 독출/서입 허용 기간인 상기 제 2 기간을 교대로 반복하는 반도체 장치.
  7. 제 1 항에 있어서,
    상기 메모리 컨트롤러는, 서입 데이터를 보존하기 위한 버퍼 메모리를 더 구비하고,
    상기 제 1 기간에 있어서 상기 메모리 컨트롤러가 제 1 액세스 어드레스와 함께 데이터 서입의 액세스 요구신호를 받은 경우에 있어서, 상기 메모리 컨트롤러는 제 1 메모리 블럭에 대한 서입 커멘드, 상기 제 1 어드레스 및 서입 데이터를 상기 제 4, 제 5, 및 제 6 노드에서 출력하고, 그런 다음 제 2 메모리 블럭에 대한 서입 커멘드 및 상기 제 1 어드레스를 상기 제 4 및 제 5 노드에서 출력함과 동시에, 상기 버퍼 메모리에 보존된 서입 데이터를 상기 제 6 노드에서 출력하는 반도체 장치.
  8. 제 1 항에 있어서,
    상기 메모리 컨트롤러의 상기 제 8 노드에 입력되는 액세스 요구의 사이클 시간은, 상기 메모리 컨트롤러가 상기 제 4 노드에서 출력하는 커멘드 신호의 사이클 시간보다 긴 반도체 장치.
  9. 제 1 항에 있어서,
    상기 메모리 컨트롤러는, 리플레쉬 제어 회로와, 액세스 우선 판정회로와, 서입 데이터를 보존하기 위한 버퍼 메모리를 더 구비하고,
    상기 제 1 기간에 있어서, 상기 액세스 우선 판정회로는, 상기 리플레쉬 제어 회로가 발생하는 상기 제 2 메모리 블럭에 대한 리플레쉬 요구를 제 1 우선으로 하고, 상기 버퍼 메모리에 서입 데이터가 보존되어 있는 경우에 상기 버퍼 메모리의 서입 데이터의 전사를 위한 상기 제 2 메모리 블럭에 대한 서입 커멘드의 발행을 제 2 우선으로 하는 반도체 장치.
  10. 제 1 항에 있어서,
    상기 메모리는 제 1 반도체 칩 상에 형성되고, 상기 메모리 컨트롤러는 제 2 반도체 칩 상에 형성되며,
    상기 반도체 장치는, 상기 제 1 및 제 2 반도체 칩이 내부에 포함되는 봉지체를 더 가지고,
    상기 봉지체는, 상기 제 1 및 제 2 반도체 칩과 전기적 접속을 하기 위한 복수의 제 1 전극과, 상기 복수의 제 1 전극에 접속되고 상기 봉지체의 외부에 대하여 전기적으로 접속을 하기 위한 복수의 제 2 전극을 구비하는 반도체 장치.
  11. 제 10 항에 있어서,
    상기 봉지체는 기판을 포함하고,
    상기 제 1 전극은 상기 기판의 제 1 주면(主面)에 설치됨과 동시에, 상기 제 1 및 제 2 반도체 칩은 상기 제 1 주면에 탑재되고,
    상기 기판의 상기 제 1 주면은 봉지물(封止物)로 덮히고,
    상기 제 2 전극은 상기 기판의 상기 제 1 주면에 대하여 대향하는 측에 설치된 제 2 주면에 형성되는 반도체 장치.
  12. 제 11 항에 있어서,
    상기 봉지물은 레진수지인 반도체 장치.
  13. 제 1 항에 있어서,
    상기 반도체 장치는, 플레쉬 메모리가 형성된 제 1 반도체 칩과, 스태틱 랜덤 액세스 메모리(SRAM)와 상기 메모리 큰트롤러가 형성된 제 2 반도체 칩과, 상기메모리가 형성되는 상기 제 3 반도체 칩이 내부에 포함되는 봉지체를 가지고,
    상기 봉지체는, 상기 제 1 내지 제 3 칩이 그 제 1 주면에 탑재된 기판을 포함하며,
    상기 기판은, 상기 제 1 주면에 설치되는 제 1 내지 제 3 반도체 칩과 전기적 접속을 하기 위한 복수의 제 1 전극과, 상기 복수의 제 1 전극에 접속되고 상기 봉지체의 외부에 대하여 전기적 접속을 하기 위한 복수의 제 2 전극을 구비하는 반도체 장치.
  14. 제 13 항에 있어서,
    상기 복수의 제 2 전극은, 상기 플레쉬 메모리와 상기 스태틱 랜덤 액세스 메모리(SRAM)에 대하여 공통으로 설치된 복수의 어드레스 신호단자와, 상기 플레쉬 메모리의 액세스 제어를 위한 복수의 제 1 제어신호단자와, 상기 스태틱 랜덤 액세스 메모리(SRAM)의 액세스 제어를 위한 복수의 제 2 제어신호단자와, 상기 제 1 내지 제 3 반도체 칩에 대한 복수의 전원단자를 포함하고,
    상기 제 3 반도체 칩의 상기 메모리의 제 1 내지 제 3 노드는 상기 제 3 반도체 칩 상에 설치됨과 동시에, 상기 제 2 반도체 칩의 상기 메모리 컨트롤러의 제 4 내지 제 6 노드는 상기 제 2 반도체 칩 상에 설치되고, 상기 제 1 내지 제 3 노드와 상기 제 4 내지 제 6 노드는 상기 제 1 주면 상의 상기 복수의 제 1 전극의 소정의 것을 통하여 접속되는 반도체 장치.
  15. 제 14 항에 있어서,
    상기 복수의 제 2 전극은, 상기 제 3 반도체 칩의 상기 메모리의 기능 테스트를 위한 테스트단자를 더 포함하는 반도체 장치.
  16. 제 14 항에 있어서,
    상기 반도체 장치는, 상기 복수의 제 2 전극에서 상기 제 3 반도체 칩의 상기 메모리에 대한 리플레쉬 제어 커멘드의 투입이 불필요하게 되는 반도체 장치.
  17. 제 14 항에 있어서,
    상기 제 3 반도체 칩의 상기 메모리는, 복수의 메모리 뱅크를 가지고, 클럭에 동기한 커멘드에 의해 독출/서입을 행하는 다이나믹 랜덤 액세스 메모리(DRAM)인 반도체 장치.
  18. 제 1 항에 있어서,
    상기 제 3 반도체 칩의 상기 메모리는, 복수의 메모리 뱅크를 가지고, 클럭에 동기한 커멘드에 의해 독출/서입을 행하는 다이나믹 랜덤 액세스 메모리(DRAM)인 반도체 장치.
  19. 제 18 항에 있어서,
    상기 다이나믹 랜덤 액세스 메모리(DRAM) 칩은, 복수의 메모리 뱅크로서 4개의 메모리 뱅크를 가지고, 2개의 상기 메모리 뱅크가 상기 제 1 메모리 블럭에 할당됨과 동시에, 남은 2개의 상기 메모리 뱅크가 상기 제 2 메모리 블럭에 할당되는 반도체 장치.
  20. 복수의 메모리 뱅크를 가지고, 클럭에 동기한 커멘드에 의해 독출/서입을 행하는 다이나믹 랜덤 액세스 메모리(DRAM)를 포함하는 반도체 장치의 동작방법에 있어서,
    상기 복수의 메모리 뱅크를 같은 메모리 용량을 가지는 제 1 메모리 블럭과 제 2 메모리 블럭으로 할당함과 동시에, 상기 반도체 장치에 대한 액세스를 제 1 기간과 제 2 기간이 교대로 발생하도록 할당하고,
    상기 제 1 기간에 있어서, 상기 DRAM에 대한 독출/서입 커멘드는 상기 제 1 메모리 블럭에 대하여 실행함과 동시에, 상기 제 2 메모리 블럭은 리플레쉬를 우선하여 실행하며,
    상기 제 2 기간에 있어서, 상기 DRAM에 대한 독출/서입 커멘드는 상기 제 2 메모리 블럭에 대하여 실행함과 동시에, 상기 제 1 메모리 블럭은 리플레쉬를 우선하여 실행하는 반도체 장치의 동작 방법.
  21. 제 20 항에 있어서,
    상기 제 1 기간에 있어서,
    상기 제 2 메모리 블럭은 리플레쉬를 우선하여 실행하고, 그 후에 상기 제 1메모리 블럭에 대하여 서입 커멘드가 발행되도록 한 경우에는 같은 데이터를 상기 제 2 메모리 블럭의 대응하는 어드레스에 서입 커멘드를 실행하고,
    상기 제 2 기간에 있어서,
    상기 제 1 메모리 블럭은 리플레쉬를 우선하여 실행하고, 그 후에 상기 제 2 메모리 블럭에 대하여 서입 커멘드가 발행되도록 한 경우에는 같은 데이터를 상기 제 1 메모리 블럭의 대응하는 어드레스에 서입 커멘드를 실행하는 반도체 장치의 동작 방법.
  22. 플레쉬 메모리가 형성된 제 1 반도체 칩과,
    스태틱 랜덤 액세스 메모리(SRAM)가 형성된 제 2 반도체 칩과,
    복수의 메모리 뱅크를 가지고, 클럭에 동기한 커멘드에 의해 독출/서입을 행하는 다이나믹 랜덤 액세스 메모리(DRAM)를 포함하는 제 3 반도체 칩과,
    상기 제 1 내지 제 3 반도체 칩이 내부에 포함되는 봉지체를 가지고,
    상기 봉지체는, 상기 제 1 내지 제 3 반도체 칩과 전기적 접속을 하기 위한 복수의 제 1 전극과, 상기 복수의 제 1 전극에 접속되어 상기 봉지체의 외부에 대하여 전기적 접속을 하기 위한 복수의 제 2 전극을 가지는 반도체 장치.
  23. 제 22 항에 있어서,
    상기 봉지체는 그 제 1 주면에 상기 복수의 제 1 전극이 설치되고 상기 제 1 주면에 대향하는 제 2 주면에 상기 복수의 제 2 전극이 설치된 기판을 포함하고,
    상기 제 1 칩과 상기 제 3 칩은, 상기 기판의 상기 제 1 주면 상에 나란히 탑재되며,
    상기 제 2 칩은 상기 제 1 칩 상에 탑재되는 반도체 장치.
  24. 제 23 항에 있어서,
    상기 제 1 내지 제 3 칩과 상기 복수의 제 1 전극과의 사이의 접속은 본딩 와이어를 통하여 형성되는 반도체 장치.
  25. 제 23 항에 있어서,
    상기 제 1 칩 및 제 3 칩 중 적어도 어느 하나와 상기 복수의 제 1 전극과의 사이의 접속은 땜납 범프를 통한 페이스 다운 본딩(face down bonding)에 의해 형성되는 반도체 장치.
  26. 제 22 항에 있어서,
    상기 봉지체는 그 제 1 주면에 상기 복수의 제 1 전극이 설치되고 상기 제 1 주면에 대향하는 제 2 주면에 상기 복수의 제 2 전극이 설치된 기판을 포함하고,
    상기 제 3 칩은, 상기 기판의 상기 제 1 주면 상에 탑재되며,
    상기 제 1 칩 및 제 2 칩은 상기 제 3 칩 상에 탑재되는 반도체 장치.
  27. 제 26 항에 있어서,
    상기 제 2 칩은, 상기 제 1 칩 상에 탑재되는 반도체 장치.
  28. 제 22 항에 있어서,
    상기 복수의 제 2 전극은, 상기 플레쉬 메모리와 상기 스태틱 랜덤 액세스 메모리(SRAM)에 대하여 공통으로 설치된 복수의 어드레스 신호단자와, 상기 플레쉬 메모리의 액세스 제어를 위한 복수의 제 1 제어신호단자와, 상기 스태틱 랜덤 액세스 메모리(SRAM)의 액세스 제어를 위한 복수의 제 2 제어신호단자와, 상기 제 1 내지 제 3 반도체 칩에 대한 복수의 전원단자를 포함하고,
    상기 제 3 반도체 칩은, 상기 다이나믹 랜덤 액세스 메모리(DRAM)에 대하여 설치된, 커멘드 신호입력을 위한 제 1 노드, 어드레스 신호입력을 위한 제 2 노드, 및 데이터 입출력을 위한 제 3 노드를 가지고,
    상기 제 2 반도체 칩은, 상기 메모리에 대한 커멘드 신호를 출력하기 위한 제 4 노드와, 상기 메모리에 대한 어드레스를 출력하기 위한 제 5 노드와 제 6 노드를 포함하는 메모리 컨트롤러를 더 구비하고,
    상기 제 1 내지 제 3 노드와 상기 제 4 내지 제 6 노드는 상기 제 1 주면 상의 상기 복수의 제 1 전극 중 소정의 것을 통하여 접속되는 반도체 장치.
  29. 제 22 항에 있어서,
    상기 복수의 제 2 전극은, 상기 플레쉬 메모리와 상기 스태틱 랜덤 액세스 메모리(SRAM)에 대하여 공통으로 설치된 복수의 어드레스 신호단자와, 상기 플레쉬메모리의 액세스 제어를 위한 복수의 제 1 제어신호단자와, 상기 스태틱 랜덤 액세스 메모리(SRAM)의 액세스 제어를 위한 복수의 제 2 제어신호단자와, 상기 제 1 내지 제 3 반도체 칩에 대한 복수의 전원단자를 포함하는 반도체 장치.
  30. 제 29 항에 있어서,
    상기 복수의 제 2 전극은, 상기 제 3 반도체 칩의 상기 메모리의 기능 테스트를 위한 테스트 단자를 더 포함하는 반도체 장치.
  31. 제 29 항에 있어서,
    상기 반도체 장치는, 상기 복수의 제 2 전극에서 상기 제 3 반도체 칩의 상기 다이나믹 랜덤 액세스 메모리(DRAM)에 대한 리플레쉬 제어 커멘드의 투입이 불필요하게 되는 반도체 장치.
  32. 제 22 항에 있어서,
    상기 다이나믹 랜덤 액세스 메모리(DRAM)는 싱크로너스(syncronous) DRAM인 반도체 장치.
  33. 제 32 에 있어서,
    상기 싱크로너스 DRAM은, 4개의 메모리 뱅크를 가지고, 2개의 상기 메모리 뱅크가 제 1 메모리 블럭에 할당됨과 동시에, 남은 2개의 상기 메모리 뱅크가 제 2메모리 블럭에 할당되는 반도체 장치.
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