JPH02123597A - 不揮発性メモリ - Google Patents
不揮発性メモリInfo
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- JPH02123597A JPH02123597A JP63278836A JP27883688A JPH02123597A JP H02123597 A JPH02123597 A JP H02123597A JP 63278836 A JP63278836 A JP 63278836A JP 27883688 A JP27883688 A JP 27883688A JP H02123597 A JPH02123597 A JP H02123597A
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- circuit
- memory cell
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- writing
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- 230000015654 memory Effects 0.000 title claims abstract description 78
- 238000005070 sampling Methods 0.000 abstract description 32
- 238000010586 diagram Methods 0.000 description 7
- 238000001514 detection method Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
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- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は不揮発性メモリに関し、特に電気的に書込み消
去可能な不揮発性メモリに関する。
去可能な不揮発性メモリに関する。
従来、電気的に書込み消去可能な不揮発性メモリ(以下
、EEPROM(エレクトリカル・イレーザブル・プロ
グラマブル・リード・オンリー・メモリ〕と称す)にお
いて、書込み消去電圧はメモリセルの各種特性が選択さ
れている。すなわち、書込み消去の繰り返しによるメモ
リセルの劣化特性(Endurance特性)、高温保
管によるデータの消失、わき出し特性(Re t e
n tion特性)、書込み消去可能な最小電圧および
書込み消去電圧−時間といった書込み消去特性などから
、前記メモリセルの能力を評価し、統計的データ処理に
より前記メモリセルの書込み消去に対して最適且つ保証
可能な電圧を選択(例えば25V)し設定している。
、EEPROM(エレクトリカル・イレーザブル・プロ
グラマブル・リード・オンリー・メモリ〕と称す)にお
いて、書込み消去電圧はメモリセルの各種特性が選択さ
れている。すなわち、書込み消去の繰り返しによるメモ
リセルの劣化特性(Endurance特性)、高温保
管によるデータの消失、わき出し特性(Re t e
n tion特性)、書込み消去可能な最小電圧および
書込み消去電圧−時間といった書込み消去特性などから
、前記メモリセルの能力を評価し、統計的データ処理に
より前記メモリセルの書込み消去に対して最適且つ保証
可能な電圧を選択(例えば25V)し設定している。
上述した従来のEEPROMにおいて、設定された書込
み消去電圧は保証可能である規格に対し、最適な値であ
るはずであるが、実際にはメモリセルの特性のばらつき
があるので、必ずしも最適とは言えなくなる。
み消去電圧は保証可能である規格に対し、最適な値であ
るはずであるが、実際にはメモリセルの特性のばらつき
があるので、必ずしも最適とは言えなくなる。
すなわち、従来のEEPROMは繰り返し書込み消去を
行なっている内にメモリセルの特性が変化し、初めに設
定した書込み消去時間では書込み消去を行えなくなる可
能性があるという欠点がある。また、従来のEEPRO
Mは書込み消去電圧が固定されているので、繰り返し行
われる書込み消去により、メモリセルが劣化したときに
も初期状態と同じストレスがメモリセルに加わるので、
メモリセルの寿命を早めるという欠点がある。
行なっている内にメモリセルの特性が変化し、初めに設
定した書込み消去時間では書込み消去を行えなくなる可
能性があるという欠点がある。また、従来のEEPRO
Mは書込み消去電圧が固定されているので、繰り返し行
われる書込み消去により、メモリセルが劣化したときに
も初期状態と同じストレスがメモリセルに加わるので、
メモリセルの寿命を早めるという欠点がある。
本発明の目的は、かかる安定した書込み消去および長寿
命化させることのできる不揮発性メモリ(EEPROM
)を提供することにある。
命化させることのできる不揮発性メモリ(EEPROM
)を提供することにある。
本発明のE E F ROMは、電気的に書込み消去可
能な不揮発性メモリにおいて、メモリセルと、前記メモ
リセルに電荷が注入されているとき及び注入されていな
いときにそのメモリセルのしきい値電圧を検出する手段
と、検出されたしきい値電圧から書込み消去電圧を決定
する手段とを有し、前記メモリセル特性に基づいて書込
み消去電圧を変えるように構成される。
能な不揮発性メモリにおいて、メモリセルと、前記メモ
リセルに電荷が注入されているとき及び注入されていな
いときにそのメモリセルのしきい値電圧を検出する手段
と、検出されたしきい値電圧から書込み消去電圧を決定
する手段とを有し、前記メモリセル特性に基づいて書込
み消去電圧を変えるように構成される。
〔実施例〕
次に、本発明の実施例について図面を参照して説明する
。
。
第1図は本発明の第一の実施例を示すEEPR。
0Mのブロック図である。
第1図に示すように、本実施例のEEPROMはデータ
を記憶する第一のメモリセルアレイ1と、このメモリセ
ルアレイ1にアクセスするためのアドレスを外部から受
信し展開する列デコーダ2および行デコーダ3と、書込
み消去要求等に基づき書込み消去電圧を選択する書込み
消去電圧選択回路4と、前記第一のメモリセルアレイ1
よりも小容量の第二のメモリセルアレイらと、書込み要
求15および消去要求16の論理をとるORゲート6と
、書込み消去電圧切換回路7および高電圧発生回路8と
、比較回路9および比較値選択回路10と、サンプリン
グ電圧選択回路11.読比し電圧発生回路12およびサ
ンプリング回路13と、第一のメモリセルアレイ1に対
する書込み消制御回路14とで構成されている。
を記憶する第一のメモリセルアレイ1と、このメモリセ
ルアレイ1にアクセスするためのアドレスを外部から受
信し展開する列デコーダ2および行デコーダ3と、書込
み消去要求等に基づき書込み消去電圧を選択する書込み
消去電圧選択回路4と、前記第一のメモリセルアレイ1
よりも小容量の第二のメモリセルアレイらと、書込み要
求15および消去要求16の論理をとるORゲート6と
、書込み消去電圧切換回路7および高電圧発生回路8と
、比較回路9および比較値選択回路10と、サンプリン
グ電圧選択回路11.読比し電圧発生回路12およびサ
ンプリング回路13と、第一のメモリセルアレイ1に対
する書込み消制御回路14とで構成されている。
次に、かかるEEPROMの各回路の機能を説明する。
まず、書込み消去制御回路14は書込み消去要求に基づ
き書込み要求15あるいは消去要求16が発行されると
、列デコーダ2および行デコーダ3で示されるアドレス
に対し、書込み消去電圧選択回路4で選択された書込み
消去用電圧を印加する。この書込み消去電圧選択回路4
は、書込み時には比較回路9からの補正信号19に基づ
き、その補正信号19に対応する書込み消去選択信号1
8を書込み消去電圧切換回路7送出し、そこで選ばれた
書込み電圧17を書込み消去制御回路14に供給する。
き書込み要求15あるいは消去要求16が発行されると
、列デコーダ2および行デコーダ3で示されるアドレス
に対し、書込み消去電圧選択回路4で選択された書込み
消去用電圧を印加する。この書込み消去電圧選択回路4
は、書込み時には比較回路9からの補正信号19に基づ
き、その補正信号19に対応する書込み消去選択信号1
8を書込み消去電圧切換回路7送出し、そこで選ばれた
書込み電圧17を書込み消去制御回路14に供給する。
また、サンプリング回路13は、書込み要求15が発行
された時に、第二のメモリセルアレイ5の各メモリセル
におけりON電流を検出し、これを電圧に変換する。読
出し電圧発生回路12は、書込み要求15が発行された
時、第二のメモリセルアレイ5に対してメモリセルをO
Nさせるための電圧(読比し電圧)を供給する。一方、
サンプリング電圧選択回路11はサンプリング回路13
からのサンプリング電圧から任意のものを選択すると共
に、読比し電圧発生回路12に対し、サンプリング回路
13からのサンプリング電圧を検知したことを示す検出
信号20を送出する。また、比較回路9はサンプリング
電圧選択回路11から選択されたサンプリング電圧と比
較値選択回路10からの基準電圧とを比較し、書込み消
去電圧選択回路4に補正信号19を出力する。上述した
基準値を記憶している比較値選択回路10はメモリセル
の緒特性から得られたメモリセルのしきい値および書込
み電圧に対する消去電圧の補正値が格納されており、比
較回路9とのデータのやりとりを行なう回路である。更
に、書込み消去電圧切換回路7は書込み消去電圧選択回
路4からの書込み消去電圧選択信号18から任意の書込
み消去電圧17を選択する回路であり、この切換回路7
に接続された高電圧発生回路8は複数の書込み消去用電
圧を発生する回路である。
された時に、第二のメモリセルアレイ5の各メモリセル
におけりON電流を検出し、これを電圧に変換する。読
出し電圧発生回路12は、書込み要求15が発行された
時、第二のメモリセルアレイ5に対してメモリセルをO
Nさせるための電圧(読比し電圧)を供給する。一方、
サンプリング電圧選択回路11はサンプリング回路13
からのサンプリング電圧から任意のものを選択すると共
に、読比し電圧発生回路12に対し、サンプリング回路
13からのサンプリング電圧を検知したことを示す検出
信号20を送出する。また、比較回路9はサンプリング
電圧選択回路11から選択されたサンプリング電圧と比
較値選択回路10からの基準電圧とを比較し、書込み消
去電圧選択回路4に補正信号19を出力する。上述した
基準値を記憶している比較値選択回路10はメモリセル
の緒特性から得られたメモリセルのしきい値および書込
み電圧に対する消去電圧の補正値が格納されており、比
較回路9とのデータのやりとりを行なう回路である。更
に、書込み消去電圧切換回路7は書込み消去電圧選択回
路4からの書込み消去電圧選択信号18から任意の書込
み消去電圧17を選択する回路であり、この切換回路7
に接続された高電圧発生回路8は複数の書込み消去用電
圧を発生する回路である。
以上、各構成回路の機能および動作について説明したが
、以下に本実施例の全体的な回路動作を第1図および第
2図を用い−て説明する。
、以下に本実施例の全体的な回路動作を第1図および第
2図を用い−て説明する。
第2図は第1図に示すメモリ各部の信号波形図である。
今、EEPRO’Mにおいて書込み状態というのはメモ
リセルに対して電荷が注入されている状態であり、消去
状態というのはメモリセルに電荷が注入されていない状
態であると定義する。
リセルに対して電荷が注入されている状態であり、消去
状態というのはメモリセルに電荷が注入されていない状
態であると定義する。
第1図および第2図に示すように、メモリセルアレイ1
のメモリセルに対して書込み要求15が発行されると、
書込み信号22に同期し、書込み消去電圧切換回路7か
らの書込み消去電圧17により書込みが行なわれる。こ
のときの書込み消去電圧17はメモリセルの初期特性で
決定される。
のメモリセルに対して書込み要求15が発行されると、
書込み信号22に同期し、書込み消去電圧切換回路7か
らの書込み消去電圧17により書込みが行なわれる。こ
のときの書込み消去電圧17はメモリセルの初期特性で
決定される。
この書込み動作の時に、第一のメモリセルアレイ1の他
に第二のメモリセルアレイ5にも同時に書込まれる。し
かる後、書込み信号22が立下ると、書込み要求15内
で発行されるΦに同期し、第二のメモリセルアレイ5に
対して読出し電圧発生回路12からメモリセルをONさ
せることが可能である最小電圧が印加される。このメモ
リセルをONさせることが可能な最小電圧は、メモリセ
ルの緒特性から決定されるものであり、理想的なメモリ
セルではしきい値電圧プラスαである。各メモリセルが
ONした時に流れる電流を各ビット毎にサンプリング回
路13でサンプリングし、電圧に変換する。この時、サ
ンプリング電圧選択回路11は各メモリセルの中で1ビ
ツトのみONした時および全ビットがONLな時に、読
出し電圧発生回路12に対して検出信号20を出力する
。
に第二のメモリセルアレイ5にも同時に書込まれる。し
かる後、書込み信号22が立下ると、書込み要求15内
で発行されるΦに同期し、第二のメモリセルアレイ5に
対して読出し電圧発生回路12からメモリセルをONさ
せることが可能である最小電圧が印加される。このメモ
リセルをONさせることが可能な最小電圧は、メモリセ
ルの緒特性から決定されるものであり、理想的なメモリ
セルではしきい値電圧プラスαである。各メモリセルが
ONした時に流れる電流を各ビット毎にサンプリング回
路13でサンプリングし、電圧に変換する。この時、サ
ンプリング電圧選択回路11は各メモリセルの中で1ビ
ツトのみONした時および全ビットがONLな時に、読
出し電圧発生回路12に対して検出信号20を出力する
。
この検出信号20により読出し電圧発生回路12は読出
し電圧を可変する。また、前記サンプリング電圧選択回
路11は各メモリセルのサンプリング電圧から最大値お
よび最小値のものを選択し、比較回路9に送出する。従
って、比較回路9はサンプリング電圧選択回路11から
の最大、最小のサンプリング電圧と比較値選択回路10
からの第一のメモリセルアレイ1を読み出すための電圧
(以下VTMとする)とを比較し、最小のサンプリング
電圧が小さければ書込み消去電圧選択回路4に対して補
正信号19を出さず、最大、最小のサンプリング電圧と
もに大きければ補正信号19を出す。ここで、補正信号
1つは第一のメモリセルアレイ1を読み出すための電圧
VTMと最大。
し電圧を可変する。また、前記サンプリング電圧選択回
路11は各メモリセルのサンプリング電圧から最大値お
よび最小値のものを選択し、比較回路9に送出する。従
って、比較回路9はサンプリング電圧選択回路11から
の最大、最小のサンプリング電圧と比較値選択回路10
からの第一のメモリセルアレイ1を読み出すための電圧
(以下VTMとする)とを比較し、最小のサンプリング
電圧が小さければ書込み消去電圧選択回路4に対して補
正信号19を出さず、最大、最小のサンプリング電圧と
もに大きければ補正信号19を出す。ここで、補正信号
1つは第一のメモリセルアレイ1を読み出すための電圧
VTMと最大。
最小のサンプリング電圧との差で異なる。このVTMと
の差が小さければ書込み電圧を上げるような補正信号1
9を出し、逆にVTMとの差が大きければ下げるような
補正信号19を出す。この最大、最小のサンプリング電
圧間の差はよほどのばらつきがない限り小さいので考慮
しなくても問題はない。この補正信号1つを基に書込み
消去電圧選択回路4は書込み消去電圧切換回路7に対し
て、その補正した書込み電圧を選択するための信号を送
る。これにより、書込み消去電圧切換回路7は高電圧発
生回路8から与えられる複数の書込み電圧の中から一つ
を選択する。このようにすることにより、次の書込みか
らは常に実際のメモリセルの実力にあった書込み電圧が
供給される。
の差が小さければ書込み電圧を上げるような補正信号1
9を出し、逆にVTMとの差が大きければ下げるような
補正信号19を出す。この最大、最小のサンプリング電
圧間の差はよほどのばらつきがない限り小さいので考慮
しなくても問題はない。この補正信号1つを基に書込み
消去電圧選択回路4は書込み消去電圧切換回路7に対し
て、その補正した書込み電圧を選択するための信号を送
る。これにより、書込み消去電圧切換回路7は高電圧発
生回路8から与えられる複数の書込み電圧の中から一つ
を選択する。このようにすることにより、次の書込みか
らは常に実際のメモリセルの実力にあった書込み電圧が
供給される。
尚、これは書込み時のみ行なわれ、消去時には行なわれ
ない。すなわち、メモリのしきい値の変動は書込み状態
のいずれかをチエツクすることにより、他方の変動は推
測可能である。従って、消去時には比較回路9において
、比較値選択回路10から消去時における補正を加えて
やり、実際の消去電圧を高電圧発生回路8からの複数の
消去電圧から選択してやる。
ない。すなわち、メモリのしきい値の変動は書込み状態
のいずれかをチエツクすることにより、他方の変動は推
測可能である。従って、消去時には比較回路9において
、比較値選択回路10から消去時における補正を加えて
やり、実際の消去電圧を高電圧発生回路8からの複数の
消去電圧から選択してやる。
本実施例において、書込み電圧の精度を上げるためには
、サンプリングする第二のメモリセルアレイ5を増やし
てやれば良いことがわかる。
、サンプリングする第二のメモリセルアレイ5を増やし
てやれば良いことがわかる。
第3図は本発明の第二の実施例を示す不揮発性メモリの
ブロック図である。
ブロック図である。
第3図に示すように、本実施例は前述した第一の実施例
と基本的に同じ動作をするが、第一のメモリセルアレイ
1の全アドレスあるいは特定のアドレスに対するメモリ
セルをサンプリングするため列デコーダ2および行デコ
ーダ3に対しても制御信号が必要になる。すなわち、本
実施例ではメモリセルのしきい値電圧検出専用のメモリ
セルを持つ必要がない上、サンプリング数を任意に可変
することができるという利点がある。
と基本的に同じ動作をするが、第一のメモリセルアレイ
1の全アドレスあるいは特定のアドレスに対するメモリ
セルをサンプリングするため列デコーダ2および行デコ
ーダ3に対しても制御信号が必要になる。すなわち、本
実施例ではメモリセルのしきい値電圧検出専用のメモリ
セルを持つ必要がない上、サンプリング数を任意に可変
することができるという利点がある。
以上説明したように、本発明のEEPROMは書込み消
去されるごとに変化するメモリセルの特性を常にサンプ
リングし、その特性に合わせて書込み消去電圧を設定(
可変)することができるので、メモリセルの特性が変化
しても、安定して書込み消去を行えるという効果がある
。また、本発明は不要なストレスがメモリセルに対して
加わらないようにしているので、メモリセルを長寿命化
させることができるという効果がある。
去されるごとに変化するメモリセルの特性を常にサンプ
リングし、その特性に合わせて書込み消去電圧を設定(
可変)することができるので、メモリセルの特性が変化
しても、安定して書込み消去を行えるという効果がある
。また、本発明は不要なストレスがメモリセルに対して
加わらないようにしているので、メモリセルを長寿命化
させることができるという効果がある。
第1図は本発明の第一の実施例を示す不揮発性メモリの
ブロック図、第2図は第1図に示すメモリ各部の信号波
形図、第3図は本発明の第二の実施例を示す不揮発性メ
モリのブロック図である。 1.5・・・メモリセルアレイ、2・・・列デコーダ、
3・・・行デコーダ、4・・・書込み消去電圧選択回路
、7・・・書込み消去電圧切換回路、8・・・高電圧発
生回路、9・・・比較回路、10・・・比較値選択回路
、11・・・サンプリング電圧選択回路、12・・・読
出し電圧発生回路、13・・・サンプリング回路、14
・・・書込み消去制御回路、15・・・書込み要求、1
6・・・消去要求、17・・・書込み消去電圧、18・
・・書込み消去電圧選択信号、19・・・補正信号、2
0・・・検出信号、21・・・読み出し電圧。
ブロック図、第2図は第1図に示すメモリ各部の信号波
形図、第3図は本発明の第二の実施例を示す不揮発性メ
モリのブロック図である。 1.5・・・メモリセルアレイ、2・・・列デコーダ、
3・・・行デコーダ、4・・・書込み消去電圧選択回路
、7・・・書込み消去電圧切換回路、8・・・高電圧発
生回路、9・・・比較回路、10・・・比較値選択回路
、11・・・サンプリング電圧選択回路、12・・・読
出し電圧発生回路、13・・・サンプリング回路、14
・・・書込み消去制御回路、15・・・書込み要求、1
6・・・消去要求、17・・・書込み消去電圧、18・
・・書込み消去電圧選択信号、19・・・補正信号、2
0・・・検出信号、21・・・読み出し電圧。
Claims (1)
- 電気的に書込み消去可能な不揮発性メモリにおいて、メ
モリセルと、前記メモリセルに電荷が注入されていると
き及び注入されていないときにそのメモリセルのしきい
値電圧を検出する手段と、検出されたしきい値電圧から
書込み消去電圧を決定する手段とを有し、前記メモリセ
ル特性に基づいて書込み消去電圧を変えることを特徴と
する不揮発性メモリ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27883688A JP2734017B2 (ja) | 1988-11-02 | 1988-11-02 | 不揮発性メモリ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27883688A JP2734017B2 (ja) | 1988-11-02 | 1988-11-02 | 不揮発性メモリ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH02123597A true JPH02123597A (ja) | 1990-05-11 |
JP2734017B2 JP2734017B2 (ja) | 1998-03-30 |
Family
ID=17602831
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP27883688A Expired - Lifetime JP2734017B2 (ja) | 1988-11-02 | 1988-11-02 | 不揮発性メモリ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2734017B2 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05258581A (ja) * | 1992-03-10 | 1993-10-08 | Fujitsu Ltd | 不揮発性半導体記憶装置 |
US5475249A (en) * | 1992-06-09 | 1995-12-12 | Seiko Epson Corporation | Nonvolatile semiconductor device to erase with a varying potential difference |
US6111304A (en) * | 1996-08-29 | 2000-08-29 | Nec Corporation | Semiconductor diffused resistor and method for manufacturing the same |
JP6249504B1 (ja) * | 2016-08-24 | 2017-12-20 | ウィンボンド エレクトロニクス コーポレーション | 半導体記憶装置 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63142595A (ja) * | 1986-12-05 | 1988-06-14 | Nissan Motor Co Ltd | 不揮発性記憶装置 |
-
1988
- 1988-11-02 JP JP27883688A patent/JP2734017B2/ja not_active Expired - Lifetime
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63142595A (ja) * | 1986-12-05 | 1988-06-14 | Nissan Motor Co Ltd | 不揮発性記憶装置 |
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US5798546A (en) * | 1992-06-09 | 1998-08-25 | Seiko Epson Corporation | Nonvolatile semiconductor device |
US6111304A (en) * | 1996-08-29 | 2000-08-29 | Nec Corporation | Semiconductor diffused resistor and method for manufacturing the same |
JP6249504B1 (ja) * | 2016-08-24 | 2017-12-20 | ウィンボンド エレクトロニクス コーポレーション | 半導体記憶装置 |
Also Published As
Publication number | Publication date |
---|---|
JP2734017B2 (ja) | 1998-03-30 |
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