JP4469087B2 - 高検知能力を有する不揮発性メモリおよびその方法 - Google Patents
高検知能力を有する不揮発性メモリおよびその方法 Download PDFInfo
- Publication number
- JP4469087B2 JP4469087B2 JP2000578818A JP2000578818A JP4469087B2 JP 4469087 B2 JP4469087 B2 JP 4469087B2 JP 2000578818 A JP2000578818 A JP 2000578818A JP 2000578818 A JP2000578818 A JP 2000578818A JP 4469087 B2 JP4469087 B2 JP 4469087B2
- Authority
- JP
- Japan
- Prior art keywords
- current
- source
- memory
- cell
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
- G11C11/5642—Sensing or reading circuits; Data output circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
- G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/32—Timing circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
- G11C2211/564—Miscellaneous aspects
- G11C2211/5644—Multilevel memory comprising counting devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
- G11C2211/564—Miscellaneous aspects
- G11C2211/5645—Multilevel memory with current-mirror arrangements
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/04—Arrangements for selecting an address in a digital store using a sequential addressing device, e.g. shift register, counter
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Read Only Memory (AREA)
- Catching Or Destruction (AREA)
- Road Signs Or Road Markings (AREA)
- Cosmetics (AREA)
- Measuring Or Testing Involving Enzymes Or Micro-Organisms (AREA)
Description
【０００１】
本発明は、一般に、電気的に消去可能でプログラム可能な読出し専用メモリ（ＥＥＰＲＯＭ）などのフローティングゲート半導体メモリおよびフラッシュＥＥＰＲＯＭに関し、さらに詳しく言えば、これらのメモリの状態を読出しもしくは検出するための回路および技術に関する。
【０００２】
データまたはプログラムを不揮発性の状態で記憶するためのディジタル回路において、ＥＥＰＲＯＭおよび電気的にプログラム可能な読出し専用メモリ（ＥＰＲＯＭ）が通常使用されている。これらのメモリは消去可能であり、それらのメモリセル内に書き込まれるかもしくは「プログラム」された新しいデータを有する。
【０００３】
ＥＰＲＯＭでは、電界効果型トランジスタ構造にあり、ソース領域とドレイン領域の間の上側に配置されているが、半導体基板のチャネル領域からは絶縁されているフローティング（非接続状態の）導電性ゲートが用いられている。次いで、フローティングゲート上にコントロールゲートが設けられているが、フローティングゲートからは絶縁されている。トランジスタのしきい値電圧特性は、フローティングゲートで保持される電荷量により制御される。すなわち、トランジスタのソース領域とドレイン領域の間が導電状態になるように、トランジスタが「オン」に切り換わる前にコントロールゲートに印加しなければならない電圧（しきい値）の最小量は、フローティングゲートの電荷レベルで制御される。
【０００４】
フローティングゲートは、ある範囲の電荷を保持できるため、ＥＰＲＯＭのメモリセルは、しきい値電圧窓内にあるあらゆるしきい値電圧レベルにプログラム可能である。デバイスの最小しきい値レベルと最大しきい値レベルによって範囲を定めたしきい値電圧窓の大きさは、デバイス特性、動作条件および履歴に左右される。このしきい値電圧窓内のそれぞれ別々に分解可能なしきい値電圧レベルを用いて、主に、セルの明確なメモリ状態が特定される。
【０００５】
実際、セルのメモリ状態は、参照電圧がコントロールゲートに印加される場合、セルのソース電極とドレイン電極の間を流れる導電電流を検出することで通常読み出される。したがって、セルのフローティングゲートにかかる各所与の電荷に対して、対応するしきい値電圧が検出されるか、もしくは同等に、参照コントロールゲート電圧に対して対応する導電電流が検出される場合がある。同様に、フローティングゲートにプログラム可能な電荷の範囲は、対応するしきい値電圧窓かもしくは対応する導電電流窓を規定する。
【０００６】
ＥＰＲＯＭメモリに関して、メモリセルとして作用するトランジスタは通常、基板チャネル領域から薄いゲート誘電体を介してフローティングゲートに電子を加速することによって、２つの状態のうちの１つの状態にプログラムされる。メモリ状態は、紫外線を放射することでフローティングゲート上にかかる電荷を除去することによって消去可能である。
【０００７】
電気的に消去可能でプログラム可能な読出し専用メモリ（ＥＥＰＲＯＭ）は同様の構造をもっているが、適切な電圧を印加してフローティングゲートから電荷を除去するためのメカニズムをさらに備えるものである。
【０００８】
このようなＥＥＰＲＯＭセルのアレイは、セルアレイ全体かもしくはセルアレイのセルの有効グループが一緒に（すなわち、瞬間に）消去される場合、「フラッシュ」ＥＥＰＲＯＭアレイと称される。一旦消去されると、セルのグループは再度プログラム可能である。
【０００９】
図１は、一連のビット線２０、２２、２４、・・・とワード線３０、３２、・・・によりアスセス可能なＥＰＲＯＭ、ＥＥＰＲＯＭまたはフラッシュＥＥＰＲＯＭなどの不揮発性メモリセル１０の通常のアレイが略図的に示されている。各メモリセル４０は、ソース４３、ドレイン４４、コントロールゲート４６およびフローティングゲート４８を有する。
【００１０】
ＥＰＲＯＭまたはＥＥＰＲＯＭセルの二次元アレイのある特定のセルを読出し用にアドレスするためには、通常、アドレスされるセルを含む列にある一組のソース線とドレイン線にソース・ドレイン電圧を印加し、さらにアドレスされるセルを含む行にあるコントロールゲートに接続されたワード線にコントロールゲート電圧を印加することによって行われる。
【００１１】
図２は、行デコード回路５０、列デコード回路５２および読出し回路６０を備えた不揮発性メモリセル１０のアドレス可能なアレイを略図的に示すものである。
【００１２】
図１を再度参照すると、セル４０がプログラムかもしくは読出し用にアドレスされる場合、セルのコントロールゲート４６、ソース４３およびドレイン４４に、それぞれ適切なプログラム電圧または読出し電圧（ＶCG、ＶS 、ＶD ）が供給されなければならない。セル４０のコントロールゲートに接続されるワード線３０にＶCGを接続するための行デコーダ５０にアドレスが付与される。ソース線２０にＶS を接続しドレイン線２２にＶD を接続するための列デコーダ５２に同じアドレスが付与され、これらはそれぞれセル４０のソースとドレインに接続される。
【００１３】
アドレスされたメモリセル４０のメモリ状態は、セルのソースとドレイン全体に適切な動作電圧を印加し、ソースとドレイン間に流れる導電電流レベルを検出する読出し回路６０で読み出される。
【００１４】
通常の２状態ＥＥＰＲＯＭセルでは、少なくとも１つの電流ブレークポイントレベルを設けることで、導電窓を２つの領域に分けることができる。セルが読み出されると、このソース／ドレイン電流はブレークポイントレベル（または参照電流Ｉref ）と比較することによって、１つのメモリ状態に決定される。読み出された電流がブレークポイントレベルもしくはＩref よりも大きければ、セルは１つの論理状態（例えば、「０」状態）にあると決定され、電流がブレークポイントレベルよりも小さければ、セルは他の論理状態（例えば、「１」状態）にあると決定される。したがって、このような２状態セルには１ビットのディジタル情報が記憶される。外部にプログラム可能な参照電流源がメモリシステムの一部として設けられ、ブレークポイントレベル電流を発生する。
【００１５】
セルがある所与の状態にプログラムされる場合、フローティングゲートにインクリメント電荷を加える毎に、セルは連続的なプログラム電圧パルスを受ける。これらのパルス間で、セルは読み返されるかもしくは検証されて、ブレークポイントレベルに対するソース・ドレイン電流を決定する。プログラミングは、電流の状態が導電窓を区切って出来た領域のうち望ましい領域にあることが検証された場合に停止する。
【００１６】
複数状態または複数レベルのＥＥＰＲＯＭメモリセルでは、導電窓は、各セルが２ビット以上のデータを記憶できるように２以上のブレークポイントによって３以上の領域に分けられる。したがって、所与のＥＥＰＲＯＭアレイが記憶可能な情報は、各セルが記憶できる状態の数が増えれば増大する。複数状態もしくは複数レベルのメモリセルを有するＥＥＰＲＯＭもしくはフラッシュＥＥＰＲＯＭは、米国特許第５，１７２，３３８号公報に記載されている。
【００１７】
図３Ａは、従来の技術のもので、センスアンプＳＡ１、・・・、ＳＡｋのバンクによって読み出されるメモリセル１〜ｋのチャンクを示すものである。各センスアンプは、これが接続されるセルのソース・ドレイン電流を検出する。読出し性能を上げるために、チャンク毎に平行して複数のセルが通常読出しされる。したがって、セル１、２、・・・、ｋはセンスアンプ１、２、・・・、ｋによりそれぞれ読出しされ、出力Φ1 、Φ2 、・・・、Φk はチャンクシフトレジスタが受け取る。チャンクの全てのビットがチャンクシフトレジスタに格納される場合、チャンクは一続きの状態にシフトされる。例えば、各セルの導電窓が３つのブレークポイントで区切られている例を挙げる。各センスアンプは、チャンクにあるセルのソース・ドレイン電流を検出し、それを３つの参照電流Ｉref1、Ｉref2 およびＩ ref3と比較してあるメモリ状態に決定する。したがって、３つのブレークポイントは主に、導電窓をセルの４つのメモリ状態を表す４つの領域に区分けすることができる。
【００１８】
しかしながら、実際のところ、検出したセルの電流とそれと比較する参照電流の両方にノイズがあるため、２つの電流が共にエラーマージン内に近ければ、セルのメモリ状態を明確に決定することができない。これを補償するために、通常、区分けされた領域内にセルがプログラムされる。こうして、ノイズがあるために検証または読出しにエラーが生じても、安全マージンがプログラムされているため、セルのプログラムされた状態を正確に読出すことができる。これは、各ブレークポイントまたは参照電流の周辺にマージンまたはガードバンドを設けることで達成される。プログラム検証中、区分けした窓の所望の導電領域内に確実にプログラムされるように、検知されたセル電流はこのようなマージンをクリアしなければならない。
【００１９】
図３Ｂ（ａ）は、各クロックサイクルで読出しが行われている場合の参照クロックを示してる。図３Ｂ（ｂ）は、電流が不規則で読出し準備ができていない場所を読出す初期セットアップ期間を示している。このセットアップ期間が終了した後、電流は安定かつ静止した状態に落ちつき、読出し準備状態（すなわち、セルの電流と参照電流の比較）になる。図３Ｂ（ｃ）は、読出しがクロックサイクル毎に取られる場合、検知したセル電流は、通常、ΔＩで示されるノイズ変動を有する。
【００２０】
図３Ｃは、不揮発性メモリの導電窓を個別の領域に区分けするために複数のブレークポイントレベルを用いてマルチ状態の記憶を可能にし、さらに各ブレークポイントレベルの周りにガードバンドを用いることで、ノイズ変動を可能にしている。この例において、導電窓は約１μＡ〜約５０μＡである。３つのブレークポイントＩref1、Ｉref2、Ｉref3（例えば、６、２０および４０μＡ）は、ソース−ドレイン域または窓を、それぞれ「３」、「２」、「１」「０」のメモリ状態で表される４つの領域に区分けする。読出しは、５Ｖに設定されたコントロールゲートの電圧で実行される。４本のＩ（ｔ）対ＶCGの実線は、それぞれが４つのメモリ状態に対応するもので、メモリセルのフローティングゲートにプログラムされる４つの電荷レベルを示すものである。ノイズ変動ΔＩを可能にするために、セルがプログラムされる場合、ブレークポイントの片側にΔＩのマージンが設定される。したがって、セルは、マージンをクリアする検出電流を起こす電荷でプログラムされなければならない。このように、セルが連続して読出される場合、ノイズ変動に関連するΔＩのエラーがあっても、セルの状態を正確に読出すことができることになる。
【００２１】
例えば、マージンは各ブレークポイントの周辺に±５μＡのものを設けて、１０μＡ幅のガードバンドを形成してもよい。３つのガードバンドを用いると、電流窓の６０パーセントを占めることにもなる。したがって、マージンまたはガードバンドを用いることによって、メモリセルの導電窓の貴重な空間がかなり使用されてしまうため、形成可能な区分数が大幅に減少する。その結果、過去のフローティングゲートメモリデバイスのほとんどは２状態のものであり、これらのデバイスの記憶容量を２状態よりもかなり大きいものにすることは困難である。
【００２２】
したがって、本発明の主要な目的は、各セルが２よりも実質的に大きいメモリ状態を支持できる場合、フローティングゲートメモリの記憶容量を高めることである。
本発明のさらなる目的は、ＥＰＲＯＭ、ＥＥＰＲＯＭまたはフラッシュＥＥＰＲＯＭ集積回路メモリチップの一部として、読出しプログラム回路を改良することである。
本発明のさらなる目的は、製造がより単純かつ容易で、使用期間を延長しても良好な精度と信頼性が得られる読出しプログラム回路を提供することである。
本発明のさらなる別の目的は、コンピュータシステムにおいて磁気ディスク記憶デバイスを取り替えることが可能なフラッシュＥＥＰＲＯＭ半導体チップを提供することである。
【００２３】
上記および追加の目的は、メモリセルのフローティングゲート内にプログラム可能な電荷域がセルのソースおよびドレインにかかる対応するセル導電電流によって検出可能な対応する導電状態域を生じさせる場合と、各分解可能な導電状態が論理メモリ状態を表すために用いられる場合のＥＥＰＲＯＭアレイの読出し書込み回路および技術を改良することによって達成され、この改良はセンスアンプであり、さらに、セル電流のノイズ変動に対して十分な時間の所定の期間にわたってセル電流を平均化してある所定の値に取消しすることによって、セル電流レベルの検知精度が実質的に向上し、さらにプロセス中にディジタルドメインでノイズを取消した電流レベルを直接あるメモリ状態に分解することも行う方法によって達成される。
【００２４】
検知精度を上げることによって、セルの導電状態の範囲（導電窓）を微細に区分けすることができ、高密度の記憶が達成される。このようにして、メモリセルの寿命が延びた期間でも各メモリセル内に２以上または実質的に３以上の明確な状態をもつことが可能となるため、１以上または実質的に２以上のビットが各セル内に確実に記憶される場合がある。
【００２５】
従来のセンスアンプが劣っている理由は、ノイズのセル電流を検知するためである。導電窓の状態を区別するために用いられるさらなる別のノイズ参照電流と比較することで、アナログドメインのメモリ状態を分解しなければならないことから、さらにエラーの度合いが増すことになる。瞬間で検知する入力ノイズの除去能力が低い。また、出力スイッチングからのノイズがあると同時に電力線のノイズの除去能力が低い。検知および分解エラーを補償するために、導電窓を区分けするためにマージンを設定しなければならない。これによって、導電窓を微細に区分けすることができなくなり、セルの記憶密度が低くなる。
【００２６】
本発明の一実施形態によると、セル電流は、セル電流に比例する周波数で波列を出力する電流・周波数変換器によって平均化される。変換器は、セル電流のノイズ変動に比較して長いある所定の積分時間動作し、その時間内に波列セグメントを出力する。波列セグメントのサイクル数は、カウンタによって計数され、検知された時間平均化電流に比例する。タイマ回路は積分時間のタイミング（時間測定）を与える。
【００２７】
ｎビットセルのカウンタの一実施形態において、カウンタは、一連の少なくともｎ個縦につながった２で割る分周器からなり、これを組み合わせて二進法でメモリ状態として波列セグメントにカウントを出力する。
【００２８】
好適な実施形態では、セルのグループ（チャンク）が並列に検知され、検知された状態がシフトレジスタによりチャンク毎にシフトされる。このようにして、並列にセルのチャンクを検知する場合時間を短縮できることにより、各セルの時間平均化検知の実行にかかる長い時間が補償されるとになる。
【００２９】
したがって、本発明は、未処理のノイズ変動を有するセル電流を検知し、アナルグドメインで別のノイズ参照電流と比較することにより、導電窓の検知された電流の相対位置を決定する必要がなくなることによって、さらに検知精度が上がることになる。
【００３０】
本発明の別の実施形態によると、メモリセル電流が参照電流と比較される現存するセンスアンプ構造が適用される。所定の値に取消しするためにノイズ変動に必要な所定の期間中２つの電流間の比較が行われる場合、積分比較器が用いられる。積分比較器の好適な実施形態は、対称的で、スイッチングされたものかまたはスイッチングされていないコンデンサ差動増幅器を含む。この結果得られる利点は、現存する最適な回路にほとんど修正を加える必要がない点である。さらに、従来の公知の積分増幅器技術またはスイッチングされたコンデンサ差動増幅器が用いられてもよい。同様に、これらの技術は通常、フィルタリング、オフセット取消しおよび電源を含むアナログ・ディジタル変換かまたは他のノイズ除去などのすでに確立した他の技術と組み合わせて用いられる。
【００３１】
本発明のさらなる目的、特徴および利点は、好適な実施形態の以下の記載から理解され、この記載は添付の図面と組み合わせてなされるべきものである。
【００３２】
上述したように、従来のセンスアンプでは精度が低いため、フローティングゲートメモリデバイスの導電窓内にマージンおよびガードバンドを設ける必要がある。導電窓内の区分け数を大きくすると、このような占める割合も大きくなる。したがって、セルがマルチ状態のデータを記憶できるように区分け数を増やすことが難しくなる。
【００３３】
本発明の１つの重要な特徴は、検知デバイスに固有のノイズを適切に処理することによって、検知精度を上げて、マージンまたはガードバンドの幅を大幅に減少させることである。
【００３４】
図４Ａは、本発明の一般的かつ好適な実施形態によるセンスアンプの略図的ブロック図である。セル１００がセンスアンプ１１０で検知したソース・ドレイン電流Ｉ（ｔ）を有する。Ｉ（ｔ）には通常、ΔＩで示されるノイズ変動があり、図３Ｂおよび図４Ｂで示すようなノイズ成分が存在する。センスアンプ１１０の１つの特別な特徴は、ある所定の期間Ｔにわたって時間平均化電流＜Ｉ（ｔ）＞T を効果的に発生させる積分器１１２によりこのように変動する電流を処理することである。Ａ／Ｄモジュール１１４はさらに、検知されたアナログ時間平均化電流を出力メモリ状態Φに対応するディジタル形式に変換する。
【００３５】
図４Ｂは、ノイズの周期性の特徴を示す期間（以下、特性期間と呼称する）ＴΔ I でノイズ変動を有するソース・ドレイン電流Ｉ（ｔ）と、その結果に生じた電流を本発明のセンスアンプで処理した時間平均化＜Ｉ（ｔ）＞T を示す。メモリセルの検知したソース・ドレイン電流は、時間依存のランダムノイズ成分ΔＩを有する。Ｉ（ｔ）が十分な時間Ｔで平均化される場合、ノイズ変動は実質的に取り消される。＜Ｉ（ｔ）＞T にその結果生じるエラーは、ΔＩよりも実質的に小さいδＩで与えられる。平均化に必要な時間は、ノイズ変動の特徴時間ＴΔ I よりも実質的に大きい時間Ｔである。この時間ＴΔ I は、所定量のノイズ変動が取消される時間として規定することができる。
【００３６】
例えば、多くのＥＥＰＲＯＭまたはフラッシュＥＥＰＲＯＭデバイスにおいて、特性変動時間ＴΔ I は、１０ナノ秒から数百ナノ秒のものとされる。したがって、これらの通常のデバイスでは、平均化または積分時間Ｔは、ＴΔ I よりも実質的に大きいものが好ましい。それとは対照的に、Ｉ（ｔ）の従来の検知は、ＴΔ I よりも短い時間で瞬時に検知されている。
【００３７】
図４Ｃは、どのようにこのような特性変動時間が規定されるかを示している。このグラフは、時間平均化した検知電流＜Ｉ（ｔ）＞T 対平均化または積分時間Ｔのノイズ変動のプロットである。積分時間Ｔがゼロである場合、時間平均化を行わない従来の場合のように、検知電流のノイズ変動はΔＩで与えられる。平均化時間が増大すると、時間平均化された検知電流のノイズ変動は、位相が取消されるため減少する。特性の平均化または積分時間ＴΔ I は、平均的な変動が因数κが例えばｅ-1であるκにより減少されるまで、検知電流の平均化を実行するための時間として規定される。
【００３８】
図４Ｄは、従来の技術の図３Ｃのものと比較すると、ガードバンドがかなり減少した本発明の１つの利点を示すものである。時間平均化検知電流がエラーδＩ＜＜ΔＩを有するため、区分けされた導電窓の各ブレークポイントの周辺にあるガードバンドは実質的に減少される。これにより、有益な導電窓の空間が無駄にならなくなり、より多くの区分けが可能になることで、さらに高密度のマルチ状態を達成することができる。
【００３９】
図５は、本発明の好適な実施形態による図４Ａに示すセンスアンプの詳細な略図的ブロック図である。
【００４０】
ｋ個（例えば、ｋ＝１２８）のセルのチャンクが、ｋ個のセンスアンプ、例えば１３０、１４０、・・・、１５０などの対応するバンクによって並列に検知される。センスアンプのバンクは、チャンク毎にデータをシフトするマルチ状態チャンクシフトレジスタ１６０内に読み込まれたｋ個の検知状態Φ1 、Φ2 、・・・、Φk のデータチャンクを出力する。
【００４１】
センスアンプ１３０などの各センスアンプは、電流・周波数（Ｉ／ｆ）変換器１３２およびカウンタ１３４からなる。好適な実施形態では、Ｉ／ｆ変換器は、セルの電流Ｉ1 を電流Ｉ1 に比例した周波数ｆ1 を有する波列に変換する。次いで、この周波数ｆ1 は、論理メモリ状態Φ1 を求めるためにカウンタ１３４により測定される。センスアンプ１３０内にあるＩ／ｆ変換器１３２とカウンタ１３４は、積分時間Ｔにわたってこれらの動作を実行する。
【００４２】
したがって、積分時間Ｔにわたって、波列区分がＩ／ｆ変換器１３２により発生される。波列の周波数が電流Ｉ1 に比例するため、この区分に含まれるサイクル数にも当てはまる。カウンタ１３４でこの区分にあるサイクル数を計数することによって、Ｉ1 の大きさ、つまりはセル１００のメモリ状態が求められる。Ｉ／ｆ変換器１３２の動作とカウンタ１３４の動作は時間Ｔにわたって実行されるため、図４Ａに示された積分器１１２による時間平均化動作と、Ａ／Ｄユニット１１４によるディジタル変換動作とを組み合わせたものと同じである。
【００４３】
タイマ回路１７０は、ストローブライン１７３のストローブ信号形式で積分時間Ｔのタイミングを発生する。ストローブ信号は、チャンクに関連するセンスアンプ、例えば１３０、１４０、・・・、１５０などの各センスアンプのタイミングを制御する。
【００４４】
波列のサイクル数が積分時間に比例するため、正規化した積分時間は、参照電流Ｉref から発生した周波数ｆref を有する参照波列の所与のサイクル数Ｎref の計数にかかる時間によって決定される。タイマ回路１７０は、Ｉref を受信し参照波列区分を発生させるためのＩ／ｆ変換器１７２と、参照区分にあるサイクル数を計数するためのカウンタ１７４とからなる。
【００４５】
入力電流Ｉref は、参照電流を供給する電流源１７６によって与えられる。好適な実施形態では、Ｉref は、メモリセルのソース・ドレイン電流をスケーリングすることによって与えられる。同様の技術が米国特許第５，１７２，３３８号公報に記載されており、この内容全体が参照により本願明細書に引用されるものとする。Ｉref は、メモリデバイスのセルが容易にスケーリングされた導電窓の上限を表すように支持する最も高いとされる導電電流になるように選択されることが好ましい。
【００４６】
カウンタ１７４は、Ｉ／ｆ変換器１７２から波列の計数されたＮref サイクルになった後、ストローブ発生器１８０にＳＴＯＰ信号を出力する。
【００４７】
図６（ａ）〜６（ｄ）は、図５に示したストローブ発生器のタイミング図である。動作中、タイマ回路１７０のストローブ発生器１８０は、図６（ｄ）に示されるストローブ信号ＳＴＲＯＢＥを発生する。実質的に、積分時間Ｔは、ＨＩＧＨ状態のＳＴＲＯＢＥで開始し、ＬＯＷ状態のＳＴＲＯＢＥで終了する。ＳＴＯＲＯＢＥは、図６（ａ）に示すＳＴＡＲＴ信号に応答して、立ち上がり縁でＨＩＧＨになり、ＳＴＯＰ信号に応答してＬＯＷになる。
【００４８】
入力端１７１を介してタイマ回路によりＳＴＡＲＴ信号が受信される。ＳＴＡＲＴによりＳＴＲＯＢＥがＨＩＧＨ状態になり、またＩ／ｆ変換器１７２およびカウンタ１７４もイネーブル状態になる。したがって、図６（ｂ）に示す波列がＩ／ｆ変換器１７２から出始め、そのサイクル数がカウンタ１７４で計数される。カウント数がＮref に達したときにＳＴＯＭタイミングが制御される。この場合、図６（ｃ）に示すＳＴＯＰ信号がストローブ発生器に供給されて、ＳＴＯＲＯＢＥの立ち下がり縁を発生し、このとき積分時間Ｔは終了する。上述したように、積分時間Ｔは、特性の変動時間ＴΔ I よりもかなり大きいものが好ましく、通常のメモリデバイスでは、Ｔはおよそ１００ナノ秒以上のものである。
【００４９】
図７（ａ）〜７（ｅ）は、図５に示されたセンスアンプのタイミング図である。図５に関連して記載したように、センスアンプ１３０、１４０、・・・、１５０の各センスアンプは、ｋ個のメモリセル１００、１０２、・・・、１０４のチャンクのソース・ドレイン電流Ｉ1 、Ｉ2 、・・・、Ｉk をそれぞれ検知する。検知した電流Ｉ1 、Ｉ2 、・・・、Ｉk の各電流は、関連するセンスアンプのＩ／ｆ変換器により、図７（ｃ）〜７（ｅ）に示すように、周波数ｆ1 、ｆ2 、・・・、ｆk を有する関連する波列に変換される。
【００５０】
図７（ａ）〜７（ｅ）を比較しやすくするために、図６（ｄ）および６（ｂ）に示すタイマ回路のタイミングを図７（ａ）および７（ｂ）として再度示す。上述したように、積分時間Ｔは、正規化される場合、Ｉref 変換により生じた波列のＮref サイクル数の計数にかかる時間によって与えられ、Ｉref は導電窓の上限に対応する。したがって、Ｎref は、導電窓の上限に対応して、最も大きなカウントとなる。Ｉ1 、Ｉ2 、・・・、Ｉk などのその他すべての検知した電流は、Ｎref の端数である対応するカウントＮ1 、Ｎ2 、・・・、Ｎk を有する波列を発生する。このようにして、導電窓の全範囲にＮref が広がっており、Ｎ1 、Ｎ2 、・・・、Ｎk の対応状態が導電窓のＮref の端数として相対スケールで決定される。
【００５１】
１３４および１７４などのカウンタは、波列のサイクル数を計数するために、略図的に記載されている。端数サイクスの計数も可能であることを理解されたい。
【００５２】
図７（ｃ）〜７（ｅ）は、３つのメモリセルにプログラムされうるメモリ状態の例を示すものである。これらの状態は、０．５５Ｎref 、０．２Ｎref および０．３３Ｎref であるとそれぞれ検知されている。一つの例において、導電窓は、（１／８、２／８、３／８、４／８、５／８、６／８、７／８）Ｎref にある７個のブレークポイントで８個の領域に区分けされている。このように区分けすることによって、論理状態（「０」〜「９」）が区別され、各セルが３ビットのデータを格納できる。このような区分け法において、３つのセルは、それぞれ論理状態（「５」、「１」、「２」）にある。別の例では、導電窓は、（１／１６、２／１６、３／１６、４／１６、５／１６、６／１６、７／１６、８／１６、９／１６、１０／１６、１１／１６、１２／１６、１３／１６、１４／１６、１５／１６）Ｎref にある１５個のブレークポイントで１６個の領域に区分けされてもよい。このように区分けすることによって、１６個の論理状態が可能となり、各セルが４ビットのデータを格納できる。３つのセルは、それぞれ論理状態（「９」、「４」、「６」）にある。
【００５３】
したがって、条件Ｔ＞＞ＴΔ I がすでに満たされている場合、セルの導電窓の区分け数かまたはその倍数に対応するようにＮref を選択することが好ましいことが分かる。このようにして、検知されたセル電流＜Ｉ（ｔ）＞T から生じるカウントは論理状態に対応することになる。
【００５４】
図８は、図５に示すセンスアンプのカウンタの好適な実施形態を示すものである。上述した４ビットセルにおいて、１６個の論理状態（「０」〜「１５」）があることになり、３つのセルから検知された論理状態は、それぞれ（「９」、（４」、「６」）である。これらの論理状態が二進法で表される場合、これらの状態Φはそれぞれ（「１００１」、「０１００」、「０１００」）である。電流が変換された波列を受信し、カウントして、検知した論理状態を４つの二進ビット（Φ11、Φ12、Φ13、Φ14）にコード化するカウンタ１３４は、連続した４つの２で割る分周器１８０、１８２、１８４、１８６により与えられる。４つの二進ビットは、適切な時に４ビットレジスタ１６１にラッチされる。４ビットレジスタ１６１は、図５に示したシフトレジスタ１６０のセル１００の成分と関連するマルチビットレジスタ示すものである。波列ｆ1 は、第１の分周器１８０により受信され、この除算器は周波数を２等分した波列ｆ1 ／２を出力する。この出力は、２つの経路に別れて送信される。第１の経路では、４ビットレジスタ１６１の最初のビットにラッチされる第１のビットΦ11として送信される。第２の経路では、第２の分周器１８２内に入力され、周波数を２等分した波列として出力して、周波数ｆ1 ／４を有する波列が得られる。再度、４ビットレジスタ１６１の第２のビットにΦ12として出力がラッチされる。同様に、分周器１８４、１８６からの出力は、それぞれΦ13およびΦ14としてラッチされる。一般に、ｎビットのセルでは、ｎ個のつながった分周器がある。
【００５５】
図９Ａは、本発明の好適な実施形態によるもので、図５に示すストローブ発生器の略図的ブロック図である。４ビットセルの区分けの場合では、信号線１８１にＳＴＯＰ信号を発生させるために、４入力ＮＡＮＤゲート１７８が用いられる。図６（ｃ）に示すように、Ｎref サイクル数が参照電流Ｉref から変換された波列に計数された場合、ＳＴＯＰ信号が発生する。４ビットセルでは、Ｎref ＝１６であれば、１６サイクルすべてのカウントは、二進状態「１１１１」に対応する最後の論理状態「１６」になる。図５に示すタイマ回路を参照すると、カウンタ１７４は図８に示したカウンタに類似したものである。カウンタ１７４が周波数ｆref を有する参照波列の計数を終了した後、その出力二進状態は、（Φref1 、Φ ref2、Φref3、Φref4）＝（１、１、１、１）で与えられる。信号線１８１のＳＴＯＰ信号は、ＮＡＮＤゲート１７８への４つの入力がすべて「１」の場合に発生する。一般に、ｎビットセルでは、Ｎref ＝２n であり、二進形式の最後の論理状態は、ｎ個の「１」で与えられ、ＮＡＮＤゲート１７８はｎ個の入力を有する。
【００５６】
図９Ｂは、図５に示されたストローブ発生器の別の実施形態を示すものである。４ビットセルでは、タイマ回路のカウンタ１７４は、図８で示したものに２で割る分周器１８８を追加して修正されたものである。ＳＴＯＰ信号が分周器１８８から出力され、最後のカウントがＳＴＯＰ信号に「１」から「０」の状態に変化させる。
【００５７】
図１０Ａは、図５に示した電流・周波数変換器の好適な実施形態を示すものである。変換される電流Ｉは、入力端２００を介して２つの相補的な発振器２１０、２２０内に入力され、その結果生じた相補的な出力ｚとｚ* は、セット・リセット（Ｓ−Ｒ）ラッチ２３０への入力として使用され、変換された波列信号ｆとその相補信号ｆ* を発生する。波列信号ｆとｆ* は、フィードバックされて、相補的な発振器２２０、２１０のタイミングを調節する。発振器２１０への入力線２１１のＥＮＡＢＬＥ* 信号は、発振器を開始および停止させるように作用する。
【００５８】
図１０Ｂは、図１０Ａに示した発振器２１０をより詳細に示したものである。実質的に、一端で電圧源Ｖccに接続され、他端で入力線２００からの電流源に繋がれたノード２１４に接続されたコンデンサ２１２は、常に充放電されている。この場合、電流源は、検知されるセルのソース・ドレイン電流である。充放電の速度は、検知された電流に比例している。また、この速度は、コンデンサ２１２の静電容量Ｃとトリップ点電圧Ｖref に依存している。Ｖref 電圧は、Ｖref 供給源２１５から供給され、ノード２１４での電圧Ｖs がＶref 電圧に到達する時に、コンデンサ２１２の放電が始まる。コンデンサ２１２を分路するｐチャネルトランジスタ２１８は、トランジスタ２１８の導電時に放電経路を形成する。ｐチャネルトランジスタ２１８のタイミングは、Ｓ−Ｒラッチの出力から線２３１を通して信号ｆ* により供給されるゲート電圧で制御される。充放電の速度は、ノード２１４での電圧Ｖs により変化する。Ｖs は、パルス発生器２４０内に供給されて、線２１１にＥＮＡＢＬＥ* によりイネーブル状態になったとき、パルス列ｚを発生する。次いで、Ｓ−Ｒラッチ２３０により波列ｆまたはｆ* を発生するために、パルス列ｚが使用される。
【００５９】
図１０Ａに示すＩ／ｆ変換器１７２の動作と、図１０Ｂに示す発振器２１０の動作は、図１１（ａ）〜１１（ｇ）に示すタイミング図と組み合わせて考慮すると最も理解しやすい。
【００６０】
線２１１のＥＮＡＢＬＥ* 信号がＬＯＷの状態である場合、パルス発生器２４０はイネーブル状態になる。コンデンサ２１２が充電を開始すると、電位差がコンデンサに発生し、ノード２１４の電圧Ｖs がＶccから線形に減少する（図１１（ｂ）の第２列目参照）。Ｖs が参照電圧Ｖref に達するとき、パルス発生器は、Ｓ−Ｒラッチ２３０を設定するために使用されるパルス（図１１（ｄ）の第２列目と第３列目の間）の形で信号ｚを出力する。波列ｆの次の立ち上がり縁を発生させる（図１１（ｆ）の第３列目参照）ために、この信号ｚがＳ−Ｒラッチ２３０をセットする。
【００６１】
同時に、相補出力ｆ* は、ＬＯＷ状態に移行し、コンデンサ２１２を充電モードから放電モードへと変化させるようにフィードバックされる。これは、分路トランジスタ２１８の導電により達成される。ｆ* のＬＯＷ状態は、コンデンサ２１２の放電経路を供給する分路トランジスタをオン状態にする。放電中、コンデンサの電圧が減少し、Ｖs がＶref からＶccへと増大することになる（図１１（ｂ）の第３列目参照）。
【００６２】
分路トランジスタ２１８のゲートのｆ* がＨＩＧＨ状態になると、コンデンサは充電モードに戻すように切換えを行う。ｆ* の縁は、Ｖs をＶref に到達させる相補的発振器２２０により引き起こされる。このようにして、発振器の１つが充電している間、もう一つの発振器は放電する。充放電モードを切換える前に発生しているであろうコンデンサ２１２の値と電圧Ｖref を調整することによって制御される。
【００６３】
図１０Ｃは、図１０Ｂに示したパルス発生器の好適な実施形態を示す。パルス発生器２４０は、直列に接続した一対のｐチャネルトランジスタとｎチャネルトランジスタ２４２、２４４によって実行される。これらに共通のノード２４３は、信号ｚとして線２１９を介して出力される。実質的に、ｎチャネルトランジスタ２４４がオフ状態にある間（図１１（ｄ）の第２列目と第３列目の間参照）、ノード２４３は、トランジスタのしきい値電圧ＶT に等しいかまたはそれよりも小さい参照電圧Ｖref 、すなわちＶref ＝ＶT にトランジスタのゲート電圧が下がる場合、ノード２４３はｐチャネルトランジスタ２４２により引き上げられる。これが起こるのは、トランジスタ２４２のゲートに接続されるコンデンサ２１２からのＶs がＶref （＝ＶT ）に落ちるとき（図１１（ｂ）の第２列目参照）である。ｐチャネルトランジスタ２４２がオフ状態にある間、ゲートへのＨＩＧＨ信号によりオン状態に切換わるときに接地するようにｎチャネルトランジスタ２４４により引き下げられる。ｎチャネルトランジスタは、ＬＯＷ（またはＨＩＧＨ）状態の入力信号ｆ* によりオン（またはオフ）状態に切換えられ、この信号はインバータ２３３によりＨＩＧＨ（またはＬＯＷ）信号へと逆に換えられる。したがって、ノード２４３または信号ｚが高く引き上げられるとすぐに、ＬＯＷ状態のｆ* （図１１（ｇ）の第２列目および第３列目の間参照）によって再度引き下げられる。第２のｎチャネルトランジスタ２４８を用いて、ＥＮＡＢＬＥ* 信号がゲートへの線２１１でＨＩＧＨになるときに接地するようにショートさせることによって、出力線２１９の信号ｚを不能にする。
【００６４】
図１２は、本発明の別の好適な実施形態によるもので、図４Ａに示すセンスアンプのより詳細な略図的ブロック図を示すものである。さらに詳しく言えば、本発明の特徴は、ＥＥＰＲＯＭまたはフラッシュＥＥＰＲＯＭデバイスの現存するセンスアンプに組み合わせることである。好適なマルチレベルのセンスアンプは、米国特許第５，１６３，０２１号公報に開示されており、その関連する内容は本願明細書に参照により引用されるものとする。
【００６５】
図１２は、ソース・ドレイン電流ＩC が３つの参照電流に対してセンスアンプにより検知されるメモリセル１００を示すものである。ここに挙げた例は、３つの参照電流により区別されたしきい値窓の４つの区間のうちの１つの区間にプログラムされる電流を有することが可能なマルチレベルセルである。したがって、この例では、メモリセル１００は２ビットのデータを格納することができる。センスアンプは、メモリセルカレントミラー３００、参照セル３１０、参照セルカレントミラー３２０および比較器／エンコーダ３３０からなる。メモリセルカレントミラー３００は、電流ＩC を３つの電流ブランチＩC1、ＩC2、ＩC3に分けて複製する。複製した電流は、各ブランチと関連するトランジスタの相対サイズにより、元の電流ＩC からスケールされる。例えば、元の電流ブランチＩC と関連するトランジスタ３０２が一致し、３つの発生したブランチと関連するトランジスタ３０４、３０６、３０８の大きさがそれぞれｘ1 、ｘ2 、ｘ3 であれば、各ブランチの複製した電流は、それぞれＩC1＝ｘ1 ＩC 、ＩC2＝ｘ2 ＩC 、ＩC3＝ｘ3 ＩC になる。同様に、参照セルカレントミラー３２０は、相対サイズ１、ｙ1 、ｙ2 、ｙ3 を有するトランジスタ３２２、３２４、３２６、３２８を有する。したがって、複製した参照電流の対応する３つのブランチは、ＩR1＝ｙ1 ＩR 、ＩR2＝ｙ2 ＩR 、ＩR3＝ｙ3 ＩR で与えられ、ここで参照電流ＩR は、参照セル３１０により供給される。比較器／エンコーダ３３０は、各電流ブランチに対して、ブランチセル電流とブランチ参照電流を比較するための積分比較器４００からなる。各積分比較器４００は、セル電流と参照電流の時間平均化読出しを実質的に行い、これら２つを比較する。すべての積分比較器４００の出力は、二進データＳとして出力されるエンコーダ３４０によりコード化される。
【００６６】
図１３Ａは、図１２に示す積分比較器４００の一実施形態を示す。実質的に、メモリセルブランチ電流ＩC1は、時間Ｔにわたってノード４０４に電圧ＶC （Ｔ）を展開するコンデンサ４０２を充電する。同様に、参照セルブランチ電流ＩR1 は、同じ時間Ｔにわたってノード４０８で電圧ＶR （Ｔ）を発生するコンデンサ４０６を充電する。これら２つの電圧は、差動増幅器４１０により比較され、この比較を＜Ｖ0 ＞Tとして出力する。この時間Ｔの前に、差動増幅器への入力、すなわちノード４０４とノード４０８は、両方のノードを予め充電した線ＰＧに接続する導電トランジスタ４２０により同じ電圧に設定される。通常、予め充電した線は、Ｖccの約半分の電圧を保有している。トランジスタ４２０は、信号Ｐ0 によりｔ＜０でオン状態にされる。ｔ≧０では、Ｐ0 が使用されないことにより、均等トランジスタ４２０をオフ状態に切換え、ＩC1およびＩR1によって、コンデンサ４０２、４０４がそれぞれ放電可能になる。したがって、ｔ＝０からｔ＝Ｔまでの時間にわたって、電圧ＶC （Ｔ）はコンデンサ４０２に広がり、ＶR （Ｔ）はコンデンサ４０４に広がる。ＶC （Ｔ）がＶR （Ｔ）よりも大きいかまたは小さいかにより、差動増幅器４１０＜Ｖ0 ＞T の出力電圧は１つの極性またはもう１つの極性を示すようになる。このように、メモリセルブランチ電流ＩR1は、区別する参照セルブランチ電流ＩR1のいずれかの側にあるように決定される。
【００６７】
図１３Ｂは、切換えコンデンサ差動増幅器４００’の形式の図１２に示す積分比較器の別の実施形態を示す図である。実質的に、トランジスタ４４２、４４６によりゲート制御された電流ＩC1およびＩR1により、ノード４４４での電圧ＶA （Ｔ）とノード４４８での電圧ＶB （Ｔ）は、時間Ｔの後、コンデンサＣ1 ４５０に広がる。トランジスタ４５２、４５６によりゲート制御されたこれらの電圧は、差動増幅器４６０の入力４５４、４５８で現れる。差動増幅器４６０はオペアンプ構造で動作し、ここでは第２のコンデンサＣ2 ４７０がフィードバックループにある。オペアンプの一般的な特性として、オペアンプの出力＜Ｖ0 ＞T は、例えば、２つの入力４５４、４５８の電圧を均等にするものである。入力４５８が接地されている場合、効果的に、Ｃ1 の電荷がＣ2 に転送され、＜Ｖ0 ＞T ＝Ｃ1 ／Ｃ2 ［ＶA （Ｔ）−ＶB （Ｔ）］である。時間ｔ＜０の場合、図１３Ａに記載された回路と類似して、一対の入力ノード４３４と４３８は、両方のノードを予め充電した線ＰＧの両方に接続する導電トランジスタ４８０により同じ電圧に設定される。
【００６８】
１つのサイクルのさまざまな信号のタイミングは以下の通りである。トランジスタ４８０は、ｔ＜０よりも前に使用された信号Ｐ0 により制御される。入力ノード４３４と４３８での２つの初期コンデンサＣ0 ４３２、４３６により、そこに明確な電圧が広がることになる。ｔ＝０では、Ｐ0 は使用されず、信号Ｐ1 が用いられて、一定の時間Ｔの間一対のトランジスタ４４２、４４６をオン状態に切換える。同じ時間に、Ｐ1 が用いられて、コンデンサＣ2 を放電する分路トランジスタ４７２をオン状態に切換える。時間Ｔの終わりには、電圧ＶA （Ｔ）はノード４４４に広がり、ノード４４８の電圧ＶB （Ｔ）はコンデンサＣ1 にかかる。次いで、信号Ｐ1 が使用されず、信号Ｐ2 が使用されて、トランジスタ４５２と４５４をオン状態に切換えることにより、ＶA （Ｔ）とＶB （Ｔ）を差動増幅器４６０の入力にわたす。
【００６９】
図１２および図１３に示す実施形態は、本発明を現存するセンスアンプの構造に適用することに基づいている。その結果生じる利点は、現存する高度に最適化された回路にほとんど修正を加える必要がない点である。さらに、従来の公知の積分増幅器技術または切換えコンデンサ差動増幅器が用いられる。同様に、これらの技術は、通常、フィルタリング、オフセット取消や電源を含むアナログ・ディジタル変換、またはその他のノイズ除去などのすでに確立された他の技術と組み合わせて用いられる。
【００７０】
図１２に示すセンスアンプでマルチレベルの検知が実行される電流比較には数多くの構造がある。
【００７１】
図１４Ａは、メモリセルの電流のものからスケールされた３つの実質的に同一の電流のコピーのセットと、３つの異なる参照電流のセットとを比較する一実施形態を示すものである。実質的に、セルのしきい値窓のどの領域にセル電流があるかを決定することである。４レベルセルの例では、３つの参照電流レベルにより領域が区分けされている。カレントミラーを実行することによって、セル電流と参照電流は、それぞれ関連したカレントミラー回路のトランジスタの比率に比例した因数によりそれぞれスケールされる。これにより、最適な範囲の電流で電流を比較することができる。参照電流ＩR からカレントミラー３２０により３つの参照電流ＩR1、ＩR2、ＩR3が複製され、この参照電流ＩR は参照メモリセルから得られることが好ましい。同様に、セル電流ＩC は、３つのコピーにカレントミラー３００によって発生されるが、それぞれの電流は同じＩC1である。このように、各ＩC1を用いて、並列に参照電流の１つに対して比較してもよい。
【００７２】
図１４Ｂは、メモリセルの電流と参照電流との間の比較を行う好適な一実施形態を示すもので、ここではすべてのレベルの比較は、同じ最適な値で行われる。言い換えれば、各レベルの電流比較は、検知に関して同じ所定レベルの最適値、例えば、ＩR1で行われ、検知されるメモリセルに格納されたデータには依存していないものである。カレントミラー３２０は、同じＩR1になるように３つの参照電流を発生するように構成される。一方では、カレントミラー３００は、セルのしきい値窓にある３つのブレークポイントレベルの相対位置に比したＩC1、ＩC2 、Ｉ C3に発生したセル電流ＩC で構成される。このように、各ＩC1は、最適値に対して、並列した固定参照電流を各するために用いられてもよい。これは、すべての積分比較器が同一の場合に利点となる。
【００７３】
上述した本発明の実施形態は好適な実施形態であるが、当業者はこれらを変更することも可能であることを理解されたい。例えば、ランダムノイズ変動を効果的に平均化する他のタイプの積分センスアンプはもまた適用可能である。３レベルに区分けしたセルの例が記載されているが、他の単一レベルまたはマルチレベルのセルも同様に適用可能である。したがって、本発明は添付の請求の全範囲内の保護を受けるものとされる。
【図面の簡単な説明】
【図１】 一連のビット線とワード線でアクセス可能な典型的な不揮発性メモリセルのアレイを略図的に示すもので、各メモリセルは、ソース、ドレイン、コントロールゲートおよびフローティングゲートを有する。
【図２】 行デコード回路と列デコード回路および読出し回路と共に、アドレス可能な不揮発性メモリセルのアレイを示す図である。
【図３Ａ】 従来の技術によるもので、センスアンプのバンクにより読出されたメモリセル１〜Ｋのチャンクを示す図である。
【図３Ｂ（ａ）〜３Ｂ（ｃ）】 システムクロック、検知用データの準備状態および検知されるメモリセルのソース・ドレイン電流のノイズ変動をそれぞれ示す図である。
【図３Ｃ】 不揮発性メモリの導電窓を個別の領域に区分けするためにブレークポイントレベルを用いてマルチ状態の格納を可能にし、各ブレークポイントレベルの周辺にガードバンドを設けてノイズ変動を可能にしたものを示す図である。
【図４Ａ】 本発明の一般的な好適な実施形態によるセンスアンプの略図的ブロック図である。
【図４Ｂ】 本発明のセンスアンプにより処理された場合、特性期間ＴΔ Iでノイズ変動を有するソース・ドレイン電流Ｉ（ｔ）と、その結果の時間平均化した＜Ｉ（ｔ）＞T を示す図である。
【図４Ｃ】 どのようにしてこの特性変動時間が規定されたかを示す図である。。
【図４Ｄ】 従来の技術の図３Ｃと比較して、ガードバンドをかなり減少させた本発明の１つの利点を示す図である。
【図５】 本発明の好適な実施形態による図４Ａに示したセンスアンプの詳細な略図的ブロック図である。
【図６（ａ）〜６（ｄ）】 図５に示したストローブ器のタイミング図である。
【図７（ａ）〜７（ｄ）】 図５に示したセンスアンプのタイミング図である。
【図８】 図５に示したセンスアンプにあるカンタの好適な実施形態を示す図である。
【図９Ａ】 本発明の好適な実施形態による図５に示すストローブ発生器の略図的ブロック図である。
【図９Ｂ】 図５に示すストローブ発生器の別の実施形態を示す図である。
【図１０Ａ】 図５に示す電流・周波数変換器の好適な実施形態を示す図である。
【図１０Ｂ】 図１０に示す発振器をより詳細に示す図である。
【図１０Ｃ】 図１０Ｂに示すパルス発生器の好適な実施形態を示す図である。
【図１１（ａ）〜１１（ｇ）】 図１０Ａ〜１０Ｃの発振器およびＳ−Ｒラッチからの出力を示すタイミング図である。
【図１２】 本発明の別の好適な実施形態による図４に示すセンスアンプのより詳細な略図的ブロック図である。
【図１３Ａ】 図１２に示す積分比較器の好適な実施形態を示す図である。
【図１３Ｂ】 図１２に示す積分比較器の別の好適な実施形態を示す図である。
【図１４Ａ】 メモリセルの電流と参照電流の間の比較を行う一実施形態を示す図である。
【図１４Ｂ】 メモリセルの電流と参照電流の間の比較を行う好適な実施形態の図である。
本発明は、一般に、電気的に消去可能でプログラム可能な読出し専用メモリ（ＥＥＰＲＯＭ）などのフローティングゲート半導体メモリおよびフラッシュＥＥＰＲＯＭに関し、さらに詳しく言えば、これらのメモリの状態を読出しもしくは検出するための回路および技術に関する。
【０００２】
データまたはプログラムを不揮発性の状態で記憶するためのディジタル回路において、ＥＥＰＲＯＭおよび電気的にプログラム可能な読出し専用メモリ（ＥＰＲＯＭ）が通常使用されている。これらのメモリは消去可能であり、それらのメモリセル内に書き込まれるかもしくは「プログラム」された新しいデータを有する。
【０００３】
ＥＰＲＯＭでは、電界効果型トランジスタ構造にあり、ソース領域とドレイン領域の間の上側に配置されているが、半導体基板のチャネル領域からは絶縁されているフローティング（非接続状態の）導電性ゲートが用いられている。次いで、フローティングゲート上にコントロールゲートが設けられているが、フローティングゲートからは絶縁されている。トランジスタのしきい値電圧特性は、フローティングゲートで保持される電荷量により制御される。すなわち、トランジスタのソース領域とドレイン領域の間が導電状態になるように、トランジスタが「オン」に切り換わる前にコントロールゲートに印加しなければならない電圧（しきい値）の最小量は、フローティングゲートの電荷レベルで制御される。
【０００４】
フローティングゲートは、ある範囲の電荷を保持できるため、ＥＰＲＯＭのメモリセルは、しきい値電圧窓内にあるあらゆるしきい値電圧レベルにプログラム可能である。デバイスの最小しきい値レベルと最大しきい値レベルによって範囲を定めたしきい値電圧窓の大きさは、デバイス特性、動作条件および履歴に左右される。このしきい値電圧窓内のそれぞれ別々に分解可能なしきい値電圧レベルを用いて、主に、セルの明確なメモリ状態が特定される。
【０００５】
実際、セルのメモリ状態は、参照電圧がコントロールゲートに印加される場合、セルのソース電極とドレイン電極の間を流れる導電電流を検出することで通常読み出される。したがって、セルのフローティングゲートにかかる各所与の電荷に対して、対応するしきい値電圧が検出されるか、もしくは同等に、参照コントロールゲート電圧に対して対応する導電電流が検出される場合がある。同様に、フローティングゲートにプログラム可能な電荷の範囲は、対応するしきい値電圧窓かもしくは対応する導電電流窓を規定する。
【０００６】
ＥＰＲＯＭメモリに関して、メモリセルとして作用するトランジスタは通常、基板チャネル領域から薄いゲート誘電体を介してフローティングゲートに電子を加速することによって、２つの状態のうちの１つの状態にプログラムされる。メモリ状態は、紫外線を放射することでフローティングゲート上にかかる電荷を除去することによって消去可能である。
【０００７】
電気的に消去可能でプログラム可能な読出し専用メモリ（ＥＥＰＲＯＭ）は同様の構造をもっているが、適切な電圧を印加してフローティングゲートから電荷を除去するためのメカニズムをさらに備えるものである。
【０００８】
このようなＥＥＰＲＯＭセルのアレイは、セルアレイ全体かもしくはセルアレイのセルの有効グループが一緒に（すなわち、瞬間に）消去される場合、「フラッシュ」ＥＥＰＲＯＭアレイと称される。一旦消去されると、セルのグループは再度プログラム可能である。
【０００９】
図１は、一連のビット線２０、２２、２４、・・・とワード線３０、３２、・・・によりアスセス可能なＥＰＲＯＭ、ＥＥＰＲＯＭまたはフラッシュＥＥＰＲＯＭなどの不揮発性メモリセル１０の通常のアレイが略図的に示されている。各メモリセル４０は、ソース４３、ドレイン４４、コントロールゲート４６およびフローティングゲート４８を有する。
【００１０】
ＥＰＲＯＭまたはＥＥＰＲＯＭセルの二次元アレイのある特定のセルを読出し用にアドレスするためには、通常、アドレスされるセルを含む列にある一組のソース線とドレイン線にソース・ドレイン電圧を印加し、さらにアドレスされるセルを含む行にあるコントロールゲートに接続されたワード線にコントロールゲート電圧を印加することによって行われる。
【００１１】
図２は、行デコード回路５０、列デコード回路５２および読出し回路６０を備えた不揮発性メモリセル１０のアドレス可能なアレイを略図的に示すものである。
【００１２】
図１を再度参照すると、セル４０がプログラムかもしくは読出し用にアドレスされる場合、セルのコントロールゲート４６、ソース４３およびドレイン４４に、それぞれ適切なプログラム電圧または読出し電圧（ＶCG、ＶS 、ＶD ）が供給されなければならない。セル４０のコントロールゲートに接続されるワード線３０にＶCGを接続するための行デコーダ５０にアドレスが付与される。ソース線２０にＶS を接続しドレイン線２２にＶD を接続するための列デコーダ５２に同じアドレスが付与され、これらはそれぞれセル４０のソースとドレインに接続される。
【００１３】
アドレスされたメモリセル４０のメモリ状態は、セルのソースとドレイン全体に適切な動作電圧を印加し、ソースとドレイン間に流れる導電電流レベルを検出する読出し回路６０で読み出される。
【００１４】
通常の２状態ＥＥＰＲＯＭセルでは、少なくとも１つの電流ブレークポイントレベルを設けることで、導電窓を２つの領域に分けることができる。セルが読み出されると、このソース／ドレイン電流はブレークポイントレベル（または参照電流Ｉref ）と比較することによって、１つのメモリ状態に決定される。読み出された電流がブレークポイントレベルもしくはＩref よりも大きければ、セルは１つの論理状態（例えば、「０」状態）にあると決定され、電流がブレークポイントレベルよりも小さければ、セルは他の論理状態（例えば、「１」状態）にあると決定される。したがって、このような２状態セルには１ビットのディジタル情報が記憶される。外部にプログラム可能な参照電流源がメモリシステムの一部として設けられ、ブレークポイントレベル電流を発生する。
【００１５】
セルがある所与の状態にプログラムされる場合、フローティングゲートにインクリメント電荷を加える毎に、セルは連続的なプログラム電圧パルスを受ける。これらのパルス間で、セルは読み返されるかもしくは検証されて、ブレークポイントレベルに対するソース・ドレイン電流を決定する。プログラミングは、電流の状態が導電窓を区切って出来た領域のうち望ましい領域にあることが検証された場合に停止する。
【００１６】
複数状態または複数レベルのＥＥＰＲＯＭメモリセルでは、導電窓は、各セルが２ビット以上のデータを記憶できるように２以上のブレークポイントによって３以上の領域に分けられる。したがって、所与のＥＥＰＲＯＭアレイが記憶可能な情報は、各セルが記憶できる状態の数が増えれば増大する。複数状態もしくは複数レベルのメモリセルを有するＥＥＰＲＯＭもしくはフラッシュＥＥＰＲＯＭは、米国特許第５，１７２，３３８号公報に記載されている。
【００１７】
図３Ａは、従来の技術のもので、センスアンプＳＡ１、・・・、ＳＡｋのバンクによって読み出されるメモリセル１〜ｋのチャンクを示すものである。各センスアンプは、これが接続されるセルのソース・ドレイン電流を検出する。読出し性能を上げるために、チャンク毎に平行して複数のセルが通常読出しされる。したがって、セル１、２、・・・、ｋはセンスアンプ１、２、・・・、ｋによりそれぞれ読出しされ、出力Φ1 、Φ2 、・・・、Φk はチャンクシフトレジスタが受け取る。チャンクの全てのビットがチャンクシフトレジスタに格納される場合、チャンクは一続きの状態にシフトされる。例えば、各セルの導電窓が３つのブレークポイントで区切られている例を挙げる。各センスアンプは、チャンクにあるセルのソース・ドレイン電流を検出し、それを３つの参照電流Ｉref1、Ｉref2 およびＩ ref3と比較してあるメモリ状態に決定する。したがって、３つのブレークポイントは主に、導電窓をセルの４つのメモリ状態を表す４つの領域に区分けすることができる。
【００１８】
しかしながら、実際のところ、検出したセルの電流とそれと比較する参照電流の両方にノイズがあるため、２つの電流が共にエラーマージン内に近ければ、セルのメモリ状態を明確に決定することができない。これを補償するために、通常、区分けされた領域内にセルがプログラムされる。こうして、ノイズがあるために検証または読出しにエラーが生じても、安全マージンがプログラムされているため、セルのプログラムされた状態を正確に読出すことができる。これは、各ブレークポイントまたは参照電流の周辺にマージンまたはガードバンドを設けることで達成される。プログラム検証中、区分けした窓の所望の導電領域内に確実にプログラムされるように、検知されたセル電流はこのようなマージンをクリアしなければならない。
【００１９】
図３Ｂ（ａ）は、各クロックサイクルで読出しが行われている場合の参照クロックを示してる。図３Ｂ（ｂ）は、電流が不規則で読出し準備ができていない場所を読出す初期セットアップ期間を示している。このセットアップ期間が終了した後、電流は安定かつ静止した状態に落ちつき、読出し準備状態（すなわち、セルの電流と参照電流の比較）になる。図３Ｂ（ｃ）は、読出しがクロックサイクル毎に取られる場合、検知したセル電流は、通常、ΔＩで示されるノイズ変動を有する。
【００２０】
図３Ｃは、不揮発性メモリの導電窓を個別の領域に区分けするために複数のブレークポイントレベルを用いてマルチ状態の記憶を可能にし、さらに各ブレークポイントレベルの周りにガードバンドを用いることで、ノイズ変動を可能にしている。この例において、導電窓は約１μＡ〜約５０μＡである。３つのブレークポイントＩref1、Ｉref2、Ｉref3（例えば、６、２０および４０μＡ）は、ソース−ドレイン域または窓を、それぞれ「３」、「２」、「１」「０」のメモリ状態で表される４つの領域に区分けする。読出しは、５Ｖに設定されたコントロールゲートの電圧で実行される。４本のＩ（ｔ）対ＶCGの実線は、それぞれが４つのメモリ状態に対応するもので、メモリセルのフローティングゲートにプログラムされる４つの電荷レベルを示すものである。ノイズ変動ΔＩを可能にするために、セルがプログラムされる場合、ブレークポイントの片側にΔＩのマージンが設定される。したがって、セルは、マージンをクリアする検出電流を起こす電荷でプログラムされなければならない。このように、セルが連続して読出される場合、ノイズ変動に関連するΔＩのエラーがあっても、セルの状態を正確に読出すことができることになる。
【００２１】
例えば、マージンは各ブレークポイントの周辺に±５μＡのものを設けて、１０μＡ幅のガードバンドを形成してもよい。３つのガードバンドを用いると、電流窓の６０パーセントを占めることにもなる。したがって、マージンまたはガードバンドを用いることによって、メモリセルの導電窓の貴重な空間がかなり使用されてしまうため、形成可能な区分数が大幅に減少する。その結果、過去のフローティングゲートメモリデバイスのほとんどは２状態のものであり、これらのデバイスの記憶容量を２状態よりもかなり大きいものにすることは困難である。
【００２２】
したがって、本発明の主要な目的は、各セルが２よりも実質的に大きいメモリ状態を支持できる場合、フローティングゲートメモリの記憶容量を高めることである。
本発明のさらなる目的は、ＥＰＲＯＭ、ＥＥＰＲＯＭまたはフラッシュＥＥＰＲＯＭ集積回路メモリチップの一部として、読出しプログラム回路を改良することである。
本発明のさらなる目的は、製造がより単純かつ容易で、使用期間を延長しても良好な精度と信頼性が得られる読出しプログラム回路を提供することである。
本発明のさらなる別の目的は、コンピュータシステムにおいて磁気ディスク記憶デバイスを取り替えることが可能なフラッシュＥＥＰＲＯＭ半導体チップを提供することである。
【００２３】
上記および追加の目的は、メモリセルのフローティングゲート内にプログラム可能な電荷域がセルのソースおよびドレインにかかる対応するセル導電電流によって検出可能な対応する導電状態域を生じさせる場合と、各分解可能な導電状態が論理メモリ状態を表すために用いられる場合のＥＥＰＲＯＭアレイの読出し書込み回路および技術を改良することによって達成され、この改良はセンスアンプであり、さらに、セル電流のノイズ変動に対して十分な時間の所定の期間にわたってセル電流を平均化してある所定の値に取消しすることによって、セル電流レベルの検知精度が実質的に向上し、さらにプロセス中にディジタルドメインでノイズを取消した電流レベルを直接あるメモリ状態に分解することも行う方法によって達成される。
【００２４】
検知精度を上げることによって、セルの導電状態の範囲（導電窓）を微細に区分けすることができ、高密度の記憶が達成される。このようにして、メモリセルの寿命が延びた期間でも各メモリセル内に２以上または実質的に３以上の明確な状態をもつことが可能となるため、１以上または実質的に２以上のビットが各セル内に確実に記憶される場合がある。
【００２５】
従来のセンスアンプが劣っている理由は、ノイズのセル電流を検知するためである。導電窓の状態を区別するために用いられるさらなる別のノイズ参照電流と比較することで、アナログドメインのメモリ状態を分解しなければならないことから、さらにエラーの度合いが増すことになる。瞬間で検知する入力ノイズの除去能力が低い。また、出力スイッチングからのノイズがあると同時に電力線のノイズの除去能力が低い。検知および分解エラーを補償するために、導電窓を区分けするためにマージンを設定しなければならない。これによって、導電窓を微細に区分けすることができなくなり、セルの記憶密度が低くなる。
【００２６】
本発明の一実施形態によると、セル電流は、セル電流に比例する周波数で波列を出力する電流・周波数変換器によって平均化される。変換器は、セル電流のノイズ変動に比較して長いある所定の積分時間動作し、その時間内に波列セグメントを出力する。波列セグメントのサイクル数は、カウンタによって計数され、検知された時間平均化電流に比例する。タイマ回路は積分時間のタイミング（時間測定）を与える。
【００２７】
ｎビットセルのカウンタの一実施形態において、カウンタは、一連の少なくともｎ個縦につながった２で割る分周器からなり、これを組み合わせて二進法でメモリ状態として波列セグメントにカウントを出力する。
【００２８】
好適な実施形態では、セルのグループ（チャンク）が並列に検知され、検知された状態がシフトレジスタによりチャンク毎にシフトされる。このようにして、並列にセルのチャンクを検知する場合時間を短縮できることにより、各セルの時間平均化検知の実行にかかる長い時間が補償されるとになる。
【００２９】
したがって、本発明は、未処理のノイズ変動を有するセル電流を検知し、アナルグドメインで別のノイズ参照電流と比較することにより、導電窓の検知された電流の相対位置を決定する必要がなくなることによって、さらに検知精度が上がることになる。
【００３０】
本発明の別の実施形態によると、メモリセル電流が参照電流と比較される現存するセンスアンプ構造が適用される。所定の値に取消しするためにノイズ変動に必要な所定の期間中２つの電流間の比較が行われる場合、積分比較器が用いられる。積分比較器の好適な実施形態は、対称的で、スイッチングされたものかまたはスイッチングされていないコンデンサ差動増幅器を含む。この結果得られる利点は、現存する最適な回路にほとんど修正を加える必要がない点である。さらに、従来の公知の積分増幅器技術またはスイッチングされたコンデンサ差動増幅器が用いられてもよい。同様に、これらの技術は通常、フィルタリング、オフセット取消しおよび電源を含むアナログ・ディジタル変換かまたは他のノイズ除去などのすでに確立した他の技術と組み合わせて用いられる。
【００３１】
本発明のさらなる目的、特徴および利点は、好適な実施形態の以下の記載から理解され、この記載は添付の図面と組み合わせてなされるべきものである。
【００３２】
上述したように、従来のセンスアンプでは精度が低いため、フローティングゲートメモリデバイスの導電窓内にマージンおよびガードバンドを設ける必要がある。導電窓内の区分け数を大きくすると、このような占める割合も大きくなる。したがって、セルがマルチ状態のデータを記憶できるように区分け数を増やすことが難しくなる。
【００３３】
本発明の１つの重要な特徴は、検知デバイスに固有のノイズを適切に処理することによって、検知精度を上げて、マージンまたはガードバンドの幅を大幅に減少させることである。
【００３４】
図４Ａは、本発明の一般的かつ好適な実施形態によるセンスアンプの略図的ブロック図である。セル１００がセンスアンプ１１０で検知したソース・ドレイン電流Ｉ（ｔ）を有する。Ｉ（ｔ）には通常、ΔＩで示されるノイズ変動があり、図３Ｂおよび図４Ｂで示すようなノイズ成分が存在する。センスアンプ１１０の１つの特別な特徴は、ある所定の期間Ｔにわたって時間平均化電流＜Ｉ（ｔ）＞T を効果的に発生させる積分器１１２によりこのように変動する電流を処理することである。Ａ／Ｄモジュール１１４はさらに、検知されたアナログ時間平均化電流を出力メモリ状態Φに対応するディジタル形式に変換する。
【００３５】
図４Ｂは、ノイズの周期性の特徴を示す期間（以下、特性期間と呼称する）ＴΔ I でノイズ変動を有するソース・ドレイン電流Ｉ（ｔ）と、その結果に生じた電流を本発明のセンスアンプで処理した時間平均化＜Ｉ（ｔ）＞T を示す。メモリセルの検知したソース・ドレイン電流は、時間依存のランダムノイズ成分ΔＩを有する。Ｉ（ｔ）が十分な時間Ｔで平均化される場合、ノイズ変動は実質的に取り消される。＜Ｉ（ｔ）＞T にその結果生じるエラーは、ΔＩよりも実質的に小さいδＩで与えられる。平均化に必要な時間は、ノイズ変動の特徴時間ＴΔ I よりも実質的に大きい時間Ｔである。この時間ＴΔ I は、所定量のノイズ変動が取消される時間として規定することができる。
【００３６】
例えば、多くのＥＥＰＲＯＭまたはフラッシュＥＥＰＲＯＭデバイスにおいて、特性変動時間ＴΔ I は、１０ナノ秒から数百ナノ秒のものとされる。したがって、これらの通常のデバイスでは、平均化または積分時間Ｔは、ＴΔ I よりも実質的に大きいものが好ましい。それとは対照的に、Ｉ（ｔ）の従来の検知は、ＴΔ I よりも短い時間で瞬時に検知されている。
【００３７】
図４Ｃは、どのようにこのような特性変動時間が規定されるかを示している。このグラフは、時間平均化した検知電流＜Ｉ（ｔ）＞T 対平均化または積分時間Ｔのノイズ変動のプロットである。積分時間Ｔがゼロである場合、時間平均化を行わない従来の場合のように、検知電流のノイズ変動はΔＩで与えられる。平均化時間が増大すると、時間平均化された検知電流のノイズ変動は、位相が取消されるため減少する。特性の平均化または積分時間ＴΔ I は、平均的な変動が因数κが例えばｅ-1であるκにより減少されるまで、検知電流の平均化を実行するための時間として規定される。
【００３８】
図４Ｄは、従来の技術の図３Ｃのものと比較すると、ガードバンドがかなり減少した本発明の１つの利点を示すものである。時間平均化検知電流がエラーδＩ＜＜ΔＩを有するため、区分けされた導電窓の各ブレークポイントの周辺にあるガードバンドは実質的に減少される。これにより、有益な導電窓の空間が無駄にならなくなり、より多くの区分けが可能になることで、さらに高密度のマルチ状態を達成することができる。
【００３９】
図５は、本発明の好適な実施形態による図４Ａに示すセンスアンプの詳細な略図的ブロック図である。
【００４０】
ｋ個（例えば、ｋ＝１２８）のセルのチャンクが、ｋ個のセンスアンプ、例えば１３０、１４０、・・・、１５０などの対応するバンクによって並列に検知される。センスアンプのバンクは、チャンク毎にデータをシフトするマルチ状態チャンクシフトレジスタ１６０内に読み込まれたｋ個の検知状態Φ1 、Φ2 、・・・、Φk のデータチャンクを出力する。
【００４１】
センスアンプ１３０などの各センスアンプは、電流・周波数（Ｉ／ｆ）変換器１３２およびカウンタ１３４からなる。好適な実施形態では、Ｉ／ｆ変換器は、セルの電流Ｉ1 を電流Ｉ1 に比例した周波数ｆ1 を有する波列に変換する。次いで、この周波数ｆ1 は、論理メモリ状態Φ1 を求めるためにカウンタ１３４により測定される。センスアンプ１３０内にあるＩ／ｆ変換器１３２とカウンタ１３４は、積分時間Ｔにわたってこれらの動作を実行する。
【００４２】
したがって、積分時間Ｔにわたって、波列区分がＩ／ｆ変換器１３２により発生される。波列の周波数が電流Ｉ1 に比例するため、この区分に含まれるサイクル数にも当てはまる。カウンタ１３４でこの区分にあるサイクル数を計数することによって、Ｉ1 の大きさ、つまりはセル１００のメモリ状態が求められる。Ｉ／ｆ変換器１３２の動作とカウンタ１３４の動作は時間Ｔにわたって実行されるため、図４Ａに示された積分器１１２による時間平均化動作と、Ａ／Ｄユニット１１４によるディジタル変換動作とを組み合わせたものと同じである。
【００４３】
タイマ回路１７０は、ストローブライン１７３のストローブ信号形式で積分時間Ｔのタイミングを発生する。ストローブ信号は、チャンクに関連するセンスアンプ、例えば１３０、１４０、・・・、１５０などの各センスアンプのタイミングを制御する。
【００４４】
波列のサイクル数が積分時間に比例するため、正規化した積分時間は、参照電流Ｉref から発生した周波数ｆref を有する参照波列の所与のサイクル数Ｎref の計数にかかる時間によって決定される。タイマ回路１７０は、Ｉref を受信し参照波列区分を発生させるためのＩ／ｆ変換器１７２と、参照区分にあるサイクル数を計数するためのカウンタ１７４とからなる。
【００４５】
入力電流Ｉref は、参照電流を供給する電流源１７６によって与えられる。好適な実施形態では、Ｉref は、メモリセルのソース・ドレイン電流をスケーリングすることによって与えられる。同様の技術が米国特許第５，１７２，３３８号公報に記載されており、この内容全体が参照により本願明細書に引用されるものとする。Ｉref は、メモリデバイスのセルが容易にスケーリングされた導電窓の上限を表すように支持する最も高いとされる導電電流になるように選択されることが好ましい。
【００４６】
カウンタ１７４は、Ｉ／ｆ変換器１７２から波列の計数されたＮref サイクルになった後、ストローブ発生器１８０にＳＴＯＰ信号を出力する。
【００４７】
図６（ａ）〜６（ｄ）は、図５に示したストローブ発生器のタイミング図である。動作中、タイマ回路１７０のストローブ発生器１８０は、図６（ｄ）に示されるストローブ信号ＳＴＲＯＢＥを発生する。実質的に、積分時間Ｔは、ＨＩＧＨ状態のＳＴＲＯＢＥで開始し、ＬＯＷ状態のＳＴＲＯＢＥで終了する。ＳＴＯＲＯＢＥは、図６（ａ）に示すＳＴＡＲＴ信号に応答して、立ち上がり縁でＨＩＧＨになり、ＳＴＯＰ信号に応答してＬＯＷになる。
【００４８】
入力端１７１を介してタイマ回路によりＳＴＡＲＴ信号が受信される。ＳＴＡＲＴによりＳＴＲＯＢＥがＨＩＧＨ状態になり、またＩ／ｆ変換器１７２およびカウンタ１７４もイネーブル状態になる。したがって、図６（ｂ）に示す波列がＩ／ｆ変換器１７２から出始め、そのサイクル数がカウンタ１７４で計数される。カウント数がＮref に達したときにＳＴＯＭタイミングが制御される。この場合、図６（ｃ）に示すＳＴＯＰ信号がストローブ発生器に供給されて、ＳＴＯＲＯＢＥの立ち下がり縁を発生し、このとき積分時間Ｔは終了する。上述したように、積分時間Ｔは、特性の変動時間ＴΔ I よりもかなり大きいものが好ましく、通常のメモリデバイスでは、Ｔはおよそ１００ナノ秒以上のものである。
【００４９】
図７（ａ）〜７（ｅ）は、図５に示されたセンスアンプのタイミング図である。図５に関連して記載したように、センスアンプ１３０、１４０、・・・、１５０の各センスアンプは、ｋ個のメモリセル１００、１０２、・・・、１０４のチャンクのソース・ドレイン電流Ｉ1 、Ｉ2 、・・・、Ｉk をそれぞれ検知する。検知した電流Ｉ1 、Ｉ2 、・・・、Ｉk の各電流は、関連するセンスアンプのＩ／ｆ変換器により、図７（ｃ）〜７（ｅ）に示すように、周波数ｆ1 、ｆ2 、・・・、ｆk を有する関連する波列に変換される。
【００５０】
図７（ａ）〜７（ｅ）を比較しやすくするために、図６（ｄ）および６（ｂ）に示すタイマ回路のタイミングを図７（ａ）および７（ｂ）として再度示す。上述したように、積分時間Ｔは、正規化される場合、Ｉref 変換により生じた波列のＮref サイクル数の計数にかかる時間によって与えられ、Ｉref は導電窓の上限に対応する。したがって、Ｎref は、導電窓の上限に対応して、最も大きなカウントとなる。Ｉ1 、Ｉ2 、・・・、Ｉk などのその他すべての検知した電流は、Ｎref の端数である対応するカウントＮ1 、Ｎ2 、・・・、Ｎk を有する波列を発生する。このようにして、導電窓の全範囲にＮref が広がっており、Ｎ1 、Ｎ2 、・・・、Ｎk の対応状態が導電窓のＮref の端数として相対スケールで決定される。
【００５１】
１３４および１７４などのカウンタは、波列のサイクル数を計数するために、略図的に記載されている。端数サイクスの計数も可能であることを理解されたい。
【００５２】
図７（ｃ）〜７（ｅ）は、３つのメモリセルにプログラムされうるメモリ状態の例を示すものである。これらの状態は、０．５５Ｎref 、０．２Ｎref および０．３３Ｎref であるとそれぞれ検知されている。一つの例において、導電窓は、（１／８、２／８、３／８、４／８、５／８、６／８、７／８）Ｎref にある７個のブレークポイントで８個の領域に区分けされている。このように区分けすることによって、論理状態（「０」〜「９」）が区別され、各セルが３ビットのデータを格納できる。このような区分け法において、３つのセルは、それぞれ論理状態（「５」、「１」、「２」）にある。別の例では、導電窓は、（１／１６、２／１６、３／１６、４／１６、５／１６、６／１６、７／１６、８／１６、９／１６、１０／１６、１１／１６、１２／１６、１３／１６、１４／１６、１５／１６）Ｎref にある１５個のブレークポイントで１６個の領域に区分けされてもよい。このように区分けすることによって、１６個の論理状態が可能となり、各セルが４ビットのデータを格納できる。３つのセルは、それぞれ論理状態（「９」、「４」、「６」）にある。
【００５３】
したがって、条件Ｔ＞＞ＴΔ I がすでに満たされている場合、セルの導電窓の区分け数かまたはその倍数に対応するようにＮref を選択することが好ましいことが分かる。このようにして、検知されたセル電流＜Ｉ（ｔ）＞T から生じるカウントは論理状態に対応することになる。
【００５４】
図８は、図５に示すセンスアンプのカウンタの好適な実施形態を示すものである。上述した４ビットセルにおいて、１６個の論理状態（「０」〜「１５」）があることになり、３つのセルから検知された論理状態は、それぞれ（「９」、（４」、「６」）である。これらの論理状態が二進法で表される場合、これらの状態Φはそれぞれ（「１００１」、「０１００」、「０１００」）である。電流が変換された波列を受信し、カウントして、検知した論理状態を４つの二進ビット（Φ11、Φ12、Φ13、Φ14）にコード化するカウンタ１３４は、連続した４つの２で割る分周器１８０、１８２、１８４、１８６により与えられる。４つの二進ビットは、適切な時に４ビットレジスタ１６１にラッチされる。４ビットレジスタ１６１は、図５に示したシフトレジスタ１６０のセル１００の成分と関連するマルチビットレジスタ示すものである。波列ｆ1 は、第１の分周器１８０により受信され、この除算器は周波数を２等分した波列ｆ1 ／２を出力する。この出力は、２つの経路に別れて送信される。第１の経路では、４ビットレジスタ１６１の最初のビットにラッチされる第１のビットΦ11として送信される。第２の経路では、第２の分周器１８２内に入力され、周波数を２等分した波列として出力して、周波数ｆ1 ／４を有する波列が得られる。再度、４ビットレジスタ１６１の第２のビットにΦ12として出力がラッチされる。同様に、分周器１８４、１８６からの出力は、それぞれΦ13およびΦ14としてラッチされる。一般に、ｎビットのセルでは、ｎ個のつながった分周器がある。
【００５５】
図９Ａは、本発明の好適な実施形態によるもので、図５に示すストローブ発生器の略図的ブロック図である。４ビットセルの区分けの場合では、信号線１８１にＳＴＯＰ信号を発生させるために、４入力ＮＡＮＤゲート１７８が用いられる。図６（ｃ）に示すように、Ｎref サイクル数が参照電流Ｉref から変換された波列に計数された場合、ＳＴＯＰ信号が発生する。４ビットセルでは、Ｎref ＝１６であれば、１６サイクルすべてのカウントは、二進状態「１１１１」に対応する最後の論理状態「１６」になる。図５に示すタイマ回路を参照すると、カウンタ１７４は図８に示したカウンタに類似したものである。カウンタ１７４が周波数ｆref を有する参照波列の計数を終了した後、その出力二進状態は、（Φref1 、Φ ref2、Φref3、Φref4）＝（１、１、１、１）で与えられる。信号線１８１のＳＴＯＰ信号は、ＮＡＮＤゲート１７８への４つの入力がすべて「１」の場合に発生する。一般に、ｎビットセルでは、Ｎref ＝２n であり、二進形式の最後の論理状態は、ｎ個の「１」で与えられ、ＮＡＮＤゲート１７８はｎ個の入力を有する。
【００５６】
図９Ｂは、図５に示されたストローブ発生器の別の実施形態を示すものである。４ビットセルでは、タイマ回路のカウンタ１７４は、図８で示したものに２で割る分周器１８８を追加して修正されたものである。ＳＴＯＰ信号が分周器１８８から出力され、最後のカウントがＳＴＯＰ信号に「１」から「０」の状態に変化させる。
【００５７】
図１０Ａは、図５に示した電流・周波数変換器の好適な実施形態を示すものである。変換される電流Ｉは、入力端２００を介して２つの相補的な発振器２１０、２２０内に入力され、その結果生じた相補的な出力ｚとｚ* は、セット・リセット（Ｓ−Ｒ）ラッチ２３０への入力として使用され、変換された波列信号ｆとその相補信号ｆ* を発生する。波列信号ｆとｆ* は、フィードバックされて、相補的な発振器２２０、２１０のタイミングを調節する。発振器２１０への入力線２１１のＥＮＡＢＬＥ* 信号は、発振器を開始および停止させるように作用する。
【００５８】
図１０Ｂは、図１０Ａに示した発振器２１０をより詳細に示したものである。実質的に、一端で電圧源Ｖccに接続され、他端で入力線２００からの電流源に繋がれたノード２１４に接続されたコンデンサ２１２は、常に充放電されている。この場合、電流源は、検知されるセルのソース・ドレイン電流である。充放電の速度は、検知された電流に比例している。また、この速度は、コンデンサ２１２の静電容量Ｃとトリップ点電圧Ｖref に依存している。Ｖref 電圧は、Ｖref 供給源２１５から供給され、ノード２１４での電圧Ｖs がＶref 電圧に到達する時に、コンデンサ２１２の放電が始まる。コンデンサ２１２を分路するｐチャネルトランジスタ２１８は、トランジスタ２１８の導電時に放電経路を形成する。ｐチャネルトランジスタ２１８のタイミングは、Ｓ−Ｒラッチの出力から線２３１を通して信号ｆ* により供給されるゲート電圧で制御される。充放電の速度は、ノード２１４での電圧Ｖs により変化する。Ｖs は、パルス発生器２４０内に供給されて、線２１１にＥＮＡＢＬＥ* によりイネーブル状態になったとき、パルス列ｚを発生する。次いで、Ｓ−Ｒラッチ２３０により波列ｆまたはｆ* を発生するために、パルス列ｚが使用される。
【００５９】
図１０Ａに示すＩ／ｆ変換器１７２の動作と、図１０Ｂに示す発振器２１０の動作は、図１１（ａ）〜１１（ｇ）に示すタイミング図と組み合わせて考慮すると最も理解しやすい。
【００６０】
線２１１のＥＮＡＢＬＥ* 信号がＬＯＷの状態である場合、パルス発生器２４０はイネーブル状態になる。コンデンサ２１２が充電を開始すると、電位差がコンデンサに発生し、ノード２１４の電圧Ｖs がＶccから線形に減少する（図１１（ｂ）の第２列目参照）。Ｖs が参照電圧Ｖref に達するとき、パルス発生器は、Ｓ−Ｒラッチ２３０を設定するために使用されるパルス（図１１（ｄ）の第２列目と第３列目の間）の形で信号ｚを出力する。波列ｆの次の立ち上がり縁を発生させる（図１１（ｆ）の第３列目参照）ために、この信号ｚがＳ−Ｒラッチ２３０をセットする。
【００６１】
同時に、相補出力ｆ* は、ＬＯＷ状態に移行し、コンデンサ２１２を充電モードから放電モードへと変化させるようにフィードバックされる。これは、分路トランジスタ２１８の導電により達成される。ｆ* のＬＯＷ状態は、コンデンサ２１２の放電経路を供給する分路トランジスタをオン状態にする。放電中、コンデンサの電圧が減少し、Ｖs がＶref からＶccへと増大することになる（図１１（ｂ）の第３列目参照）。
【００６２】
分路トランジスタ２１８のゲートのｆ* がＨＩＧＨ状態になると、コンデンサは充電モードに戻すように切換えを行う。ｆ* の縁は、Ｖs をＶref に到達させる相補的発振器２２０により引き起こされる。このようにして、発振器の１つが充電している間、もう一つの発振器は放電する。充放電モードを切換える前に発生しているであろうコンデンサ２１２の値と電圧Ｖref を調整することによって制御される。
【００６３】
図１０Ｃは、図１０Ｂに示したパルス発生器の好適な実施形態を示す。パルス発生器２４０は、直列に接続した一対のｐチャネルトランジスタとｎチャネルトランジスタ２４２、２４４によって実行される。これらに共通のノード２４３は、信号ｚとして線２１９を介して出力される。実質的に、ｎチャネルトランジスタ２４４がオフ状態にある間（図１１（ｄ）の第２列目と第３列目の間参照）、ノード２４３は、トランジスタのしきい値電圧ＶT に等しいかまたはそれよりも小さい参照電圧Ｖref 、すなわちＶref ＝ＶT にトランジスタのゲート電圧が下がる場合、ノード２４３はｐチャネルトランジスタ２４２により引き上げられる。これが起こるのは、トランジスタ２４２のゲートに接続されるコンデンサ２１２からのＶs がＶref （＝ＶT ）に落ちるとき（図１１（ｂ）の第２列目参照）である。ｐチャネルトランジスタ２４２がオフ状態にある間、ゲートへのＨＩＧＨ信号によりオン状態に切換わるときに接地するようにｎチャネルトランジスタ２４４により引き下げられる。ｎチャネルトランジスタは、ＬＯＷ（またはＨＩＧＨ）状態の入力信号ｆ* によりオン（またはオフ）状態に切換えられ、この信号はインバータ２３３によりＨＩＧＨ（またはＬＯＷ）信号へと逆に換えられる。したがって、ノード２４３または信号ｚが高く引き上げられるとすぐに、ＬＯＷ状態のｆ* （図１１（ｇ）の第２列目および第３列目の間参照）によって再度引き下げられる。第２のｎチャネルトランジスタ２４８を用いて、ＥＮＡＢＬＥ* 信号がゲートへの線２１１でＨＩＧＨになるときに接地するようにショートさせることによって、出力線２１９の信号ｚを不能にする。
【００６４】
図１２は、本発明の別の好適な実施形態によるもので、図４Ａに示すセンスアンプのより詳細な略図的ブロック図を示すものである。さらに詳しく言えば、本発明の特徴は、ＥＥＰＲＯＭまたはフラッシュＥＥＰＲＯＭデバイスの現存するセンスアンプに組み合わせることである。好適なマルチレベルのセンスアンプは、米国特許第５，１６３，０２１号公報に開示されており、その関連する内容は本願明細書に参照により引用されるものとする。
【００６５】
図１２は、ソース・ドレイン電流ＩC が３つの参照電流に対してセンスアンプにより検知されるメモリセル１００を示すものである。ここに挙げた例は、３つの参照電流により区別されたしきい値窓の４つの区間のうちの１つの区間にプログラムされる電流を有することが可能なマルチレベルセルである。したがって、この例では、メモリセル１００は２ビットのデータを格納することができる。センスアンプは、メモリセルカレントミラー３００、参照セル３１０、参照セルカレントミラー３２０および比較器／エンコーダ３３０からなる。メモリセルカレントミラー３００は、電流ＩC を３つの電流ブランチＩC1、ＩC2、ＩC3に分けて複製する。複製した電流は、各ブランチと関連するトランジスタの相対サイズにより、元の電流ＩC からスケールされる。例えば、元の電流ブランチＩC と関連するトランジスタ３０２が一致し、３つの発生したブランチと関連するトランジスタ３０４、３０６、３０８の大きさがそれぞれｘ1 、ｘ2 、ｘ3 であれば、各ブランチの複製した電流は、それぞれＩC1＝ｘ1 ＩC 、ＩC2＝ｘ2 ＩC 、ＩC3＝ｘ3 ＩC になる。同様に、参照セルカレントミラー３２０は、相対サイズ１、ｙ1 、ｙ2 、ｙ3 を有するトランジスタ３２２、３２４、３２６、３２８を有する。したがって、複製した参照電流の対応する３つのブランチは、ＩR1＝ｙ1 ＩR 、ＩR2＝ｙ2 ＩR 、ＩR3＝ｙ3 ＩR で与えられ、ここで参照電流ＩR は、参照セル３１０により供給される。比較器／エンコーダ３３０は、各電流ブランチに対して、ブランチセル電流とブランチ参照電流を比較するための積分比較器４００からなる。各積分比較器４００は、セル電流と参照電流の時間平均化読出しを実質的に行い、これら２つを比較する。すべての積分比較器４００の出力は、二進データＳとして出力されるエンコーダ３４０によりコード化される。
【００６６】
図１３Ａは、図１２に示す積分比較器４００の一実施形態を示す。実質的に、メモリセルブランチ電流ＩC1は、時間Ｔにわたってノード４０４に電圧ＶC （Ｔ）を展開するコンデンサ４０２を充電する。同様に、参照セルブランチ電流ＩR1 は、同じ時間Ｔにわたってノード４０８で電圧ＶR （Ｔ）を発生するコンデンサ４０６を充電する。これら２つの電圧は、差動増幅器４１０により比較され、この比較を＜Ｖ0 ＞Tとして出力する。この時間Ｔの前に、差動増幅器への入力、すなわちノード４０４とノード４０８は、両方のノードを予め充電した線ＰＧに接続する導電トランジスタ４２０により同じ電圧に設定される。通常、予め充電した線は、Ｖccの約半分の電圧を保有している。トランジスタ４２０は、信号Ｐ0 によりｔ＜０でオン状態にされる。ｔ≧０では、Ｐ0 が使用されないことにより、均等トランジスタ４２０をオフ状態に切換え、ＩC1およびＩR1によって、コンデンサ４０２、４０４がそれぞれ放電可能になる。したがって、ｔ＝０からｔ＝Ｔまでの時間にわたって、電圧ＶC （Ｔ）はコンデンサ４０２に広がり、ＶR （Ｔ）はコンデンサ４０４に広がる。ＶC （Ｔ）がＶR （Ｔ）よりも大きいかまたは小さいかにより、差動増幅器４１０＜Ｖ0 ＞T の出力電圧は１つの極性またはもう１つの極性を示すようになる。このように、メモリセルブランチ電流ＩR1は、区別する参照セルブランチ電流ＩR1のいずれかの側にあるように決定される。
【００６７】
図１３Ｂは、切換えコンデンサ差動増幅器４００’の形式の図１２に示す積分比較器の別の実施形態を示す図である。実質的に、トランジスタ４４２、４４６によりゲート制御された電流ＩC1およびＩR1により、ノード４４４での電圧ＶA （Ｔ）とノード４４８での電圧ＶB （Ｔ）は、時間Ｔの後、コンデンサＣ1 ４５０に広がる。トランジスタ４５２、４５６によりゲート制御されたこれらの電圧は、差動増幅器４６０の入力４５４、４５８で現れる。差動増幅器４６０はオペアンプ構造で動作し、ここでは第２のコンデンサＣ2 ４７０がフィードバックループにある。オペアンプの一般的な特性として、オペアンプの出力＜Ｖ0 ＞T は、例えば、２つの入力４５４、４５８の電圧を均等にするものである。入力４５８が接地されている場合、効果的に、Ｃ1 の電荷がＣ2 に転送され、＜Ｖ0 ＞T ＝Ｃ1 ／Ｃ2 ［ＶA （Ｔ）−ＶB （Ｔ）］である。時間ｔ＜０の場合、図１３Ａに記載された回路と類似して、一対の入力ノード４３４と４３８は、両方のノードを予め充電した線ＰＧの両方に接続する導電トランジスタ４８０により同じ電圧に設定される。
【００６８】
１つのサイクルのさまざまな信号のタイミングは以下の通りである。トランジスタ４８０は、ｔ＜０よりも前に使用された信号Ｐ0 により制御される。入力ノード４３４と４３８での２つの初期コンデンサＣ0 ４３２、４３６により、そこに明確な電圧が広がることになる。ｔ＝０では、Ｐ0 は使用されず、信号Ｐ1 が用いられて、一定の時間Ｔの間一対のトランジスタ４４２、４４６をオン状態に切換える。同じ時間に、Ｐ1 が用いられて、コンデンサＣ2 を放電する分路トランジスタ４７２をオン状態に切換える。時間Ｔの終わりには、電圧ＶA （Ｔ）はノード４４４に広がり、ノード４４８の電圧ＶB （Ｔ）はコンデンサＣ1 にかかる。次いで、信号Ｐ1 が使用されず、信号Ｐ2 が使用されて、トランジスタ４５２と４５４をオン状態に切換えることにより、ＶA （Ｔ）とＶB （Ｔ）を差動増幅器４６０の入力にわたす。
【００６９】
図１２および図１３に示す実施形態は、本発明を現存するセンスアンプの構造に適用することに基づいている。その結果生じる利点は、現存する高度に最適化された回路にほとんど修正を加える必要がない点である。さらに、従来の公知の積分増幅器技術または切換えコンデンサ差動増幅器が用いられる。同様に、これらの技術は、通常、フィルタリング、オフセット取消や電源を含むアナログ・ディジタル変換、またはその他のノイズ除去などのすでに確立された他の技術と組み合わせて用いられる。
【００７０】
図１２に示すセンスアンプでマルチレベルの検知が実行される電流比較には数多くの構造がある。
【００７１】
図１４Ａは、メモリセルの電流のものからスケールされた３つの実質的に同一の電流のコピーのセットと、３つの異なる参照電流のセットとを比較する一実施形態を示すものである。実質的に、セルのしきい値窓のどの領域にセル電流があるかを決定することである。４レベルセルの例では、３つの参照電流レベルにより領域が区分けされている。カレントミラーを実行することによって、セル電流と参照電流は、それぞれ関連したカレントミラー回路のトランジスタの比率に比例した因数によりそれぞれスケールされる。これにより、最適な範囲の電流で電流を比較することができる。参照電流ＩR からカレントミラー３２０により３つの参照電流ＩR1、ＩR2、ＩR3が複製され、この参照電流ＩR は参照メモリセルから得られることが好ましい。同様に、セル電流ＩC は、３つのコピーにカレントミラー３００によって発生されるが、それぞれの電流は同じＩC1である。このように、各ＩC1を用いて、並列に参照電流の１つに対して比較してもよい。
【００７２】
図１４Ｂは、メモリセルの電流と参照電流との間の比較を行う好適な一実施形態を示すもので、ここではすべてのレベルの比較は、同じ最適な値で行われる。言い換えれば、各レベルの電流比較は、検知に関して同じ所定レベルの最適値、例えば、ＩR1で行われ、検知されるメモリセルに格納されたデータには依存していないものである。カレントミラー３２０は、同じＩR1になるように３つの参照電流を発生するように構成される。一方では、カレントミラー３００は、セルのしきい値窓にある３つのブレークポイントレベルの相対位置に比したＩC1、ＩC2 、Ｉ C3に発生したセル電流ＩC で構成される。このように、各ＩC1は、最適値に対して、並列した固定参照電流を各するために用いられてもよい。これは、すべての積分比較器が同一の場合に利点となる。
【００７３】
上述した本発明の実施形態は好適な実施形態であるが、当業者はこれらを変更することも可能であることを理解されたい。例えば、ランダムノイズ変動を効果的に平均化する他のタイプの積分センスアンプはもまた適用可能である。３レベルに区分けしたセルの例が記載されているが、他の単一レベルまたはマルチレベルのセルも同様に適用可能である。したがって、本発明は添付の請求の全範囲内の保護を受けるものとされる。
【図面の簡単な説明】
【図１】 一連のビット線とワード線でアクセス可能な典型的な不揮発性メモリセルのアレイを略図的に示すもので、各メモリセルは、ソース、ドレイン、コントロールゲートおよびフローティングゲートを有する。
【図２】 行デコード回路と列デコード回路および読出し回路と共に、アドレス可能な不揮発性メモリセルのアレイを示す図である。
【図３Ａ】 従来の技術によるもので、センスアンプのバンクにより読出されたメモリセル１〜Ｋのチャンクを示す図である。
【図３Ｂ（ａ）〜３Ｂ（ｃ）】 システムクロック、検知用データの準備状態および検知されるメモリセルのソース・ドレイン電流のノイズ変動をそれぞれ示す図である。
【図３Ｃ】 不揮発性メモリの導電窓を個別の領域に区分けするためにブレークポイントレベルを用いてマルチ状態の格納を可能にし、各ブレークポイントレベルの周辺にガードバンドを設けてノイズ変動を可能にしたものを示す図である。
【図４Ａ】 本発明の一般的な好適な実施形態によるセンスアンプの略図的ブロック図である。
【図４Ｂ】 本発明のセンスアンプにより処理された場合、特性期間ＴΔ Iでノイズ変動を有するソース・ドレイン電流Ｉ（ｔ）と、その結果の時間平均化した＜Ｉ（ｔ）＞T を示す図である。
【図４Ｃ】 どのようにしてこの特性変動時間が規定されたかを示す図である。。
【図４Ｄ】 従来の技術の図３Ｃと比較して、ガードバンドをかなり減少させた本発明の１つの利点を示す図である。
【図５】 本発明の好適な実施形態による図４Ａに示したセンスアンプの詳細な略図的ブロック図である。
【図６（ａ）〜６（ｄ）】 図５に示したストローブ器のタイミング図である。
【図７（ａ）〜７（ｄ）】 図５に示したセンスアンプのタイミング図である。
【図８】 図５に示したセンスアンプにあるカンタの好適な実施形態を示す図である。
【図９Ａ】 本発明の好適な実施形態による図５に示すストローブ発生器の略図的ブロック図である。
【図９Ｂ】 図５に示すストローブ発生器の別の実施形態を示す図である。
【図１０Ａ】 図５に示す電流・周波数変換器の好適な実施形態を示す図である。
【図１０Ｂ】 図１０に示す発振器をより詳細に示す図である。
【図１０Ｃ】 図１０Ｂに示すパルス発生器の好適な実施形態を示す図である。
【図１１（ａ）〜１１（ｇ）】 図１０Ａ〜１０Ｃの発振器およびＳ−Ｒラッチからの出力を示すタイミング図である。
【図１２】 本発明の別の好適な実施形態による図４に示すセンスアンプのより詳細な略図的ブロック図である。
【図１３Ａ】 図１２に示す積分比較器の好適な実施形態を示す図である。
【図１３Ｂ】 図１２に示す積分比較器の別の好適な実施形態を示す図である。
【図１４Ａ】 メモリセルの電流と参照電流の間の比較を行う一実施形態を示す図である。
【図１４Ｂ】 メモリセルの電流と参照電流の間の比較を行う好適な実施形態の図である。
Claims (18)
- ソース、ドレイン、複数のメモリ状態を指定するためにその中に格納される可変電荷量を受け入れるフローティングゲート、およびコントロールゲートをそれぞれ有するメモリセルのアレイからなる不揮発性メモリであって、
検知されるメモリセルのソース、ドレイン、およびコントロールゲートに所定の電圧をそれぞれ印加することによって、前記検知されるメモリセルのフローティングゲートに格納される前記可変電荷量のうちの１つの電荷量に対応し、固有のノイズ変動成分を有するソース・ドレイン電流を発生する所定の電圧と、
ノイズ変動成分のある所定のレベルまでの取消しにかかるある所定の検知時間にわたって、前記ソース・ドレイン電流の平均値を測定するために、前記メモリセルに接続可能な検知回路と、
前記ソース・ドレイン電流と関連する周波数を有する交流信号を発生させるために、前記ソース・ドレイン電流を受けるための第１の電流／周波数変換器と、
前記可変電荷量のうちの１つの電荷量がフローティングゲート上に格納されるか、またはソース・ドレイン電流が計数されたサイクル数から決定されるように、前記所定の検知時間内に前記交流信号のサイクル数を計数することによって、前記所定の検知時間にわたって前記検知されるメモリセルの前記複数のメモリ状態のうちの対応する１つの状態を決定する第１のカウンタと、
を備える不揮発性メモリ。 - 請求項１記載の不揮発性メモリにおいて、
前記所定の検知時間は、別の電流／周波数変換器によって発生される交流信号のある所定のサイクル数を計数する時間によって制御される不揮発性メモリ。 - 請求項１記載の不揮発性メモリにおいて、
前記検知回路は、前記所定の検知時間に検知タイミング信号を発生するタイミング回路をさらに備える不揮発性メモリ。 - 請求項３記載の不揮発性メモリにおいて、
前記タイミング回路は、
参照電流を供給する参照電流源と、
参照交流信号を発生させるために前記参照電流を受ける第２の電流／周波数変換器と、
前記参照交流信号のサイクル数を計数する第２のカウンタと、をさらに備え、
前記検知タイミング信号は、前記参照交流信号のある所定のサイクル数の計数にかかる時間によって決定される不揮発性メモリ。 - 請求項４記載の不揮発性メモリにおいて、
前記参照電流源は、フローティングゲートがある所定の電荷で格納される参照メモリセルのソース・ドレイン電流によって与えられる不揮発性メモリ。 - 請求項１記載の不揮発性メモリにおいて、
前記検知回路は、
前記複数の指定されたメモリ状態のうちの２つの状態を分路するための参照電流源からの参照電流と、
前記所定の検知時間にわたって参照電流の平均値に対して検知されたメモリセルの平均的なソース・ドレイン電流を検知する積分比較器と、
をさらに備える不揮発性メモリ。 - 請求項６記載の不揮発性メモリにおいて、
前記積分比較器は、コンデンサ差分増幅器を備え、さらに、
第１のコンデンサの容量と前記所定の検知時間にわたって蓄積した前記ソース・ドレイン電流の積によって実質的に与えられる第１の電圧が前記所定の検知時間後に前記第１のコンデンサに広がるように、前記メモリセルの前記ソース・ドレイン電流に連結された第１のコンデンサと、
第２の電圧が前記所定の検知時間後に前記第２のコンデンサに広がるように、前記参照電流に連結された前記第１のコンデンサに類似した第２のコンデンサと、
前記第１の電圧と前記第２の電圧とを比較することによって、前記参照電流に対する前記メモリセルの前記ソース・ドレイン電流を決定する電圧比較器と、を備える不揮発性メモリ。 - 請求項６記載の不揮発性メモリにおいて、
前記積分比較器は、スイッチングしたコンデンサ差分増幅器を備える不揮発性メモリ。 - 請求項６記載の不揮発性メモリにおいて、
前記検知回路は、
前記メモリセルの前記ソース・ドレイン電流を１以上のスケーリングされた前記電流のコピーに複製する第１のカレントミラーと、
前記参照電流を１以上のスケーリングされた前記電流のコピーに複製する第２のカレントミラーと、をさらに備え、
これによって、前記メモリセルの前記ソース・ドレイン電流と前記参照電流の１以上のスケーリングされたコピーを並列に比較することができる不揮発性メモリ。 - 請求項９記載の不揮発性メモリにおいて、
前記第１のカレントミラーは、実質的に互いに同一であるメモリセルの前記ソース・ドレイン電流の１以上のスケーリングされたコピーを複製し、
前記第２のカレントミラーは、メモリセルのメモリ区分け技術により実質的に互いの所定の比率にある前記参照電流の１以上のスケーリングされたコピーを複製する不揮発性メモリ。 - 請求項９記載の不揮発性メモリにおいて、
前記第１のカレントミラーは、メモリセルのメモリ区分け技術により実質的に互いの所定の比率にあるメモリセルの前記ソース・ドレイン電流の１以上のスケーリングされたコピーを複製し、
前記第２のカレントミラーは、互いに実質的に同一である前記参照電流の１以上のスケーリングされたコピーを複製する不揮発性メモリ。 - 請求項１〜１１のいずれか記載の不揮発性メモリにおいて、
複数のメモリセルは、並列に検知される不揮発性メモリ。 - 請求項１〜１１のいずれか記載の不揮発性メモリにおいて、
前記メモリセルアレイは、ＥＥＰＲＯＭである不揮発性メモリ。 - 請求項１〜１１のいずれか記載の不揮発性メモリにおいて、
前記メモリセルアレイは、フラッシュＥＥＰＲＯＭである不揮発性メモリ。 - 請求項１〜１１のいずれか記載の不揮発性メモリにおいて、
前記複数の指定された状態は、２である不揮発性メモリ。 - 請求項１〜１１のいずれか記載の不揮発性メモリにおいて、
前記複数の指定された状態は、２よりも大きい不揮発性メモリ。 - ソース、ドレイン、複数のメモリ状態を指定するためにその中に格納される可変電荷量を受け入れるフローティングゲート、およびコントロールゲートをそれぞれ有するメモリセルのアレイからなる不揮発性メモリにおいて、メモリセルの前記複数のメモリ状態のうちの１つの状態を検知する方法であって、
前記検知されるメモリセルのソース、ドレイン、およびコントロールゲートに所定の電圧をそれぞれ印加することによって、前記検知されるメモリセルのフローティングゲートに格納される前記可変電荷量のうちの１つの電荷量を決定し、固有のノイズ変動成分を有するソース・ドレイン電流を発生するステップと、
ノイズ変動成分のある所定のレベルまでの取消しにかかるある所定の検知時間にわたって、前記ソース・ドレイン電流の平均値を測定するステップであって、前記ソース・ドレイン電流と関連する周波数を有する交流信号を発生させるために、前記ソース・ドレイン電流を変換することを含む測定するステップと、
前記可変電荷量のうちの１つの電荷量がフローティングゲート上に格納されるか、またはソース・ドレイン電流が計数されたサイクル数から決定されるように、前記所定の検知時間内に前記交流信号のサイクル数を計数することによって、前記所定の検知時間にわたって前記検知されるメモリセルの前記複数のメモリ状態のうちの対応する１つの状態を決定するステップと、
を含む方法。 - 請求項１７記載の方法において、
前記測定するステップは、前記所定の検知時間にわたって前記ソース・ドレイン電流を参照電流と比較することを含む方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/177,809 US6044019A (en) | 1998-10-23 | 1998-10-23 | Non-volatile memory with improved sensing and method therefor |
| US09/177,809 | 1998-10-23 | ||
| PCT/US1999/024555 WO2000025318A1 (en) | 1998-10-23 | 1999-10-20 | Non-volatile memory with improved sensing and method therefor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002528845A JP2002528845A (ja) | 2002-09-03 |
| JP4469087B2 true JP4469087B2 (ja) | 2010-05-26 |
Family
ID=22650060
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000578818A Expired - Fee Related JP4469087B2 (ja) | 1998-10-23 | 1999-10-20 | 高検知能力を有する不揮発性メモリおよびその方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (2) | US6044019A (ja) |
| EP (1) | EP1050052B1 (ja) |
| JP (1) | JP4469087B2 (ja) |
| AT (1) | ATE257271T1 (ja) |
| AU (1) | AU1214600A (ja) |
| DE (1) | DE69913940D1 (ja) |
| WO (1) | WO2000025318A1 (ja) |
Families Citing this family (101)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5430859A (en) * | 1991-07-26 | 1995-07-04 | Sundisk Corporation | Solid state memory system including plural memory chips and a serialized bus |
| US5890192A (en) | 1996-11-05 | 1999-03-30 | Sandisk Corporation | Concurrent write of multiple chunks of data into multiple subarrays of flash EEPROM |
| US6044019A (en) * | 1998-10-23 | 2000-03-28 | Sandisk Corporation | Non-volatile memory with improved sensing and method therefor |
| US6490200B2 (en) | 2000-03-27 | 2002-12-03 | Sandisk Corporation | Non-volatile memory with improved sensing and method therefor |
| NO20004237L (no) * | 2000-08-24 | 2002-02-25 | Thin Film Electronics Asa | Integrert deteksjonsforsterker |
| US6587378B2 (en) * | 2000-12-13 | 2003-07-01 | Texas Instruments Incorporated | Apparatus and method for refreshing a flash memory unit |
| US7177181B1 (en) * | 2001-03-21 | 2007-02-13 | Sandisk 3D Llc | Current sensing method and apparatus particularly useful for a memory array of cells having diode-like characteristics |
| US6459613B1 (en) * | 2001-10-29 | 2002-10-01 | Winbond Electronics Corporation | Current-mode identifying circuit for multilevel flash memories |
| US6850441B2 (en) * | 2002-01-18 | 2005-02-01 | Sandisk Corporation | Noise reduction technique for transistors and small devices utilizing an episodic agitation |
| US6621739B2 (en) | 2002-01-18 | 2003-09-16 | Sandisk Corporation | Reducing the effects of noise in non-volatile memories through multiple reads |
| US6917544B2 (en) | 2002-07-10 | 2005-07-12 | Saifun Semiconductors Ltd. | Multiple use memory chip |
| US6618297B1 (en) * | 2002-08-02 | 2003-09-09 | Atmel Corporation | Method of establishing reference levels for sensing multilevel memory cell states |
| US7136304B2 (en) | 2002-10-29 | 2006-11-14 | Saifun Semiconductor Ltd | Method, system and circuit for programming a non-volatile memory array |
| US6963505B2 (en) * | 2002-10-29 | 2005-11-08 | Aifun Semiconductors Ltd. | Method circuit and system for determining a reference voltage |
| US6992932B2 (en) | 2002-10-29 | 2006-01-31 | Saifun Semiconductors Ltd | Method circuit and system for read error detection in a non-volatile memory array |
| US6999345B1 (en) | 2002-11-06 | 2006-02-14 | Halo Lsi, Inc. | Method of sense and program verify without a reference cell for non-volatile semiconductor memory |
| US6734718B1 (en) * | 2002-12-23 | 2004-05-11 | Sandisk Corporation | High voltage ripple reduction |
| ITMI20030075A1 (it) * | 2003-01-20 | 2004-07-21 | Simicroelectronics S R L | Amplificatore di rilevamneto parallelo con specchiamento della corrente da misurare su ogni ramo di riferimento. |
| US7178004B2 (en) | 2003-01-31 | 2007-02-13 | Yan Polansky | Memory array programming circuit and a method for using the circuit |
| US7630237B2 (en) * | 2003-02-06 | 2009-12-08 | Sandisk Corporation | System and method for programming cells in non-volatile integrated memory devices |
| US7142464B2 (en) * | 2003-04-29 | 2006-11-28 | Saifun Semiconductors Ltd. | Apparatus and methods for multi-level sensing in a memory array |
| ITMI20031619A1 (it) * | 2003-08-06 | 2005-02-07 | St Microelectronics Srl | Amplificatore di rilevamento perfezionato. |
| US6922096B2 (en) * | 2003-08-07 | 2005-07-26 | Sandisk Corporation | Area efficient charge pump |
| WO2005094178A2 (en) * | 2004-04-01 | 2005-10-13 | Saifun Semiconductors Ltd. | Method, circuit and systems for erasing one or more non-volatile memory cells |
| US7020017B2 (en) * | 2004-04-06 | 2006-03-28 | Sandisk Corporation | Variable programming of non-volatile memory |
| US7755938B2 (en) * | 2004-04-19 | 2010-07-13 | Saifun Semiconductors Ltd. | Method for reading a memory array with neighbor effect cancellation |
| DE112004002930B4 (de) * | 2004-07-30 | 2011-06-01 | Spansion LLC (n.d.Ges.d. Staates Delaware), Sunnyvale | Halbleiterbauelement und Verfahren zum Erzeugen eines Fühlersignals |
| US7095655B2 (en) * | 2004-08-12 | 2006-08-22 | Saifun Semiconductors Ltd. | Dynamic matching of signal path and reference path for sensing |
| US20060068551A1 (en) * | 2004-09-27 | 2006-03-30 | Saifun Semiconductors, Ltd. | Method for embedding NROM |
| US7638850B2 (en) * | 2004-10-14 | 2009-12-29 | Saifun Semiconductors Ltd. | Non-volatile memory structure and method of fabrication |
| US7257025B2 (en) * | 2004-12-09 | 2007-08-14 | Saifun Semiconductors Ltd | Method for reading non-volatile memory cells |
| EP1686592A3 (en) * | 2005-01-19 | 2007-04-25 | Saifun Semiconductors Ltd. | Partial erase verify |
| US8053812B2 (en) | 2005-03-17 | 2011-11-08 | Spansion Israel Ltd | Contact in planar NROM technology |
| US20070141788A1 (en) * | 2005-05-25 | 2007-06-21 | Ilan Bloom | Method for embedding non-volatile memory with logic circuitry |
| US8400841B2 (en) * | 2005-06-15 | 2013-03-19 | Spansion Israel Ltd. | Device to program adjacent storage cells of different NROM cells |
| US7184313B2 (en) * | 2005-06-17 | 2007-02-27 | Saifun Semiconductors Ltd. | Method circuit and system for compensating for temperature induced margin loss in non-volatile memory cells |
| US7786512B2 (en) | 2005-07-18 | 2010-08-31 | Saifun Semiconductors Ltd. | Dense non-volatile memory array and method of fabrication |
| US20070036007A1 (en) * | 2005-08-09 | 2007-02-15 | Saifun Semiconductors, Ltd. | Sticky bit buffer |
| US7668017B2 (en) | 2005-08-17 | 2010-02-23 | Saifun Semiconductors Ltd. | Method of erasing non-volatile memory cells |
| TWI260643B (en) * | 2005-12-30 | 2006-08-21 | Ind Tech Res Inst | Organic memory |
| US7352627B2 (en) * | 2006-01-03 | 2008-04-01 | Saifon Semiconductors Ltd. | Method, system, and circuit for operating a non-volatile memory array |
| US7808818B2 (en) | 2006-01-12 | 2010-10-05 | Saifun Semiconductors Ltd. | Secondary injection for NROM |
| US7760554B2 (en) | 2006-02-21 | 2010-07-20 | Saifun Semiconductors Ltd. | NROM non-volatile memory and mode of operation |
| US7692961B2 (en) | 2006-02-21 | 2010-04-06 | Saifun Semiconductors Ltd. | Method, circuit and device for disturb-control of programming nonvolatile memory cells by hot-hole injection (HHI) and by channel hot-electron (CHE) injection |
| US8253452B2 (en) | 2006-02-21 | 2012-08-28 | Spansion Israel Ltd | Circuit and method for powering up an integrated circuit and an integrated circuit utilizing same |
| ITMI20060350A1 (it) * | 2006-02-28 | 2007-09-01 | St Microelectronics Srl | Amplificatore di lettura con ridotta occupazione d'area per memorie a semiconduttore |
| US7499319B2 (en) | 2006-03-03 | 2009-03-03 | Sandisk Corporation | Read operation for non-volatile storage with compensation for coupling |
| US7436733B2 (en) * | 2006-03-03 | 2008-10-14 | Sandisk Corporation | System for performing read operation on non-volatile storage with compensation for coupling |
| US20070255889A1 (en) * | 2006-03-22 | 2007-11-01 | Yoav Yogev | Non-volatile memory device and method of operating the device |
| US7499326B2 (en) * | 2006-04-12 | 2009-03-03 | Sandisk Corporation | Apparatus for reducing the impact of program disturb |
| US7436713B2 (en) | 2006-04-12 | 2008-10-14 | Sandisk Corporation | Reducing the impact of program disturb |
| US7426137B2 (en) | 2006-04-12 | 2008-09-16 | Sandisk Corporation | Apparatus for reducing the impact of program disturb during read |
| US7515463B2 (en) | 2006-04-12 | 2009-04-07 | Sandisk Corporation | Reducing the impact of program disturb during read |
| US7701779B2 (en) | 2006-04-27 | 2010-04-20 | Sajfun Semiconductors Ltd. | Method for programming a reference cell |
| US7440331B2 (en) * | 2006-06-01 | 2008-10-21 | Sandisk Corporation | Verify operation for non-volatile storage using different voltages |
| US7457163B2 (en) * | 2006-06-01 | 2008-11-25 | Sandisk Corporation | System for verifying non-volatile storage using different voltages |
| US7310272B1 (en) * | 2006-06-02 | 2007-12-18 | Sandisk Corporation | System for performing data pattern sensitivity compensation using different voltage |
| US7450421B2 (en) * | 2006-06-02 | 2008-11-11 | Sandisk Corporation | Data pattern sensitivity compensation using different voltage |
| US7440324B2 (en) * | 2006-12-29 | 2008-10-21 | Sandisk Corporation | Apparatus with alternating read mode |
| US7518923B2 (en) * | 2006-12-29 | 2009-04-14 | Sandisk Corporation | Margined neighbor reading for non-volatile memory read operations including coupling compensation |
| US7606070B2 (en) * | 2006-12-29 | 2009-10-20 | Sandisk Corporation | Systems for margined neighbor reading for non-volatile memory read operations including coupling compensation |
| US7616498B2 (en) * | 2006-12-29 | 2009-11-10 | Sandisk Corporation | Non-volatile storage system with resistance sensing and compensation |
| US7590002B2 (en) * | 2006-12-29 | 2009-09-15 | Sandisk Corporation | Resistance sensing and compensation for non-volatile storage |
| US7495962B2 (en) * | 2006-12-29 | 2009-02-24 | Sandisk Corporation | Alternating read mode |
| US7535764B2 (en) * | 2007-03-21 | 2009-05-19 | Sandisk Corporation | Adjusting resistance of non-volatile memory using dummy memory cells |
| US20080239599A1 (en) * | 2007-04-01 | 2008-10-02 | Yehuda Yizraeli | Clamping Voltage Events Such As ESD |
| US7800968B2 (en) * | 2007-05-02 | 2010-09-21 | Infineon Technologies Ag | Symmetric differential current sense amplifier |
| US8068367B2 (en) | 2007-06-15 | 2011-11-29 | Micron Technology, Inc. | Reference current sources |
| US7818638B2 (en) * | 2007-06-15 | 2010-10-19 | Micron Technology, Inc. | Systems and devices including memory with built-in self test and methods of making and using the same |
| US9135962B2 (en) | 2007-06-15 | 2015-09-15 | Micron Technology, Inc. | Comparators for delta-sigma modulators |
| US7768868B2 (en) * | 2007-06-15 | 2010-08-03 | Micron Technology, Inc. | Digital filters for semiconductor devices |
| US7538702B2 (en) | 2007-06-15 | 2009-05-26 | Micron Technology, Inc. | Quantizing circuits with variable parameters |
| US7667632B2 (en) * | 2007-06-15 | 2010-02-23 | Micron Technology, Inc. | Quantizing circuits for semiconductor devices |
| US7830729B2 (en) | 2007-06-15 | 2010-11-09 | Micron Technology, Inc. | Digital filters with memory |
| US7969783B2 (en) * | 2007-06-15 | 2011-06-28 | Micron Technology, Inc. | Memory with correlated resistance |
| US7817073B2 (en) * | 2007-06-15 | 2010-10-19 | Micron Technology, Inc. | Integrators for delta-sigma modulators |
| US8117520B2 (en) | 2007-06-15 | 2012-02-14 | Micron Technology, Inc. | Error detection for multi-bit memory |
| US7733262B2 (en) * | 2007-06-15 | 2010-06-08 | Micron Technology, Inc. | Quantizing circuits with variable reference signals |
| US7839703B2 (en) | 2007-06-15 | 2010-11-23 | Micron Technology, Inc. | Subtraction circuits and digital-to-analog converters for semiconductor devices |
| US8254178B2 (en) * | 2007-08-27 | 2012-08-28 | Infineon Technologies Ag | Self-timed integrating differential current |
| US7782678B2 (en) * | 2007-08-27 | 2010-08-24 | Infineon Technologies Ag | Self-timed integrating differential current sense amplifier |
| US7710781B2 (en) * | 2007-09-25 | 2010-05-04 | Intel Corporation | Data storage and processing algorithm for placement of multi-level flash cell (MLC) VT |
| JP2009129472A (ja) * | 2007-11-20 | 2009-06-11 | Toshiba Corp | 半導体記憶装置 |
| US7590001B2 (en) | 2007-12-18 | 2009-09-15 | Saifun Semiconductors Ltd. | Flash memory with optimized write sector spares |
| US7505334B1 (en) * | 2008-05-28 | 2009-03-17 | International Business Machines Corporation | Measurement method for reading multi-level memory cell utilizing measurement time delay as the characteristic parameter for level definition |
| US7864609B2 (en) * | 2008-06-30 | 2011-01-04 | Micron Technology, Inc. | Methods for determining resistance of phase change memory elements |
| KR101498873B1 (ko) * | 2008-07-08 | 2015-03-04 | 삼성전자주식회사 | 디램 및 비휘발성 메모리 특성을 갖는 메모리 소자의 구동방법 |
| US8416624B2 (en) | 2010-05-21 | 2013-04-09 | SanDisk Technologies, Inc. | Erase and programming techniques to reduce the widening of state distributions in non-volatile memories |
| KR20120011642A (ko) * | 2010-07-29 | 2012-02-08 | 삼성전자주식회사 | 기준 셀을 포함하는 불휘발성 메모리 장치 및 그것의 기준 전류 설정 방법 |
| KR101177458B1 (ko) * | 2010-11-08 | 2012-08-27 | 숭실대학교산학협력단 | 플래시 메모리 장치에서 발생하는 커플링 잡음 전압 산출 장치 및 방법 |
| US8693257B2 (en) | 2011-10-18 | 2014-04-08 | Seagate Technology Llc | Determining optimal read reference and programming voltages for non-volatile memory using mutual information |
| US8711619B2 (en) | 2011-10-18 | 2014-04-29 | Seagate Technology Llc | Categorizing bit errors of solid-state, non-volatile memory |
| US8760932B2 (en) * | 2011-10-18 | 2014-06-24 | Seagate Technology Llc | Determination of memory read reference and programming voltages |
| US8737133B2 (en) | 2011-10-18 | 2014-05-27 | Seagate Technology Llc | Shifting cell voltage based on grouping of solid-state, non-volatile memory cells |
| US8966328B2 (en) | 2012-12-17 | 2015-02-24 | Hewlett-Packard Development Company, L.P. | Detecting a memory device defect |
| US9135109B2 (en) | 2013-03-11 | 2015-09-15 | Seagate Technology Llc | Determination of optimum threshold voltage to read data values in memory cells |
| US10115467B2 (en) * | 2014-09-30 | 2018-10-30 | Jonker Llc | One time accessible (OTA) non-volatile memory |
| US11604483B2 (en) * | 2017-09-13 | 2023-03-14 | Hitachi Astemo, Ltd. | Current generator circuit and diagnostic circuit |
| US11610616B2 (en) * | 2020-06-12 | 2023-03-21 | Avalanche Technology, Inc. | Locally timed sensing of memory device |
| US11308996B2 (en) * | 2020-07-14 | 2022-04-19 | Ememory Technology Inc. | Sensing circuit and method for multi-level memory cell |
| FR3127599B1 (fr) * | 2021-09-29 | 2024-06-14 | St Microelectronics Grenoble 2 | Circuit intégré comprenant une mémoire non volatile |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5172338B1 (en) * | 1989-04-13 | 1997-07-08 | Sandisk Corp | Multi-state eeprom read and write circuits and techniques |
| EP0616332B1 (en) * | 1993-03-18 | 1999-06-23 | STMicroelectronics S.r.l. | Nonvolatile flash-EEPROM memory array |
| US5568426A (en) * | 1995-07-26 | 1996-10-22 | Micron Quantum Devices, Inc. | Method and apparatus for performing memory cell verification on a nonvolatile memory circuit |
| US5726934A (en) * | 1996-04-09 | 1998-03-10 | Information Storage Devices, Inc. | Method and apparatus for analog reading values stored in floating gate structures |
| US6044019A (en) * | 1998-10-23 | 2000-03-28 | Sandisk Corporation | Non-volatile memory with improved sensing and method therefor |
-
1998
- 1998-10-23 US US09/177,809 patent/US6044019A/en not_active Expired - Lifetime
-
1999
- 1999-10-20 AU AU12146/00A patent/AU1214600A/en not_active Abandoned
- 1999-10-20 JP JP2000578818A patent/JP4469087B2/ja not_active Expired - Fee Related
- 1999-10-20 WO PCT/US1999/024555 patent/WO2000025318A1/en active IP Right Grant
- 1999-10-20 EP EP99971140A patent/EP1050052B1/en not_active Expired - Lifetime
- 1999-10-20 DE DE69913940T patent/DE69913940D1/de not_active Expired - Lifetime
- 1999-10-20 AT AT99971140T patent/ATE257271T1/de not_active IP Right Cessation
-
2000
- 2000-03-27 US US09/536,930 patent/US6282120B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6044019A (en) | 2000-03-28 |
| EP1050052A1 (en) | 2000-11-08 |
| AU1214600A (en) | 2000-05-15 |
| JP2002528845A (ja) | 2002-09-03 |
| WO2000025318A1 (en) | 2000-05-04 |
| ATE257271T1 (de) | 2004-01-15 |
| US6282120B1 (en) | 2001-08-28 |
| EP1050052B1 (en) | 2004-01-02 |
| DE69913940D1 (de) | 2004-02-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4469087B2 (ja) | 高検知能力を有する不揮発性メモリおよびその方法 | |
| US6490200B2 (en) | Non-volatile memory with improved sensing and method therefor | |
| JP4420823B2 (ja) | 感知動作が改善された不揮発性メモリおよび方法 | |
| KR101069750B1 (ko) | 저전압 동작을 위한 메모리 감지 회로 및 방법 | |
| JP4988156B2 (ja) | 隣接フィールドエラーが低減された不揮発性メモリおよび方法 | |
| US5539690A (en) | Write verify schemes for flash memory with multilevel cells | |
| US5828616A (en) | Sensing scheme for flash memory with multilevel cells | |
| US6259627B1 (en) | Read and write operations using constant row line voltage and variable column line load | |
| US7054197B2 (en) | Method for reading a nonvolatile memory device and nonvolatile memory device implementing the reading method | |
| JP4638544B2 (ja) | 不揮発性メモリにおける改善されたプログラムベリファイ操作のための方法および装置 | |
| US10770152B2 (en) | Methods of operating a memory device comparing input data to data stored in memory cells coupled to a data line | |
| US6655758B2 (en) | Method for storing data in a nonvolatile memory | |
| JP2008535140A (ja) | ソース線バイアス誤差に対する補償を用いる不揮発性メモリおよび方法 | |
| JP4593668B2 (ja) | 不揮発性メモリにおける補償感知のための基準センス増幅器および方法 | |
| KR20070084240A (ko) | 비휘발성 메모리 장치 및 이의 리프레싱 방법 | |
| US7630239B2 (en) | Semiconductor device | |
| JP2734017B2 (ja) | 不揮発性メモリ | |
| US20120269010A1 (en) | Memory device and method for operating the same | |
| TW202329113A (zh) | 非揮發性半導體儲存裝置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060922 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090417 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090512 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20090812 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20090819 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20090901 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20090908 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091102 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100202 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100226 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130305 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130305 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130305 Year of fee payment: 3 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130305 Year of fee payment: 3 |
|
| R370 | Written measure of declining of transfer procedure |
Free format text: JAPANESE INTERMEDIATE CODE: R370 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130305 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130305 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140305 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |