KR20010086360A - 개선된 내부 게터링을 갖는 열어닐된 웨이퍼 - Google Patents

개선된 내부 게터링을 갖는 열어닐된 웨이퍼 Download PDF

Info

Publication number
KR20010086360A
KR20010086360A KR1020017002617A KR20017002617A KR20010086360A KR 20010086360 A KR20010086360 A KR 20010086360A KR 1020017002617 A KR1020017002617 A KR 1020017002617A KR 20017002617 A KR20017002617 A KR 20017002617A KR 20010086360 A KR20010086360 A KR 20010086360A
Authority
KR
South Korea
Prior art keywords
wafer
oxygen
concentration
face
atmosphere
Prior art date
Application number
KR1020017002617A
Other languages
English (en)
Other versions
KR100816696B1 (ko
Inventor
팔스떼르로베르뜨제이
Original Assignee
헨넬리 헬렌 에프
엠이엠씨 일렉트로닉 머티리얼즈 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 헨넬리 헬렌 에프, 엠이엠씨 일렉트로닉 머티리얼즈 인코포레이티드 filed Critical 헨넬리 헬렌 에프
Publication of KR20010086360A publication Critical patent/KR20010086360A/ko
Application granted granted Critical
Publication of KR100816696B1 publication Critical patent/KR100816696B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
    • H01L21/3221—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
    • H01L21/3225—Thermally inducing defects using oxygen present in the silicon body for intrinsic gettering

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)

Abstract

응집된 빈자리 결함들을 분해하고 그 다음의 열처리 단계에서 웨이퍼 내의 산소의 거동에 영향을 주기 위해 단결정 실리콘 웨이퍼를 열처리하는 방법을 개시한다. 웨이퍼는 앞면, 뒤면 및 앞면과 뒤면 사이의 중심면을 구비한다. 본 방법에서, 웨이퍼의 앞면으로부터 중심면 쪽으로 확장하는 층(stratum) 내에 존재하는 응집된 빈자리 결함들을 분해시키기 위해 웨이퍼를 열어닐한다. 어닐된 웨이퍼는 결정 격자 빈자리들을 형성하기 위해 열처리되며, 이때의 결정 격자 빈자리들은 실리콘의 벌크 내에 형성된다. 열처리된 웨이퍼는 최대 밀도가 웨이퍼의 중심면 또는 그 근처에 존재하고 웨이퍼의 앞면 방향으로 농도가 점차 감소하는 빈자리 농도 프로파일을 갖는 웨이퍼를 생성하기 위해, 결정 격자 빈자리들의 일부가 앞면 방향으로 확산하도록 하는 속도로 산화된 웨이퍼가 산화 열처리시의 온도로부터 냉각된다.

Description

개선된 내부 게터링을 갖는 열어닐된 웨이퍼{THERMALLY ANNEALED WAFERS HAVING IMPROVED INTERNAL GETTERING}
배경기술
본 발명은 전자 부품들의 제조에 사용되는 반도체 재료 기판, 특히 실리콘 웨이퍼의 제조에 관한 것이다. 좀더 구체적으로, 본 발명은 응집된 빈자리 결함들을 소멸시키고 내부의 게터링 능력을 개선시켜, 임의의 전자 장치 제조 공정시에 필수적인 열처리 싸이클 동안 이상적이고 불균일한 산소 침전물들의 깊이 분포를 갖는 웨이퍼를 형성할 수 있도록 하는 실리콘 웨이퍼의 열처리 공정에 관한 것이다.
반도체 전자 부품들의 제조를 위한 대부분의 공정에서 출발 물질로 사용되는 단결정 실리콘은 일반적으로 단결정 시드(seed)를 용융 실리콘 내에 담근 후 느린 추출에 의해 성장시키는 쵸크랄스키(Czochralski) 공정에 의해 제조된다. 용융 실리콘은 석영 도가니 내에 담겨지므로, 다양한 불순물들, 그 중에서 주로 산소에 의해 오염된다. 실리콘 용융체의 온도에서, 산소는 그 온도에서 실리콘 내의 산소 용해도 및 고용화된 실리콘 내의 산소의 실제 분리 계수(segregation coefficient)에 의해 결정되는 농도에 도달될 때까지 결정 격자 내로 들어간다. 이러한 농도는 전자 장치의 제조 공정시 통상적으로 적용되는 온도에서 고체 실리콘 내의 산소의 용해도보다 더 크다. 결정은 용융체로부터 성장되고 냉각되므로, 산소의 용해도는 결정 내에서 급속히 감소하게 되고, 그로 인해 최종 슬라이스(slice) 또는 웨이퍼들 내에는 산소가 과포화된 농도로 존재하게 된다.
이러한 산소에 더하여, 실리콘 격자 빈자리와 같은 고유 점결합들이 결정이 형성되는 동안 결정 내에 존재할 수도 있다. 산소와 같이, 고체 실리콘 내에서 빈자리들의 용해도는 부분적으로 온도에 의존한다. 실리콘 결정이 냉각될 때, 어떤 지점에서 결정은 빈자리들과 임계적으로 과포화되어 결국 응집된 빈자리 결함들을 형성하게 된다. 응집된 빈자리 결함들은 D-결함, FPDs(flow pattern defects), GOI(Gate Oxide Integrity) 결함, COP(Crystal Originated Particle) 결함 및 LPD(Light Point Defects)등과 같이 현저한 결정 결함들의 원인이 될 뿐만 아니라, 주사 적외 현미경(Scanning Infrared Microscopy) 및 레이저 주사 단층촬영법(Laser Scanning Tomograpy)과 같은 적외선 주사 기술에 의해 관찰되는 벌크 결함들의 원인이 되는 것으로 알려지고 있다. 응집된 빈자리 결함들은 그것들을 포함하는 웨이퍼로 제조되는 전자 장치들의 성능을 저하시키는 것으로 알려지고 있다.
전자 장치의 제조시에 통상적으로 실시되는 열처리 싸이클들은 산소가 과포화된 상태인 실리콘 웨이퍼 내에서 산소 침전을 유발할 수 있다. 빈자리 결함들의 응집과 같이, 산소의 침전은 또한 웨이퍼 내에서 침전이 발생한 위치에 따라 장치의 성능을 저하시키게 된다. 예컨대, 웨이퍼의 액티브(active) 장치 영역에 위치한 산소 침전물들은 장치의 동작에 손상을 가할 수 있다. 반대로, 웨이퍼의 벌크 내에 위치한 산소 침전물들은, 웨이퍼와 접촉할 수 있는 바람직하지 못한 금속 불순물들을 포획(trap)할 수 있으므로, 이롭다. 웨이퍼의 벌크 내에 위치하는 산소 침전물들을 사용하여 금속을 포획하는 것을 일반적으로 내부 또는 고유 게터링(internal or intrinsic gettering; IG)이라 한다.
응집된 결함들이 형성되는 것을 방지하거나 형성된 결함들을 제거하기 위한 많은 접근 방법들이 제안되었다. 예를 들어, 웨이퍼 형태의 실리콘을 고온 열처리하여 응집된 고유 점결함들을 분해 또는 소멸시킬 수 있다. (예를 들어, Fusegawa et al.의 유럽특허 제503,816호 및 1997년도에 발간된Solid State Phenomena의 57-58권, 19-20쪽에 실린 S. nadahara et al.의 "Hydrogen Annealed Silicon Wafer" 참조) 그러나, 이러한 방법들은 웨이퍼 표면 근처의 응집된 결함들을 분해할 수 있는 바람직한 효과가 있는 반면에, 웨이퍼 벌크에서도 산소 침전물들을 분해하므로 내부 게터링 능력이 없어지는 원인이 된다.
따라서, 응집된 고유 점결함들을 실리콘 웨이퍼로부터 분해 또는 소멸시키면서도 웨이퍼가 내부 게터링의 유익한 특성들은 보유할 수 있도록 하는 공정이 요구된다.
발명의 요약
본 발명의 목적은 전자 장치 제조 공정에서 필수적인 열처리 싸이클 동안 이상적이고 불균일한 산소 침전물의 깊이 분포를 형성할 단결정 실리콘 웨이퍼를 제공하고, 충분한 깊이의 디누드 영역(denuded zone)과 충분한 밀도의 산소 침전물이 존재하는 웨이퍼 벌크 영역을 최적이고 재현성있게 형성하는 웨이퍼를 제공하고, 상기 디누드 영역의 형성 및 웨이퍼 벌크에서의 산소 침전물들의 형성이 웨이퍼의이러한 영역들에서 산소 농도의 차이에 의존하지 않는 웨이퍼를 제공하고, 최종 디누드 영역의 두께가 IC 제조 공정 순서의 세부 사항들과는 무관한 웨이퍼를 제공하고, 디누드 영역 형성 및 웨이퍼 벌크 내의 산소 침전물들의 형성이 열이력과 쵸크랄스키 성장되어 실리콘 웨이퍼로 절단되는 단결정 실리콘 잉곳(ingot)의 산소 농도에 의해 영향받지 않는 웨이퍼를 제공하고, 디누드 영역의 형성이 산소의 외확산에 의존하지 않는 공정을 제공하고, 응집된 빈자리 결함들의 농도를 웨이퍼의 표면층에서 충분히 감소시킬 수 있는 공정을 제공하는 데 있다.
따라서, 본 발명은, 간단히, 하나는 웨이퍼의 앞면이고 다른 하나는 웨이퍼의 뒤면이며 일반적으로 평행한 2개의 주된 표면들, 앞면과 뒤면 사이의 중심면, 앞면과 뒤면들을 결합시키는 원주 에지(edge), 앞면부터 중심면쪽으로 측정된 거리인 Ds와 앞면 사이의 웨이퍼 영역을 포함하는 층(stratum), 적어도 부분적으로 층(stratum)과 같은 면적을 갖고 앞면에서 중심면쪽으로 측정된 적어도 약 10 ㎛ 정도인 거리 D1과 앞면 사이의 웨이퍼의 영역을 포함하는 표면층 및 중심층과 표면층 사이의 웨이퍼 영역을 포함하는 벌크층을 갖는 단결정 웨이퍼를 제공한다. 웨이퍼는 그 층(stratum)에 응집된 빈자리 결함들이 거의 없는 것을 특징으로 한다. 또한, 웨이퍼는 중심면 또는 그 근처에서 빈자리의 밀도가 최대이고 그 최대 밀도의 위치로부터 웨이퍼의 앞면 방향으로 농도가 점차로 감소하는 농도 프로파일을 가지면서 벌크층의 빈자리 농도가 표면층의 빈자리 농도보다 더 큰 결정 격자 빈자리들의 불균일한 분포를 갖는다.
본 발명은 또한, 하나는 앞면이고 다른 하나는 뒤면인 일반적으로 평행한 2개의 주된 표면들, 상기 앞면과 상기 뒤면을 결합시키는 원주 에지, 상기 앞면에서 상기 중심면쪽으로 측정된 거리 Ds만큼 상기 앞면으로부터 확장하는 층(stratum), 상기 층(stratum)과 적어도 일부분 같은 면적을 갖고 상기 앞면과 상기 앞면으로부터 상기 중심면쪽으로 측정되어 적어도 약 10 ㎛ 정도인 거리 D1사이의 상기 웨이퍼의 영역을 포함하는 표면층 및 상기 중심면과 상기 표면층 사이의 상기 웨이퍼의 영역을 포함하는 벌크층을 구비하는 단결정 실리콘 웨이퍼의 응집된 빈자리 결함들을 분해하고 그 다음의 열처리 단계에서 웨이퍼 내의 산소의 침전 거동에 영향을 주기 위한 열처리 공정을 제공한다. 본 공정은 층(stratum) 내에 이미 존재하는 응집된 빈자리 결함들을 분해하기 위해 분위기 내에서 웨이퍼를 열어닐하는 단계, 표면층 및 벌크층들 내의 결정 격자 빈자리들을 형성하기 위해 어닐된 웨이퍼를 열처리하는 단계, 및 중심면 또는 그 근처에서 최고 밀도를 갖고 웨이퍼의 앞면의 방향으로 점차로 농도가 감소하며, 표면층과 벌크층 사이의 빈자리 농도들의 차이가 750 ℃ 이상의 온도로 웨이퍼를 열처리하여 표면층에는 디누드 영역을 형성하고 빈자리 농도들에 주로 의존하는 벌크층 내의 산소 클러스터들 및 침전물들의 농도로 벌크층 내에는 산소 클러스터들 및 침전물들을 형성할 수 있을 정도인 빈자리 농도 프로파일을 갖는 웨이퍼를 생산하기 위해 열처리된 웨이퍼의 냉각 속도를 조절하는 단계를 포함한다.
본 발명은 또한 응집된 빈자리 결함들을 소멸시키고 그 다음의 열처리 단계에서 웨이퍼 내의 산소 침전 거동에 영향을 주기 위해, 앞면, 뒤면, 앞면과 뒤면 사이의 중심면, 앞면과 뒤면을 결합하는 원주 에지(edge), 앞면에서 중심면쪽으로 측정된 거리 Ds 만큼 앞면으로부터 확장하는 층(stratum), 층(stratum)과 적어도 일부분 같은 면적을 갖고 앞면과 앞면으로부터 중심면쪽으로 측정된 거리 D와 앞면 사이의 웨이퍼의 영역을 포함하는 표면층 및 중심면과 표면층 사이의 웨이퍼의 영역을 포함하는 벌크층을 구비하는 단결정 실리콘 웨이퍼의 열처리 공정을 제공한다. 본 공정은 표면층 및 벌크층 내에서 결정 격자 빈자리들을 형성하기 위해 분위기 내에서 웨이퍼를 열처리하는 단계 및 최대 밀도가 중심면 또는 그 근처에 존재하고 웨이퍼의 앞면 방향으로 농도가 일반적으로 감소하며, 표면층과 벌크층에서의 농도의 차이가 750 ℃ 이상에서의 웨이퍼를 열처리하여 표면층에는 디누드 영역을 형성하고 빈자리 농도들에 주로 의존하는 벌크층 내의 산소 클러스터들 및 침전물들의 농도로 벌크층 내에는 산소 클러스터들 또는 침전물들을 형성할 수 있을 정도인 빈자리 농도 프로파일을 갖는 웨이퍼를 생산하기 위해 열처리된 웨이퍼의 냉각 속도를 조절하는 단계를 포함한다. 냉각된 웨이퍼 내에 존재하는 산소 침전물 핵생성 중심들은 약 650 내지 850 ℃ 정도의 온도로 약 1 내지 4 시간 동안 가열함으로써 안정화되고, 이후 안정화된 웨이퍼는 앞면으로부터 적어도 약 5 ㎛ 정도의 깊이까지 확장하는 영역 내에 존재하는 응집된 빈자리 결함들을 소멸시키기 위하여 분위기 내에서 열어닐된다.
본 발명의 다른 목적들 및 특징들의 일부는 명확할 것이며 일부는 이후에 설명될 것이다.
도면의 간단한 설명
도 1은 본 발명에 의한 이상적으로 침전하는 웨이퍼 공정을 설명하는 단면도이다.
도 2는 예 1에서 상술한 바와 같이 처리한 웨이퍼(샘플 4-7)의 단면 사진이다.
도 3은 예 1에서 설명된 일련의 단계들이 진행된 웨이퍼(샘플 4-8)의 단면 사진이다.
도 4는 예 1에서 설명된 일련의 단계들이 진행된 웨이퍼(샘플 3-14)의 단면을 나타내는 사진이다.
도 5는 예 1에서 제시된 일련의 단계들이 진행된 웨이퍼(샘플 4-7)의 표면으로부터의 깊이에 대한 백금 농도(atoms/cm3)의 로그값을 나타낸 그래프이다.
도 6은 예 2에서 제시된 일련의 단계들이 진행된 웨이퍼(샘플 3-4)의 단면 사진이다.
도 7은 예 2에서 제시된 일련의 단계들이 진행된 웨이퍼(샘플 3-5)의 단면 사진이다.
도 8은 예 2에서 제시된 일련의 단계들이 진행된 웨이퍼(샘플 3-6)의 단면 사진이다.
도 9는 예 3에서 제시된 일련의 단계들이 진행된 웨이퍼(샘플 1-8)의 단면 사진이다.
도 10은 예 4에서 상술한 바와 같이, 본 발명에 의한 단결정 실리콘 웨이퍼의 급속 열어닐 동안 분위기 내에 존재하는 산소의 분압 대 벌크 마이크로 결함(BMD)의 밀도를 나타내는 로그 그래프이다.
도 11은 NEC-1의 처리 후에 강화 산화막이 없는 경우에 질화 분위기에서 본 발명에 따라 열어닐된 웨이퍼(백색 배경)의 단면을 확대한 사진이다.
도 12는 디누드 영역이 존재하지 않음을 자세히 보여주기 위해 도 11의 웨이퍼 단면의 일부분을 도 11보다 크게 확대한 사진이다.
도 13은 강화 산화막이 없는 경우에 질화 분위기에서 본 발명에 따라 열어닐시킨 후 열산화 처리를 진행한 웨이퍼(백색 배경)의 단면을 확대한 사진이다.
도 14는 디누드 영역이 존재함을 자세히 보여주기 위해 도 13의 웨이퍼 단면의 일부분을 도 13보다 크게 확대한 사진이다.
도 15는 강화 산화막이 없는 경우에 질화 분위기에서 본 발명에 따라 열어닐시킨 후 웨이퍼의 한면에만 열산화 처리를 진행한 웨이퍼의 단면(백색 배경)을 확대한 사진이다.
도 16은 웨이퍼의 보호된 면에는 디누드 영역이 존재하지 않음을 자세히 보여주기 위해 도 15의 웨이퍼 단면의 일부분을 도 15보다 크게 확대한 사진이다.
실시예의 상세한 설명
본 발명에 의한 공정은 초기 결함 농도에 비하여 웨이퍼의 표면층에서의 응집된 빈자리 결함들의 농도가 감소된 단결정 실리콘 웨이퍼를 얻기 위한 수단들을 제공한다. 또한, 본 공정은 "이상적으로 침전한" 웨이퍼, 즉 전자 장치 제조 공정 동안 충분한 깊이의 디누드 영역 및 IG를 위한 충분한 밀도의 산소 침전물들을 함유하는 웨이퍼 벌크를 형성할 웨이퍼를 생산한다. 본 발명의 공정은 상기 표면층의 응집된 빈자리 결함들은 제거하는 반면에 전자 장치의 제조 공정 동안 산소가 침전할 방식을 결정한 또는 "인쇄한" "주형(template)"이 실리콘 내에 만들어지도록 진행된다.
본 발명의 제 1 실시예에 따른 공정에 의하면, 단결정 실리콘 웨이퍼는 응집된 빈자리 결함들을 웨이퍼의 표면층 또는 층(stratum)에서 효과적으로 소멸 또는 분해하는 어닐의 온도, 유지 시간 및 웨이퍼가 어닐되는 분위기 등으로 초기에 열어닐된다. 일반적으로 이러한 열어닐의 조건들은 흔히 이러한 결함들을 분해하기 위한 기술로 사용된다. (예를 들어, Fusegawa et al.의 유럽특허 제503,816호, 1997년도에 발간된Solid State Phenomena의 57-58권, 19-26쪽에 실린 S. nadahara et al.의 "Hydrogen Annealed Silicon Wafer" 및 1997년도의Electrochemical Society Processing의 97-22권, 18-25쪽에 실린 "High Temperature Annealed Silicon Wafers" 참조) 예를 들어, 웨이퍼는 아르곤 또는 수소 분위기, 또는 아르곤과 수소의 혼합 기체 분위기에서 열어닐되어 웨이퍼의 표면으로부터 중심쪽으로 확장하는 층(stratum)에서 존재하는 응집된 빈자리 결함들을 분해한다.
일반적으로, 웨이퍼는 표면에서 중심쪽으로 측정하였을 때 수 ㎛(예를 들어, 적어도 약 1, 2, 3, 5 또는 심지어 10 ㎛ 정도), 수십 ㎛(예를 들어, 약 20, 40, 80 ㎛ 또는 그 이상), 수백 ㎛(예를 들어, 약 100, 30,, 500 ㎛ 또는 그 이상), 대략 웨이퍼의 중심 정도의 깊이까지, 웨이퍼 표면으로부터 확장하는 층(stratum) 내에 존재하는 응집된 빈자리 결함들을 분해하기 위한 충분한 온도 및 유지 시간으로열처리된다. 응집된 빈자리 결함들이 분해되거나 크기면에서 축소되어야 하는 바람직한 깊이에 의존하여 중요한 조건들은 다양할 것이다. 예를 들어, 웨이퍼들은 약 1100 내지 1300 ℃ 범위의 온도에서 약 1 내지 4 시간 정도의 시간 동안 열처리되거나 약 1200 내지 1250 ℃의 온도에서 약 2 내지 3 시간 동안 열처리될 수 있다.
이런 점에서, 온도에 더하여 유지 시간, 분위기, 열어닐의 승온 조건(예를 들어, 목표 어닐 온도에 도달하는 속도), 분해될 응집된 결함들의 크기가 그러한 결함들을 제거하기 위한 어닐의 효율을 결정하는 인자들이라는 것에 유의해야 한다. 따라서, 바람직한 결과를 얻기 위한 필수적인 조건들은 샘플들의 수에 대해 처리 온도, 시간 및 분위기 조성 등을 다변화시킴으로써 실험적으로 결정될 수 있다. 따라서, 본 발명의 범위를 벗어나지 않는다면 이러한 조건들은 여기서 설명되는 것 이상일 수도 있다.
이러한 결함 분해 처리 공정이 진행된 웨이퍼에는 결과적으로 출발 물질 내에서 결함들에 비하여 감소된 농도의 응집된 빈자리 결함들을 갖는 웨이퍼 표면 근처의 층(stratum)이 형성된다. 바람직하게는, 이러한 표면층에는 응집된 빈자리 결함들이 거의 존재하지 않을 것이다. 이러한 점에서, 여기에서 사용된 "응집된 빈자리 결함들이 거의 존재하지 않는다"는 말은 층(stratum) 내에서 응집된 결함들의 농도가 결함들의 검출 한계, 현재로는 약 104결함들/cm3이하임을 의미한다는 것에 유의해야 한다.
웨이퍼에 대해 미리 열처리를 안정화시키기 위한 공정이 진행되지 않으면,응집된 결함의 분해 처리에 사용되는 조건들은 또한 웨이퍼 내에 존재하는 산소 침전물들의 핵생성 중심들도 분해하게 된다. 이러한 중심들을 복구시켜, 웨이퍼 내에서 IG를 위한 산소 침전물들의 농도를 증가시키기 위해, 웨이퍼는 빈자리 농도 프로파일이 형성되도록 하는 다음의 일련의 단계들을 거치게 된다. 본 발명의 이 부분은 전자 장치 제조 공정 동안 웨이퍼 내에서 결국 산소가 침전되는 방식을 결정하거나 "인쇄하기" 위해 진행된다. 도 1을 참조하면, 앞면(3), 뒤면(5) 및 앞면과 뒤면 사이의 가상의 중심면(7)을 갖는 웨이퍼(1)를 본 발명의 이 부분인 S1단계에 의해 산소를 포함하는 분위기에서 열처리하여 웨이퍼를 둘러싸는 표면 산화막(9)을 성장시킨다. 일반적으로, 산화막은 실리콘 상에 형성된 자연 산화막보다 더 두꺼운 두께(약 15 Å)로 형성된다. 바람직하게, 산화막은 적어도 약 20 Å 정도의 두께로 형성되고, 어떤 실시예에서는 적어도 약 25 Å 정도 또는 적어도 약 30 Å 정도의 두께로 형성된다. 그러나, 최근 얻어진 실험 결과는 30 Å 이상의 두께의 산화막층은 바람직한 효과를 방해하지는 않는 반면에 추가적인 이득은 거의 없음을 알려준다.
여기서, "앞" 및 "뒤"라는 말들은 일반적으로 웨이퍼의 평탄한 표면들인 두개의 주된 면들을 구분하기 위해 사용된 것이며, 여기서 사용된 웨이퍼의 앞면이 반드시 전자 장치가 제조되는 면은 아닐 뿐만 아니라 여기서 사용된 웨이퍼의 뒤면은 반드시 전자 장치가 제조되는 면과 마주보는 웨이퍼의 주된 면은 아니라는 점에 유의해야 한다. 또한, 실리콘 웨이퍼들은 통상 약간의 전체 두께 편차(total thickness variation; TTV), 비틀림(warp) 및 휨(bow)을 가지므로, 앞면의 모든 점과 뒤면의 모든 점 사이의 중점은 단일면 내부에 정확히 위치하지 않지만, TTV, 비틀림 및 휨은 통상 매우 작으므로 근사적으로 중점들은 앞면과 뒤면들 사이의 거의 등거리 상에 있는 가상의 중심면 내에 위치한다고 말할 수 있다.
본 발명의 침전 부분인 단계 S2에서, 웨이퍼(1) 내에서 결정 격자 결함(13)을 형성하고 그에 따라 결정 격자 결함의 개수 밀도를 증가시키기 위해 상승된 온도로 웨이퍼를 열처리하는 열처리 단계를 진행한다. 이러한 열처리 단계는 웨이퍼를 목표 온도까지 급속히 가열하여 그 온도에서 비교적 짧은 시간 동안 어닐하는 급속 열어닐기 내에서 수행되는 것이 바람직하다. 일반적으로, 웨이퍼는 약 1150 ℃ 정도 이상, 바람직하게는 적어도 약 1175 ℃ 이상, 더욱 바람직하게는 적어도 1200 ℃ 이상, 가장 바람직하게는 적어도 약 1200 및 약 1275 ℃ 사이의 온도로 열처리된다.
본 발명의 침전 부분의 제 1 실시예에서, 급속 열어닐링 단계는 질화 분위기의 존재 하에서 수행된다. 즉, 노출된 실리콘 표면을 질화시킬 수 있도록 어닐은 질소 기체(N2) 또는 암모니아와 같은 질소 함유 화합 기체를 포함하는 분위기에서 수행된다. 따라서, 분위기 기체가 전체적으로 질소 또는 질소 화합 기체로 구성될 수도 있고, 아르곤과 같이 비질화 기체가 추가로 포함될 수도 있다. 웨이퍼 전체에 걸친 빈자리 농도의 증가는, 순간적이지 않다면, 어닐링 온도에 도달하면서 거의 이루어지게 된다. 웨이퍼는 일반적으로 적어도 1초, 통상 적어도 수초(예를 들어, 적어도 3초), 바람직하게는 수십초(예를 들어, 20, 30, 40 또는50초), 그리고 웨이퍼의 바람직한 특성들에 의존하여 약 60초 정도(상용화된 급속 열어닐기의 한계치에 가까운)까지의 시간 동안 이 온도에서 유지될 것이다. 결과적으로 웨이퍼 내에는 비교적 균일한 빈자리 농도(개수 밀도)의 프로파일이 형성될 것이다.
지금까지 얻어진 실험 결과에 기초하면, 급속 열어닐링 단계가 수행되는 분위기는 단지 비교적 작은 분압의 산소, 수증기 및 다른 산화 기체들만 포함하는 것이 바람직하다. 즉, 분위기는 산화 기체들을 전혀 포함하지 않거나 빈자리 농도의 증가를 억제하는 충분한 양의 실리콘 자기-격자간 원자들을 주입하기에는 불충분한 분압의 기체들을 포함한다. 산화 기체 농도의 하한은 정확히 결정되지 않았지만, 산소 분압이 0.01 atm. 또는 10,000 ppma(parts per million atomic)인 경우에 빈자리 농도의 증가 및 영향이 관찰되지 않은 것으로 나타났다. 따라서, 분위기 내에서 산소 및 다른 산화 기체들의 분압은 0.01 atm.(10,000 ppma) 이하인 것이 바람직하다. 더욱 바람직하게는, 분위기 내에서 이러한 기체들의 분압은 0.005 atm.(5,000 ppma) 정도로 하며, 가장 바람직한 것은 0.001 atm.(1,000 ppma) 정도인 것이다.
급속 열어닐링 단계는, 결정 격자 빈자리들의 형성을 유발할 뿐만 아니라, 실리콘 출발 물질 내에 존재하는 산소 침전물 핵생성 중심들을 분해한다. 이러한 핵생성 중심들은, 예를 들어, 웨이퍼로 절단되는 단결정 잉곳의 성장 동안 형성되거나 웨이퍼 또는 잉곳의 이전의 열이력 내에서 어떤 다른 현상들의 결과로 형성될 수 있다. 따라서, 출발 물질 내에 이러한 핵생성 중심들이 존재하는지의 여부는, 급속 열어닐링 단계 동안 이러한 중심들이 분해될 수만 있다면, 중요하지 않다.
급속 열어닐은 상용화된 급속 열어닐링(RTA) 로(furnace)들 중에서 어느 하나로 수행될 수 있으며, 여기서 웨이퍼는 개별적으로 로 내의 고전력 램프에 의해 가열된다. RTA 로들은 실리콘 웨이퍼를 급속히 가열할 수 있다. 예를 들어, RTA 로들은 수초 동안에 상온에서 1200 ℃ 까지 웨이퍼를 가열할 수 있다. AG Associates(Mountain viex, CA)에서 생산되는 모델 610 로는 상용화 RTA 로 중 하나이다.
고유 점결함들(빈자리들 및 실리콘 자기-격자간 원자들)은 온도에 의존하는 확산 속도로 단결정 실리콘을 통하여 확산할 수 있다. 따라서, 점결함들의 농도 프로파일은 온도의 함수인 재결합 속도 및 고유 점결함들의 확산율의 함수이다. 예를 들어, 고유 점결함들은 급속 열어닐링 단계에서 웨이퍼가 어닐되는 온도 근처의 온도에서는 비교적 이동성이 있는 반면에 700 ℃ 정도의 온도에서는 실제 적용 시간 동안 이동성이 없다. 지금까지 얻어진 실험 결과는 약 700 ℃, 아마도 800 ℃, 900 ℃ 또는 심지어 1,000 ℃ 정도 이하의 온도에서도 빈자리들의 유효 확산 속도가 상당히 느리며, 빈자리들은 실제 적용 시간 동안 이동성이 없는 것으로 간주할 수 있음을 보여주고 있다.
단계 S2가 완료된 후에, 단계 S3에서 웨이퍼는 단결정 실리콘 내에서 결정 격자 빈자리들이 비교적 이동성을 갖는 온도 범위에 걸쳐 급속하게 냉각된다. 이러한 온도 범위를 통하여 웨이퍼의 온도가 낮아지면서, 빈자리들은 산화막(9)으로확산하여 소멸된다. 웨이퍼가 이러한 범위 내의 온도에서 유지되는 시간의 길이에 의존하는 변화의 정도에 따라 빈자리 농도 프로파일이 변화된다. 웨이퍼가 무한한 시간 동안 이 범위 내의 온도에서 유지된다면, 빈자리 농도는 열처리가 완료된 직후의 결정 격자 빈자리 농도보다 충분히 낮은 평형값인 농도로 다시 웨이퍼 벌크(11)의 전체에 걸쳐 충분히 균일하게 될 것이다. 그러나, 웨이퍼의 급속한 냉각으로 인해, 중심면(7)에서 또는 그 주변에서 최대 빈자리 농도를 갖고 웨이퍼의 앞면(3) 및 뒤면(5) 방향으로 빈자리 농도가 점점 감소하는 결정 격자 빈자리들의 불균일한 분포가 얻어진다. 일반적으로, 이러한 온도 범위 내에서의 평균적인 냉각 속도는 5 ℃/sec 이고, 바람직하게는 적어도 약 20 ℃/sec 이다. 바람직한 디누드 영역의 깊이에 따라서, 평균 냉각 속도는 적어도 50 ℃/sec 인 것이 바람직하고, 약 100 ℃/sec 정도인 것이 더욱 바람직하며, 몇몇 응용예에서는 냉각 속도가 약 100 내지 200 ℃/sec 범위인 것이 바람직하다. 일단 웨이퍼가 결정 격자 빈자리들이 단결정 실리콘 내에서 비교적 이동성이 있는 온도 범위 밖의 온도로 냉각되면, 냉각 속도는 웨이퍼의 침전 특성에 크게 영향을 주지 않으므로, 냉각 속도가 아주 중요한 것은 아니다. 통상적으로, 냉각 단계는 가열 단계가 수행되는 동일한 분위기 내에서 수행될 수 있다.
본 발명의 침전 부분인 단계 S4에서, 웨이퍼에 대한 산소 침전 열처리 공정을 진행한다. 예를 들어, 웨이퍼는 800 ℃의 온도로 4시간 동안 어닐된 후 1000 ℃에서 16시간 동안 어닐된다. 선택적으로 그리고 바람직하게, 웨이퍼는 전자 장치 제조 공정의 제 1 단계와 같이 약 800 ℃의 온도인 로 내에 로딩된다.이 온도에서 로 내로 로딩되면, 이전에 급속하게 열어닐되었던 웨이퍼는 산소 침전에 관해서 달리 거동하는 분리된 영역들을 갖게 될 것이다. 빈자리 농도가 높은 영역들(웨이퍼 벌크)에서는, 웨이퍼가 로 내로 들어감에 따라 급속히 산소 클러스트들이 생성된다. 로딩 온도에 도달되는 시간까지 클러스터 생성 공정이 끝나며, 이때 클러스터들의 분포는 단지 초기 빈자리들의 농도에 의존하여 결정된다. 빈자리 농도가 낮은 영역들(웨이퍼의 표면 근처)에서는, 웨이퍼는 이미 존재하던 산소 침전 핵생성 중심들이 부족한 보통의 웨이퍼처럼 거동한다. 온도가 800 ℃ 이상으로 상승함에 따라 또는 온도가 상수로 유지된다면, 빈자리가 많은 영역 내의 클러스터들은 침전물들로 성장하므로 클러스터들은 없어지고, 반면에 빈자리가 적은 영역에서는 이러한 현상들이 발생하지 않는다. 빈자리 농도들에 의해 웨이퍼를 다양한 영역으로 나눔으로써, 웨이퍼가 로 내로 로딩된 순간에 정해지는 산소 침전물들 패턴이 씌여진 주형이 효과적으로 만들어 진다.
도 1에 도시된 바와 같이, 웨이퍼 내에서 산소 침전물들의 결과적인 깊이 분포는 앞면(3) 및 뒤면(5)으로부터 각각 깊이 t, t′로 확장하는 산소 침전물들이 존재하지 않는 깨끗한 영역들(디누드 영역들)(15, 15′)을 갖는 것을 특징으로 한다. 산소 침전물들이 존재하지 않는 영역들(15, 15′) 사이에 대체로 균일한 밀도의 산소 침전물들을 포함하는 영역(17)이 존재한다.
영역(17) 내의 산소 침전물들의 농도는 일차적으로 열처리 단계의 함수이며 이차적으로는 냉각 속도의 함수이다. 일반적으로, 산소 침전물들의 농도는 열처리 단계에서 온도를 증가시키고 어닐링 시간을 증가시킴에 따라 증가하며, 통상 약1 ×107에서 5 ×1010침전물들/cm3범위의 침전물 밀도들이 얻어진다.
산소 침전물들이 없는 웨이퍼의 앞면 및 뒤면으로부터의 깊이 t, t′각각은 우선 결정 격자 빈자리들이 실리콘 내에서 비교적 이동성이 있는 온도 범위에서의 냉각 속도의 함수이다. 일반적으로 냉각 속도가 감소함에 따라 깊이 t, t′(디누드 영역들)는 증가하며, 디누드 영역의 깊이는 적어도 약 10, 20, 30, 40, 50, 70 또는 심지어 100 ㎛ 정도까지에 도달할 수도 있다. 여기서, 디누드 영역의 깊이는 근본적으로 전자 장치 제조 공정의 세부사항들에 무관할 뿐만 아니라 통상적으로 고려되는 산소의 외확산에도 의존하지 않는다는 것이 중요하다.
급속 열처리가 웨이퍼의 앞면 또는 뒤면으로부터 작은 양의 산소의 외확산을 유발할 수도 있지만, 외확산의 양은 디누드 영역들을 형성하기 위한 통상적인 공정에서 관찰되는 양보다 훨씬 적다. 결과적으로, 실리콘 표면으로부터의 거리의 함수로서 대체로 균일한 격자간 산소 농도를 갖는 "이상적으로 침전하는 웨이퍼"가 형성된다. 예컨대, 산소 침전 열처리(S4) 이전에, 웨이퍼는 그 중심으로부터 실리콘 표면에서 약 15 ㎛ 이내의 영역들까지, 더 바람직하게는 그 중심에서부터 실리콘 표면에서 약 10 ㎛ 내의 영역들까지, 좀더 바람직하게는 그 중심에서부터 실리콘 표면에서 약 5 ㎛ 내의 영역들까지, 가장 바람직하게는 그 중심에서부터 실리콘 표면에서 약 3 ㎛ 내의 영역들까지 대체로 균일한 농도의 격자간 산소를 갖게 될 것이다. 여기서, 대체로 균일한 산소 농도라는 것은 산소 농도에서의 편차가 단지 50 % 정도, 바람직하게는 단지 20 % 정도, 가장 바람직하게는 단지 10 %정도인것을 의미한다.
통상적으로, 산소 침전 열처리는 열처리된 웨이퍼에서 충분한 양의 산소 외확산을 유발시키지는 않는다. 결과적으로, 웨이퍼의 표면에서 수 ㎛ 이상의 거리에 있는 디누드 영역에서 격자간 산소의 농도는 침전 열처리의 결과로 현저히 변화하지는 않을 것이다. 예컨대, 웨이퍼의 디누드 영역이 실리콘의 표면 및 앞면에서부터 중심면쪽으로 측정된 거리 D1(적어도 약 10 ㎛ 정도) 사이의 영역으로 구성된다면, 실리콘 표면으로부터 1/2 D1까지의 거리에 있는 디누드 영역 내 위치에서의 산소 농도는 통상 적어도 디누드 영역 내의 임의 위치에서의 격자간 산소 농도의 최대 농도의 75 % 정도이다. 어떤 산소 침전 열처리에 대해서는, 이러한 위치에서의 격자간 산소 농도가, 예를 들어 디누드 영역 내의 임의 위치에서의 최대 산소 농도의 적어도 80 %, 85 %, 90 % 또는 심지어 95 % 이상일 수도 있다.
본 공정의 침전 부분의 제 2 실시예에 있어서, 제 1 실시예의 가열(급속 열어닐링) 단계 및 냉각 단계에서의 질화 분위기 대신에 비질화 분위기가 사용된다. 적합한 비질화 분위기는 아르곤, 헬륨, 네온, 이산화탄소와 다른 비산화, 비질화 원소 및 화합 기체들 또는 그러한 기체들의 혼합물들을 포함한다. 비질화 분위기는, 질화 분위기와 같이, 비교적 작은 분압의 산소를 함유할 수 있다. 예컨대, 산소 분압은 0.01 atm.(10,000 ppma) 이하, 바람직하게는 0.005 atm.(5,000 ppma) 이하, 더욱 바람직하게는 0.02 atm.(2,000 ppma) 이하, 가장 바람직하게는 0.001 atm.(1,000 ppma) 이하로 한다.
본 발명의 침전 부분의 제 3 실시예에서, 단계 S1(열산화 단계)는 생략되고 출발 웨이퍼는 단지 자연 산화막만 갖게 된다. 그러나, 이러한 웨이퍼가 질소 분위기에서 어닐될 때의 효과는 자연 산화막보다 더 두꺼운 산화막("강화 산화막")을 갖는 웨이퍼가 질소 하에서 어닐될 때와는 상이하다. 강화 산화막을 포함하는 웨이퍼가 질소 분위기에서 어닐될 때, 어닐링 온도에 도달하면서, 순간적이 아니라면, 빈자리 농도는 거의 웨이퍼 전체에 걸쳐 대체로 균일하게 증가하며, 또한 빈자리 농도는 주어진 어닐링 온도에서 어닐링 시간의 함수로서 현저히 증가하는 것으로 보이지는 않는다. 웨이퍼가 자연 산화막 이상의 어떤 것이 부족하고 웨이퍼의 앞면 및 뒤면이 질소 분위기에서 어닐된다면, 최종 웨이퍼는 웨이퍼의 단면에서 일반적으로 "U자 형태"의 빈자리 농도(개수 밀도) 프로파일을 갖게 될 것이다. 즉, 최대 농도는 앞면 및 뒤면으로부터 수 ㎛ 또는 그 안에 발생할 것이며, 웨이퍼 벌크 전체에서는 강화 산화막을 갖는 웨이퍼에서 얻어진 농도와 거의 동일한 초기 웨이퍼 벌크 내의 최소 농도로 더 낮은 빈자리 농도가 발생할 것이다. 또한, 어닐링 시간의 증가는 자연 산화막 이상의 어떤 것이 부족한 웨이퍼들 내에서 빈자리 농도를 증가시키게 될 것이다.
실험 결과는 자연 산화막을 갖는 웨이퍼와 강화 산화막층을 갖는 웨이퍼의 거동의 차이는 분위기 내에 산소 분자 또는 다른 산화 기체를 포함시킴으로써 없어질 수 있음을 보여준다. 달리 말하면, 단지 자연 산화막만 갖는 웨이퍼들이 작은 분압의 산소를 포함하는 질소 분위기 내에서 어닐되면, 웨이퍼가 강화 산화막을 가진 것처럼 동일하게 거동한다. 특정 이론을 적용하지 않더라도, 자연 산화막보다 더 두꺼운 표면의 산화막층은 실리콘의 질화를 방해하는 보호막으로 작용한다는 것을 명백하다. 따라서, 이러한 강화 산화막은 출발 웨이퍼 상에 존재할 수도 있으며, 또는 어닐링 단계 동안 산화막층을 성장시킴으로써 인시튜(in situ)로 형성할 수도 있다.
이와 같은 제 3 실시예에 의한 본 공정의 침전 단계에서, 급속 열어닐링 단계 동안의 분위기는 바람직하게는 적어도 약 0.0001 atm. (100 ppma) 정도, 좀더 바람직하게는 적어도 약 0.0002 atm. (200 ppma) 정도의 산소를 함유한다. 그러나, 앞서 상술한 바와 같이, 바람직하게는 산소의 분압은 0.01 atm.(10,000 ppma) 이하이며, 더 바람직하게는 0.005 atm.(5,000 ppma) 이하, 더욱더 바람직하게는 0.02 atm.(2,000 ppma) 이하, 가장 바람직하게는 0.001 atm.(1,000 ppma) 이하이다.
그러나, 일정 분압의 산소를 포함하는 분위기를 사용하는 것은 선택적인 것처럼, 실리콘 웨이퍼는 단지 열어닐 또는 급속 열어닐 공정만 거칠 수도 있으며, 단계 S2에 의한 질소 분위기 및 중성 분위기 하에서의 어닐링 후에 산소 분위기에서의 처리가 완료될 수도 있다. 산소 어닐링 단계는 웨이퍼가 냉각 단계로 진입한 후에 수행될 수도 있고, 예를 들어 초기 열어닐 단계가 끝난 후 웨이퍼가 여전히 뜨거울 때의 온도에서 수행될 수도 있다. 또한, 이러한 산소 어닐 단계는 최종 산소 침전 패턴을 위해 실리콘 내에서 빈자리 농도를 조절하거나 프로파일화하기 위한 수단들로서 상술한 실시예들 중 어느 것을 위해 선택적으로 수행될 수도 있다.
특정 이론에 의하지 않더라도, 산소 어닐링은 실리콘 표면을 산화시키고, 결과적으로, 실리콘 자기 격자내 원소들의 안쪽으로의 흐름을 발생시킨다는 것은 명백하다. 이러한 자기 격자내 원소들의 흐름은 표면에서 시작하여 안쪽으로 이동하는 재결합을 유발하여 점차로 빈자리 농도 프로파일을 변화시킨다. 따라서, 낮은 빈자리 농도 영역이 형성되고, 이는 결과적으로, 산소 침전 열처리 이후, 실리콘 웨이퍼로부터 제조될 장치의 특정한 최종 사용을 위해 최적화된 깊이를 갖는 디누드 영역이 된다.
실리콘 웨이퍼의 벌크(17) 내에서 빈자리들의 최대 농도를 갖는 실리콘 웨이퍼에 대해, 영역 15와 15′의 깊이 t와 t′는 각각 표면 산화가 발생하는 속도를 제어함으로써 선택적으로 증가될 수도 있다. 산화 속도는 분위기 조건들, 온도 및 산화 단계에서의 유지 시간과 같은 많은 변수들에 의존한다. 예컨대, 분위기 내의 산소 농도가 증가함에 따라 산화 속도는 증가하며, 발열 증기가 포함된 경우 산화 속도가 가장 커진다.
산화 처리를 위한 중요한 조건들은 깊이 t 및/또는 t′를 최적화하기 위하여 온도, 어닐 시간 및 분위기 조건들(예를 들어, 산소 분압과 같은 분위기 기체들의 조성)을 조절함으로써 실험적으로 결정될 수 있다. 그러나, 순수 산소 또는 발열 증기 이외의 어떤 것들이 본 공정에 포함된다면, 분위기 내에서 산소의 바람직한 분압은 적어도 약 0.0001 atm. (100 ppma) 정도, 더 바람직하게는 적어도 약 0.0002 atm. (200 ppma) 정도, 좀더 바람직하게는 적어도 약 0.0004 atm. (400 ppma), 더욱더 바람직하게는 적어도 약 0.0008 atm. (800 ppma) 정도일 것이다.이러한 점에서, 열어닐 단계 S2에서의 산소 함량 또는 산소 분압들에 대한 한계치들은 침전 공정을 위한 이와 같은 선택 단계에서는 적용되지 않는다는 것에 유의해야 한다. 또한, 영역 17에서 빈자리들의 최대 피크 농도가 충분히 유지된다면, 이러한 산화 처리의 온도는 바람직하게는 약 1150 ℃ 이상으로 하며, 더욱 바람직하게는, 적어도 단계 S2의 열처리 동안 적용되는 온도와 거의 동일하도록 한다. 특정 이론에 의하지 않더라도, 열처리 동안의 온도 이하의 온도가 되면, 영역 17에서 빈자리들의 최대 농도들은 빈자리들과 자기 격자내 원자들의 직접 재결합으로 인해 실질적으로 감소할 수도 있다는 것은 명백하다.
산화 처리가 완료되면, 상술한 단계 S3에서와 같이, 단결정 실리콘 내에서 결정 격자 빈자리들이 비교적 이동성이 있는 온도 범위에 걸쳐 웨이퍼는 급속히 냉각될 수도 있다. 웨이퍼를 급속히 냉각시킴으로써, 빈자리 농도 프로파일은 실리콘 매트릭스 내에서 효과적으로 "동결되고", 이에 따라 결정 격자 빈자리들의 불균일한 분포가 형성된다. 따라서, 확립된 빈자리 농도 프로파일이 유실되거나 제거되는 것을 피하기 위해, 이러한 온도 범위 내에서는 적어도 약 5 ℃/sec 의 평균 속도로 냉각하는 것이 바람직하다. 그러나, 더 바람직하게, 냉각 속도는 적어도 20 ℃/sec 로 한다. 여기서, 냉각 속도가 변함에 따라, 최종 프로파일은 더욱 변화할 수 있다는 것에 유의해야 한다. 따라서, 얻고자 하는 바람직한 프로파일에 따라, 평균 냉각 속도는 적어도 약 50 ℃/sec, 약 100 ℃/sec, 약 200 ℃/sec 또는 그 이상일 수도 있다.
일단 웨이퍼가 결정 격자 빈자리들이 단결정 실리콘 내에서 비교적 이동성이 있는 온도 범위 밖의 온도로 냉각되면, 냉각 속도가 웨이퍼의 침전 특성에 큰 영향을 주지 않으므로 그다지 중요하지 않게 된다. 통상적으로, 냉각 단계는 가열 단계가 수행되는 동일한 분위기 내에서 수행된다.
본 발명의 개별 산화 처리는, 상술한 바와 같이, 냉각 속도를 조절하는 것에 의해 빈자리 농도 프로파일을 제어하는데 선택적으로 적용될 수 있다. 따라서, 이러한 산화 단계가 실시되면, 단계 S4의 냉각 속도는 여기서 설명된 것보다 더 클 수도 있다. 또한, t 또는 t ′의 바람직한 깊이가 십 ㎛, 수십 ㎛ 또는 그 이상을 넘는 경우에 이러한 산화 단계를 적용하는 것이 바람직하다.
더우기, 산화 단계에 의한 유연성은 일반적으로 "U자 형태"의 빈자리 농도(개수 밀도) 프로파일을 갖는 웨이퍼 상에서 이러한 접근 방식을 성공적으로 수행할 수 있게 한다는 것에 유의해야 한다. 좀더 구체적으로, 웨이퍼 표면 상에 단지 자연 산화막만 갖는 웨이퍼가 열어닐 단계 S2를 거친다면, 웨이퍼는 일반적으로 "U자 형태"의 빈자리 농도 프로파일을 갖게 될 것이다. 그러한 웨이퍼에 산소 어닐 처리를 실시함으로써, 빈자리 농도 프로파일은 변화될 수도 있으며, 노출 조건을 선택적으로 결정하여 본 발명에 적합한 바람직한 빈자리 프로파일을 만들 수도 있다.
침전 공정의 다른 실시예에 의하면, 웨이퍼의 앞면과 뒤면은 각각 하나 또는 그 이상의 질화 또는 비질화 기체들을 포함할 수 있는 다른 분위기에 노출될 수도있다. 예를 들어, 웨이퍼의 뒤면은 질화 분위기에 노출되고 앞면은 비질화 분위기에 노출될 수 있다. 또는, 여러 개의 웨이퍼들(예를 들어, 2개, 3개 또는 그 이상의 웨이퍼들)이 면과 면이 마주보는 상태로 정렬되어 동시에 어닐될 수도 있으며, 이러한 경우에 면과 면이 접하는 부분의 면들은 어닐링 동안 기계적으로 분위기로부터 보호된다. 또는, 급속 열어닐 단계 동안 사용되는 분위기 및 웨이퍼의 바람직한 산소 침전 프로파일을 고려하여, 디누드 영역이 요구되는 웨이퍼의 면, 예를 들어 웨이퍼의 앞면(3)에만 산화막층을 형성할 수도 있다.(도 1 참조)
응집된 빈자리 결함들을 분해시키기 위한 웨이퍼의 열어닐 이전에, 침전 공정이 실리콘 웨이퍼 상에 실시될 수도 있다는 것에 유의해야 한다. 그러나, 그러한 접근 방식이 적용된다면, 결함 분해 처리를 실시하기 이전에 웨이퍼의 열처리를 안정화시키는 공정을 실시하는 것이 바람직하다. 예를 들어, 결함 분해 처리의 온도를 견디기 위해 필요한 안정성을 주기에 충분한 시간 동안 약 400 에서 850 ℃ 의 온도 범위 내의 온도로 웨이퍼를 가열할 수도 있다. 여기서, 열처리 시간이 증가할수록 안정화 공정도 더 강화시켜야 한다는 것에 유의해야 한다. 따라서, 20, 40, 60 분 또는 그 이상, 2, 3, 4 시간 또는 그 이상의 유지 시간은 결함 분해 처리의 조건들에 의해 결정되는 것이 필요할 것이다. 예를 들어, 안정화 공정에 적용되는 통상적인 조건들은 약 650 과 850 ℃ 사이의 온도로 약 1 내지 4 시간동안 웨이퍼를 가열하는 것을 포함한다.
산소 침전 핵생성 중심들을 안정화하기에 충분한 열처리가 적용된다면, 결함 분해 처리 동안 산소 침전물들이 선택적으로 형성될 것이다. 즉, 산소 침전 단계 S4는 결함을 분해하는 단계에 의해 대체될 수도 있다. 또는, 산소 침전 열처리가 요구된다면, 상술한 바와 같이, 단계 S4는 결함 분해 단계를 시작하기 이전에 완료될 수도 있다.
본 발명의 공정을 위한 출발 물질은 통상적인 쵸크랄스키 결정 성장 방법에 의해 성장된 단결정 잉곳에서 절단된 단결정 실리콘 웨이퍼이다. 그러한 방법들 뿐만 아니라 표준 실리콘 절단, 래핑, 에칭 및 연마 기술들은 예를 들어, 1989년에 Academic Press에서 출간된 F. Shimura의Semiconductor Silicon Crystal Technology및 1982년 뉴욕의 Springer-Verlag에서 출간된 J. Grabmaier ed.의Silicon Chemical Etching에 개시되어 있다. 실리콘 웨이퍼는 연마할 수도 있고, 래핑 및 에칭하고 연마하지 않을 수도 있다. 또한, 웨이퍼는 지배적인 고유 점결함으로서 빈자리 또는 자기 격자내 점결함들을 가질 수도 있다. 예를 들어, 웨이퍼의 중심에서부터 가장자리에 걸쳐 빈자리가 지배적일 수도 있고, 자기 격자내 결함들이 지배적일 수도 있다. 또는, 웨이퍼는 자기 격자내 원자들이 지배적인 축 대칭 링에 의해 둘러싸인 빈자리가 지배적인 중심 코아 부분을 포함할 수도 있다.
쵸크랄스키 성장된 실리콘은 통상적으로 약 5 ×1017내지 약 9 ×1017atoms/cm3의 범위 내에서의 산소 농도를 함유한다 (ASTM 표준 F-121-83). 웨이퍼의 산소 침전 거동은 본질적으로 본 공정 내에서는 산소 농도로부터 분리되어 진행되므로, 출발 웨이퍼의 산소 농도는 쵸크랄스키 공정에 의해 도달할 수 있는 범위 내 또는 밖에 있을 수도 있다.
약 750 내지 350 ℃ 의 범위를 거쳐 실리콘의 녹는점의 온도(약 1410 ℃)로부터의 단결정 실리콘 잉곳의 냉각 속도에 의존하여, 산소 침전 핵생성 중심들은 웨이퍼로 절단되는 단결정 실리콘 잉곳 내에 형성될 수도 있다. 출발 물질 내에서 이러한 핵생성 중심들의 존재 또는 부재가 본 발명에서 중요하지는 않지만, 이러한 중심들은 약 1300 ℃를 넘지 않는 온도에서 실리콘을 열처리하여 분해시킬 수 있다. 약 800 ℃의 온도로 약 4 시간 동안 실리콘을 어닐링하는 것과 같은 어떤 열처리들은, 1150 ℃를 넘지 않는 온도에서 이런 중심들을 분해시킬 수 없을 정도로 안정화시킬 수 있다. 산소 침전물들의 검출 한계는 현재로는 약 5 ×106침전물들/cm3이다. 산소 침전 핵생성 중심들의 존재량(또는 밀도)은 현재 상용화된 기술을 사용하여 직접 측정할 수는 없으나, 다양한 기술들이 이러한 존재량들은 간접적으로 검출하기 위해 사용될 수 있다. 전술한 바와 같이, 실리콘에 대한 산소 침전 열처리를 수행함으로써 실리콘 내에 이미 존재하는 산소 침전 핵생성 중심들을 안정화시키고, 이러한 사이트들에서 침전물들을 성장시킬 수 있다. 따라서, 이러한 핵생성 중심들은 산소 침전 열처리, 예를 들어 800 ℃ 에서 4시간 동안 그리고 1000 ℃ 에서 16 시간 동안 웨이퍼를 어닐링한 후 간접적으로 측정될 수 있다.
치환형 탄소는, 단결정 실리콘 내에 불순물로서 존재할 때, 산소 침전 핵생성 중심을 형성하는 촉매로 작용할 수 있다. 이러한 이유로 단결정 실리콘 출발물질은 낮은 농도의 탄소를 갖는 것이 바람직하다. 즉, 단결정 실리콘은 약 5 ×1016atoms/cm3이하, 바람직하게는 약 1 ×1016atoms/cm3이하, 더욱 바람직하게는 약 5 ×1015atoms/cm3이하의 탄소 농도를 가져야 한다.
본 발명에 의해서 웨이퍼 상에 에피택셜(epitaxial)층이 증착되다면, 본 공정은 에피택셜 증착 이전 또는 이후에 수행될 수도 있다. 이전에 수행되는 경우, 본 발명의 공정 이후 그리고 에피택셜 증착 이전에 웨이퍼 내에서 산소 침전 핵생성 중심들을 안정화시키는 것이 바람직할 것이다. 이후에 수행되는 경우, 본 발명의 공정에서 요구되는 냉각 속도가 도달될 수 있다면, 에피택셜 증착 이후에 즉시 에피택셜 반응기 내에서 본 발명의 공정을 수행하는 것이 바람직할 것이다.
단결정 실리콘 내에서 결정 격자들의 측정은 백금 확산 분석에 의해 수행될 수 있다. 일반적으로, 백금은 샘플들 상에 증착되고, 바람직하게는 프랭크-턴불(Frank-Turnbull) 메카니즘이 백금 확산을 지배하고 백금 원자들의 빈자리 차지가 정상 상태에 도달하기에 충분하도록 선택된 확산 시간과 온도에 의해 수평 표면 내로 확산된다. 본 발명에서 전형적인 빈자리 농도를 갖는 웨이퍼들에 대해서, 좀더 정확히 살펴보면 더 낮은 온도, 예를 들어 약 680 ℃ 정도에서도 달성될 수 있음에도 불구하고, 730 ℃의 온도 및 20 분 동안의 확산 시간이 사용될 수 있다. 또한, 실리사이드화 공정에 의한 영향을 최소화하기 위해, 백금 증착 방법은 하나의 단일층 이하의 표면 농도로 되는 것이 바람직하다. 그밖의 백금 확산 방법은, 예를 들어, 1997년에 발간된J. Appl. Phys.의 82권 182쪽에 수록된 Jacob 등의 논문; 1992년 발간된J. Electrochemical Society의 139권 256쪽에 수록된 Zimmermann and Ryssel의 "The Modeling of Platium Diffusion In Silicon Under Non-Equilibrium Conditions"; 1993년 발간된Journal of Crystal Growth의 129권 582쪽에 수록된 Zimmermann, Goesele, Seilenthal 및 Eichiner의 "Vacancy Concentration Wafer Mapping In Silicon"; 1992년에 발간된Appl. Phys. Lett.의 60권 3250쪽에 수록된 Zimmermann 및 Falster의 "Investigation of The Nucleation of Oxygen Precipitates in Czochralski Silicon At An Early Stage"; 1992년에 발간된Appl. Phys. A의 55권 121쪽에 수록된 Zimmermann 및 Ryssel의 논문 등에 설명되어 있다.
예 1 내지 5는 본 발명의 침전 부분의 실례를 설명하는 것이다. 따라서, 이러한 예들은 제한된 범위로 해석되어서는 안된다.
예 1
실리콘 단결정들은 쵸크랄스키 방법에 의해 인장되고, 실리콘 웨이퍼를 형성하기 위해 절단되고 연마된다. 이러한 웨이퍼들은 표 1에 제시된 조건 하에서 표면 산화 단계(S1), 질소 및 아르곤 내에서의 급속 열어닐링 단계(S2), 급속 냉각 단계(S3)를 거치고, 산소 안정화 및 성장 단계(S4)를 거친다. 단계 S1-S4전의 웨이퍼의 초기 산소 농도(Oi), 단계 S4후의 웨이퍼 벌크에서의 산소 침전 밀도(OPD) 및 단계 S4이후의 디누드 영역(DZ)의 깊이가 또한 표 1에 기재되어 있다.
샘플 4-7 4-8 3-14
S1 N2+ ~1% O2내에서1,000℃로 15분 N2+ ~1% O2내에서1,000℃로 15분 실시하지 않음
S2 N2내에서1,250℃로 35분 Ar 내에서1,250℃로 35분 N2내에서1,250℃로 35분
S3 100 ℃/sec 100 ℃/sec 100 ℃/sec
S4 N2내에서800℃로 4시간 +1000℃로 16시간 N2내에서800℃로 4시간 +1000℃로 16시간 N2내에서800℃로 4시간 +1000℃로 16시간
Oi(atoms/cm3) 7 ×1017 6.67 ×1017 7.2 ×1017
OPD (atoms/cm3) 1 ×1010 4.4 ×109 1.69 ×1010
DZ (depth in ㎛) 70 95 0
도 2, 3 및 4는 최종 웨이퍼의 단면을 보여주고 있다(이 도면들은 200X의 배율로 사진들을 확대한 것이다). 도 2는 샘플 4-7을, 도 3은 샘플 4-8을, 그리고 도 4는 샘플 3-14을 나타낸다.
또한, 샘플 4-7에서 결정 격자 빈자리들의 농도는 백금 확산 기술을 사용하여 매핑되었다. 백금 농도 대 웨이퍼의 표면으로부터의 깊이(웨이퍼의 표면에 해당하는 깊이를 0 ㎛라 함)에 대한 점들을 도 5에 나타내었다.
예 2
본 발명의 공정의 침전 부분이 쵸크랄스키 성장된 실리콘 웨이퍼의 산소 농도에 비교적 무관하다는 것을 설명하기 위해, 산소 농도가 다른 3개의 웨이퍼에 대해 예 1에서 설명된 동일한 일련의 단계들을 진행하였다. 이러한 단계들의 각 조건들, 단계 S1-S4전의 웨이퍼들의 초기 산소 농도(Oi), 단계 S4후의 웨이퍼들의 벌크에서의 산소 침전물 밀도(OPD) 및 웨이퍼의 표면으로부터 측정된 단계 S4후의 디누드 영역(DZ)의 깊이를 표 2에 나타내었다. 도 6, 7 및 8은 최종 웨이퍼들의 단면을 나타낸다(이 도면들은 200X의 배율로 사진들을 확대한 것이다). 도 6은 샘플 3-4를, 도 7은 샘플 3-5을, 그리고 도 8은 샘플 3-6을 나타낸다.
샘플 3-4 3-5 3-6
S1 N2+ ~1% O2내에서1,000℃로 15분 N2+ ~1% O2내에서1,000℃로 15분 N2+ ~1% O2내에서1,000℃로 15분
S2 N2내에서1,250℃로 35분 N2내에서1,250℃로 35분 N2내에서1,250℃로 35분
S3 125 ℃/sec 125 ℃/sec 125 ℃/sec
S4 N2내에서800℃로 4시간 +1000℃로 16시간 N2내에서800℃로 4시간 +1000℃로 16시간 N2내에서800℃로 4시간 +1000℃로 16시간
Oi(atoms/cm3) 6 ×1017 7 ×1017 8 ×1017
OPD (atoms/cm3) 4 ×1010 1 ×1010 6 ×1010
DZ (depth in ㎛) ~40 ~40 ~40
예 3
본 발명의 공정의 침전 부분이 산소 침전 안정화 및 성장 단계(S4)에서 사용된 조건과 비교적 무관하다는 것을 설명하기 위해, 독점권이 있고 상업화된 16 Mb DRAM 공정이 산소 침전 안정화 및 성장 단계(S4)로서 사용되었던 것을 제외한 샘플 3-4에 대해 예 2에서 설명된 동일한 일련의 단계들을 동일한 초기 산소 농도를 갖는 웨이퍼(샘플 1-8)에 대해 진행하였다. 도 9는 최종 웨이퍼의 단면을 보여주고 있다(이 도면은 200X의 배율로 확대한 사진이다). 단계 S4후에, 샘플들 1-8 및 3-4는 유사한 벌크 산소 침전 밀도(샘플 1-8은 7 ×1010/cm3, 샘플 3-4는 4 ×1010/cm3) 및 디누드 영역의 깊이(대략 40 ㎛)를 나타낸다.
예 4
이 예는 벌크 미세 결함들의 밀도(BMD)에서 관찰될 수 있는 경향들, 즉 산소 침전물들의 밀도 및 침전 공정의 열처리 단계 동안 분위기 내에서 산소의 농도를증가시킨 결과로 나타나는 디누드 영역(DZ)의 깊이를 설명한다. 3 개의 다른 세트의 웨이퍼들에 대해 다양한 공정 조건들 하에서 급속 열어닐을 진행하였다. 세트 A의 웨이퍼들은 질소 분위기 하에서 1200 ℃의 온도로 30초 동안 어닐하였고, 세트 B의 웨이퍼들은 같은 조건 하에서 20초 동안 어닐하였고, 세트 C의 웨이퍼들은 아르곤 분위기에서 1200 ℃의 온도로 30초 동안 어닐하였다. 이전의 산화 단계는 3개 세트들의 어떤 웨이퍼들에 대해서도 수행하지 않았다.
아래의 표 3에 나타낸 바와 같이, 주어진 세트 내에서 각 웨이퍼들에 대해 산소의 초기 압력을 증가시켰다. 일단 어닐링이 완료되면, 각 웨이퍼에 대한 BMD 밀도 및 DZ 의 깊이가 당해 기술에서 표준인 수단들에 의해 측정되었다. 그 결과를 표 3에 나타내었다.
웨이퍼 세트 산소 분압(ppma) BMD 밀도(결함들/cm3) DZ 깊이(㎛)
A 250 6.14 ×109 70
A 500 6.24 ×109 80
A 1000 2.97 ×109 80
A 2000 7.02 ×108 100
A 5000 2.99 ×107 ND
A 1 ×106 6.03 ×106 ND
B 500 2.59 ×109 80
B 1000 1.72 ×109 100
B 2000 9.15 ×108 100
B 5000 2.65 ×107 ND
B 1 ×106 2.17 ×106 ND
C 250 2.65 ×109 90
C 500 4.03 ×109 70
C 1000 1.72 ×109 140
C 5000 1.69 ×108 120
ND = 측정되지 않음
상기 데이타는 분위기 내의 산소 분압이 증가함에 따라, 벌크 미세 결합들의 밀도가 감소하고 있음을 보여준다. 게다가, 산소 분압이 10,000 ppma에 도달하면, 벌크 미세 결합들의 밀도가 본 발명의 침전 부분에 따라 이전의 급속 열어닐링 없이 산소 침전 열처리가 진행된 웨이퍼들에서 관찰되는 벌크 미세 결합들의 밀도와 구별할 수 없게 된다.
예 5
산화 열어닐 처리
본 발명의 침전 부분의 산화 열어닐 처리를 설명하기 위해, 쵸크랄스키 방법에 의해 성장된 단결정 실리콘 잉곳으로부터 얻어지고 단지 자연 산화막만을 갖는 실리콘 웨이퍼들에 대해 급속 열어닐 단계(S2)를 진행하였다. 각 경우에, 웨이퍼들은 암모니아를 포함하는 분위기의 급속 열어닐기 내에서 약 1180 ℃의 온도로 약 3분 동안 어닐된 후 급속히 냉각되었다(S3). 도 11 및 12를 참조하면, 산소 안정화와 성장 단계(S4) 및 NEC-1 처리가 진행된 후에, 그런 공정 조건들에 의해 근본적으로 디누드 영역을 갖지 않고 1 ×1010atoms/cm3보다 더 큰 벌크 산소 침전물 밀도를 갖는 실리콘 웨이퍼가 생성됨을 관찰할 수 있다.
도 11 및 도 12의 웨이퍼와는 반대로, 웨이퍼가 산소 열어닐 단계를 거친다면, 냉각(S3)이 완료된 후 그리고 단계 S4이전에, 디누드 영역이 형성될 수도 있다. 도 13 및 도 14를 참고하면, 냉각이 완료된 후 질화물을 제거하기 위해 조금 에치된 웨이퍼의 표면을 보여준다. 이후 웨이퍼는, 급속 열어닐기 내에서, 약 100 % 정도의 산소 농도를 갖는 산소 함유 분위기 하에서 1180 ℃의 온도로 3분 동안 가열되었다. 이어서, 산소 안정화와 성장 단계 (S4) 및 NEC-1 처리를 실시하면,그런 공정 조건들에 의해 약 60 ㎛ 정도의 디누드 영역의 깊이와 약 1 ×1010atoms/cm3보다 더 큰 벌크 산소 침전물 밀도(OPD)를 갖는 웨이퍼가 생성됨을 관찰할 수 있다.
도 15 및 도 16을 참조하면, 산소 열어닐 단계가 실리콘 웨이퍼의 한쪽 면에만 수행될 수도 있다는 것을 관찰할 수 있다. 단일면 처리는 처리되지 않는 웨이퍼의 한쪽을 보호함으로써 수행될 수 있다. 도 15 및 도 16에서 보여지는 웨이퍼는, 낮은 온도에서의 화학 기상 증착 공정을 사용하여 우선 실리콘질화막 코팅을 형성함으로써 웨이퍼의 한쪽 면을 보호하는 것을 제외하고, 도 13 및 14에서 보여지는 웨이퍼들과 동일한 방법으로 처리되었다. 이어서, 산소 안정화 단계와 성장 단계(S4) 및 NEC-1 처리를 실시하면, 최종 웨이퍼는 보호되지 않은 면(앞면) 상에서 약 60 ㎛ 정도의 깊이의 디누드 영역을 갖는 반면, 웨이퍼의 보호된 면(뒤면)에서는 디누드 영역을 갖지 않았다. 웨이퍼의 벌크 산소 침전물 밀도(OPD)는 약 1 ×1010atoms/cm3보다 더 컸다.
여기서, 질화막층을 제거하기 위한 웨이퍼의 표면 에칭은 본 발명의 침전 부분의 결과를 얻기 위하여 반드시 필수적인 것은 아님에 유의해야 한다. 오히려, 표면 에치는 선택적인 것이며, 따라서, 제한된 의미로 보아서는 안될 것이다.
또한, 예 5의 관점에서, 디누드 영역은 산소 분위기의 존재 하에서 웨이퍼를 열어닐링 함으로써 효과적으로 형성될 수 있다는 점에 더욱 유의해야 한다. 또한, 본 발명의 침전 부분의 다른 실시예들에 의해 형성된 디누드 영역은 이러한 열산소 처리에 의해 좀더 변경될 수도 있다. 예를 들어, 샘플 4-7 및 4-8 (예 1)의 디누드 영역은 단계 S4의 산소 침전 열처리 이전에 이러한 열산화 처리를 진행함으로써 증가될 수도 있다. 마찬가지로, 샘플 3-14(예 1)에 대해서도, 디누드 영역은 웨이퍼에 대해 이러한 열산화 처리를 진행함으로써 형성될 수도 있다.
상기한 관점에서, 본 발명의 여러 목적들이 도달됨이 보여질 것이다. 본 발명의 범위를 벗어나지 않는 한, 다양한 변화들이 상기 조성들 및 공정들 내에서 가능하므로, 상기한 설명에 포함된 모든 내용은 실례로서 해석되어야 하며 제한된 의미로 해석되어서는 안된다.

Claims (37)

  1. 일반적으로 평행한 표면들로 하나는 웨이퍼의 앞면이고 다른 하나는 웨이퍼의 뒤면인 2개의 주된 면들, 상기 앞면과 상기 뒤면 사이의 중심면, 상기 앞면과 상기 뒤면을 결합하는 원주 에지, 상기 앞면에서 상기 중심면쪽으로 측정된 거리 Ds만큼 상기 앞면으로부터 확장하는 층(stratum), 상기 층과 적어도 일부분 면적이 같고 상기 앞면과 상기 앞면으로부터 상기 중심면쪽으로 측정되어 적어도 약 10 ㎛ 인 거리 D1사이의 상기 웨이퍼의 영역을 포함하는 표면층 및 상기 중심면과 상기 표면층 사이의 상기 웨이퍼의 영역을 포함하는 벌크층을 구비하는 단결정 실리콘 웨이퍼에 있어서,
    상기 웨이퍼 층에는 응집된 빈자리 결함들이 거의 없고,
    상기 벌크층에서의 빈자리들 농도가 상기 표면층에서의 빈자리들 농도보다 더 크고, 상기 빈자리들은 그 최대 밀도가 상기 중심면 또는 그 근처이며 상기 최대 밀도의 위치에서 상기 웨이퍼의 앞면 방향으로 농도가 일반적으로 감소하는 농도 프로파일을 갖는, 결정 격자 빈자리들의 불균일한 분포를 갖는 것을 특징으로 하는 단결정 실리콘 웨이퍼.
  2. 제 1 항에 있어서,
    상기 D1은 적어도 약 20 ㎛ 인 것을 특징으로 하는 단결정 실리콘 웨이퍼.
  3. 제 1 항에 있어서,
    상기 D1은 적어도 약 50 ㎛ 인 것을 특징으로 하는 단결정 실리콘 웨이퍼.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 Ds는 적어도 약 5 ㎛ 인 것을 특징으로 하는 단결정 실리콘 웨이퍼.
  5. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 Ds는 적어도 약 10 ㎛ 인 것을 특징으로 하는 단결정 실리콘 웨이퍼.
  6. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 Ds는 적어도 약 20 ㎛ 인 것을 특징으로 하는 단결정 실리콘 웨이퍼.
  7. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 웨이퍼의 표면으로부터 3 ㎛ 이상 떨어진 거리에서의 격자간 산소 농도가 상기 벌크층에서의 격자간 산소 농도의 적어도 약 50 % 인 것을 특징으로 하는 단결정 실리콘 웨이퍼.
  8. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 웨이퍼의 표면으로부터 10 ㎛ 이상 떨어진 거리에서의 격자간 산소 농도가 상기 벌크층에서의 격자간 산소 농도의 적어도 약 80 % 인 것을 특징으로 하는 단결정 실리콘 웨이퍼.
  9. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 웨이퍼의 상기 앞면 상에 에피택셜층을 더 구비하는 것을 특징으로 하는 단결정 실리콘 웨이퍼.
  10. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 앞면이 연마된 것을 특징으로 하는 단결정 실리콘 웨이퍼.
  11. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 웨이퍼가 약 1 ×1016atoms/cm3의 탄소 농도를 갖는 것을 특징으로 하는 단결정 실리콘 웨이퍼.
  12. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 웨이퍼가 약 5 ×1015atoms/cm3의 탄소 농도를 갖는 것을 특징으로 하는 단결정 실리콘 웨이퍼.
  13. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 웨이퍼에는 약 1300 ℃ 를 넘지 않는 온도에서 상기 웨이퍼를 열처리하여 분해시킬 수 없는 산소 침전물 핵생성 중심들이 존재하지 않는 것을 특징으로 하는 단결정 실리콘 웨이퍼.
  14. 일반적으로 평행한 표면들로 하나는 웨이퍼의 앞면이고 다른 하나는 웨이퍼의 뒤면인 2개의 주된 면들, 상기 앞면과 상기 뒤면 사이의 중심면, 상기 앞면과 상기 뒤면을 결합시키는 원주 에지, 상기 앞면에서 상기 중심면쪽으로 측정된 거리 Ds만큼 상기 앞면으로부터 확장하는 층(stratum), 상기 층과 적어도 일부분 면적이 같고 상기 앞면과 상기 앞면으로부터 상기 중심면쪽으로 측정되어 적어도 약 10 ㎛ 인 거리 D 사이의 상기 웨이퍼의 영역을 포함하는 표면층 및 상기 중심면과 상기 표면층 사이의 상기 웨이퍼의 영역을 포함하는 벌크층을 구비하는 단결정 실리콘 웨이퍼의 응집된 빈자리 결함들을 분해시키고 그 다음의 열처리 단계에서 상기 웨이퍼 내의 산소 침전 거동에 영향을 주기 위한 열처리 방법에 있어서,
    상기 층 내에 이미 존재하는 응집된 빈자리 결함들을 분해시키기 위해 분위기 내에서 상기 웨이퍼를 열어닐하는 단계;
    상기 표면층과 상기 벌크층 내에 결정 격자 빈자리들을 형성하기 위해 상기 어닐된 웨이퍼를 열처리하는 단계; 및
    최대 밀도가 상기 중심면 또는 그 근처에 존재하고 상기 웨이퍼의 앞면 방향으로 농도가 일반적으로 감소하며, 상기 표면층과 상기 벌크층에서의 상기 농도의차이가 750 ℃ 이상에서의 상기 웨이퍼를 열처리하여 상기 표면층에는 디누드 영역을 형성하고 상기 벌크층 내의 상기 빈자리들의 농도에 주로 의존하는 산소 클러스터들 및 침전물들의 농도로 상기 벌크층 내에는 상기 산소 클러스터들 또는 침전물들을 형성할 수 있을 정도인 빈자리 농도 프로파일을 갖는, 상기 웨이퍼를 생산하기 위해 상기 열처리된 웨이퍼의 냉각 속도를 조절하는 단계를 포함하는 것을 특징으로 하는 열처리 방법.
  15. 제 14 항에 있어서,
    상기 웨이퍼는 수소, 아르곤 또는 그들의 혼합물 분위기 내에서 열어닐되는 것을 특징으로 하는 열처리 방법.
  16. 제 14 항에 있어서,
    상기 웨이퍼는 약 1100 ℃ 와 약 1300 ℃ 사이의 온도로 약 1 내지 4 시간 동안 열어닐되는 것을 특징으로 하는 열처리 방법.
  17. 제 14 항에 있어서,
    상기 어닐된 웨이퍼는 비질화 분위기에서 열처리되는 것을 특징으로 하는 열처리 방법.
  18. 제 17 항에 있어서,
    상기 열처리를 위한 상기 분위기는 주로 아르곤, 헬륨 또는 그들의 혼합물인 것을 특징으로 하는 열처리 방법.
  19. 제 14 항에 있어서,
    상기 어닐된 웨이퍼는 질화 분위기에서 열처리되는 것을 특징으로 하는 열처리 방법.
  20. 제 14 항에 있어서,
    상기 어닐된 웨이퍼의 열처리는 약 5,000 ppma 이하의 산소 분압으로 60초 이하의 시간 동안 산소 함유 분위기에서 약 1175 ℃ 이상의 온도로 웨이퍼를 가열하는 것을 포함하는 것을 특징으로 하는 열처리 방법.
  21. 제 14 항에 있어서,
    상기 어닐된 웨이퍼의 열처리는 약 5,000 ppma 이하의 산소 분압으로 60초 이하의 시간 동안 산소 함유 분위기에서 약 1200 ℃ 이상의 온도로 웨이퍼를 가열하는 것을 포함하는 것을 특징으로 하는 열처리 방법.
  22. 제 14 항, 제 20 항 및 제 21 항 중 어느 한 항에 있어서,
    상기 냉각 속도는 결정 격자 빈자리들이 실리콘 내에서 비교적 이동성이 있는 온도 범위에 걸쳐 적어도 약 50 ℃/sec 인 것을 특징으로 하는 열처리 방법.
  23. 제 14 항, 제 20 항 및 제 21 항 중 어느 한 항에 있어서,
    상기 냉각 속도는 결정 격자 빈자리들이 실리콘 내에서 비교적 이동성이 있는 온도 범위에 걸쳐 적어도 약 100 ℃/sec 인 것을 특징으로 하는 열처리 방법.
  24. 제 14 항, 제 20 항 및 제 21 항 중 어느 한 항에 있어서,
    상기 웨이퍼는 약 10 ㎛ 의 깊이로 상기 층 내에 이미 존재하는 응집된 빈자리 결함들을 분해시키기 위해 열어닐되는 것을 특징으로 하는 열처리 방법.
  25. 제 14 항, 제 20 항 및 제 21 항 중 어느 한 항에 있어서,
    상기 웨이퍼는 약 20 ㎛ 의 깊이로 상기 층 내에 이미 존재하는 응집된 빈자리 결함들을 분해시키기 위해 열어닐되는 것을 특징으로 하는 열처리 방법.
  26. 앞면, 뒤면, 상기 앞면과 상기 뒤면 사이의 중심면, 상기 앞면과 상기 뒤면을 결합하는 원주 에지, 상기 앞면에서 상기 중심면쪽으로 측정된 거리 Ds만큼 상기 앞면으로부터 확장하는 층(stratum), 상기 층과 적어도 일부분 같은 면적을 갖고 상기 앞면과 상기 앞면으로부터 상기 중심면쪽으로 측정되어 적어도 약 10 ㎛ 인 거리 D 사이의 상기 웨이퍼의 영역을 포함하는 표면층 및 상기 중심면과 상기 표면층 사이의 상기 웨이퍼의 영역을 포함하는 벌크층을 구비하는 단결정 실리콘 웨이퍼의 응집된 빈자리 결함들을 분해시키고 그 다음의 열처리 단계에서 웨이퍼내의 산소 침전 거동에 영향을 주기 위한 열처리 방법에 있어서,
    상기 표면층 및 상기 벌크층 내에서 결정 격자 빈자리들을 형성하기 위해 분위기 내에서 웨이퍼를 열처리하는 단계;
    최대 밀도가 상기 중심면 또는 그 근처에 존재하고 상기 웨이퍼의 앞면 방향으로 농도가 일반적으로 감소하며, 상기 표면층과 상기 벌크층에서의 상기 농도의 차이가 750 ℃ 이상에서의 상기 웨이퍼를 열처리하여 상기 표면층에는 디누드 영역을 형성하고 상기 벌크층 내의 상기 빈자리들 농도에 주로 의존하는 산소 클러스터들 및 침전물들의 농도로 상기 벌크층 내에는 상기 산소 클러스터들 또는 침전물들을 형성할 수 있을 정도인 빈자리 농도 프로파일을 갖는, 상기 웨이퍼를 생산하기 위해 상기 열처리된 웨이퍼의 냉각 속도를 조절하는 단계;
    상기 냉각된 웨이퍼를 약 650 내지 850 ℃ 정도의 온도로 약 1 내지 4 시간 동안 가열함으로써 상기 냉각된 웨이퍼 내에 존재하는 산소 침전물 핵생성 중심들을 안정화시키는 단계; 및
    상기 앞면으로부터 적어도 약 5 ㎛ 의 깊이까지 확장하는 영역 내에 존재하는 응집된 빈자리 결함들을 분해시키기 위하여 분위기 내에서 상기 안정화된 웨이퍼를 열어닐하는 단계를 포함하는 것을 특징으로 하는 열처리 방법.
  27. 제 26 항에 있어서,
    상기 안정화된 웨이퍼는 수소, 아르곤 또는 그 혼합물의 분위기 내에서 열어닐되는 것을 특징으로 하는 열처리 방법.
  28. 제 26 항에 있어서,
    상기 안정화된 웨이퍼는 약 1100 ℃ 와 약 1300 ℃ 사이의 온도에서 약 1 내지 4 시간 동안 열어닐되는 것을 특징으로 하는 열처리 방법.
  29. 제 26 항에 있어서,
    상기 웨이퍼는 비질화 분위기에서 열처리되는 것을 특징으로 하는 열처리 방법.
  30. 제 29 항에 있어서,
    상기 열처리의 분위기는 주로 아르곤, 헬륨 또는 그 혼합물들인 것을 특징으로 하는 열처리 방법.
  31. 제 26 항에 있어서,
    상기 웨이퍼는 질화 분위기에서 열처리되는 것을 특징으로 하는 열처리 방법.
  32. 제 26 항에 있어서,
    상기 웨이퍼는 약 5,000 ppma 이하의 산소 분압으로 60초 이하의 시간 동안 산소 함유 분위기에서 약 1175 ℃ 이상의 온도로 열처리되는 것을 특징으로 하는열처리 방법.
  33. 제 26 항에 있어서,
    상기 웨이퍼는 약 5,000 ppma 이하의 산소 분압으로 60초 이하의 시간 동안 산소 함유 분위기에서 약 1200 ℃ 이상의 온도로 열처리되는 것을 특징으로 하는 열처리 방법.
  34. 제 26 항, 제 32 항 및 제 33 항 중 어느 한 항에 있어서,
    상기 안정화된 웨이퍼는 상기 웨이퍼의 앞면으로부터 적어도 약 10 ㎛ 의 깊이로 확장하는 영역 내의 응집된 빈자리 결함들을 분해시키기 위해 열어닐되는 것을 특징으로 하는 열처리 방법.
  35. 제 26 항, 제 32 항 및 제 33 항 중 어느 한 항에 있어서,
    상기 안정화된 웨이퍼는 상기 웨이퍼의 앞면으로부터 적어도 약 20 ㎛ 의 깊이로 확장하는 영역 내의 응집된 빈자리 결함들을 분해시키기 위해 열어닐되는 것을 특징으로 하는 열처리 방법.
  36. 제 26 항, 제 32 항 및 제 33 항 중 어느 한 항에 있어서,
    상기 냉각 속도는 결정 격자 빈자리들이 실리콘 내에서 비교적 이동성이 있는 온도 범위에 걸쳐 적어도 약 50 ℃/sec 인 것을 특징으로 하는 열처리 방법.
  37. 제 26 항, 제 32 항 및 제 33 항 중 어느 한 항에 있어서,
    상기 냉각 속도는 결정 격자 빈자리들이 실리콘 내에서 비교적 이동성이 있는 온도 범위에 걸쳐 적어도 약 100 ℃/sec 인 것을 특징으로 하는 열처리 방법.
KR1020017002617A 1998-09-02 1999-08-27 개선된 내부 게터링을 갖는 열어닐된 웨이퍼 KR100816696B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US9892198P 1998-09-02 1998-09-02
US60/098,921 1998-09-02

Publications (2)

Publication Number Publication Date
KR20010086360A true KR20010086360A (ko) 2001-09-10
KR100816696B1 KR100816696B1 (ko) 2008-03-27

Family

ID=22271566

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020017002617A KR100816696B1 (ko) 1998-09-02 1999-08-27 개선된 내부 게터링을 갖는 열어닐된 웨이퍼

Country Status (8)

Country Link
US (2) US6361619B1 (ko)
EP (1) EP1129471B1 (ko)
JP (2) JP4405082B2 (ko)
KR (1) KR100816696B1 (ko)
CN (1) CN1181522C (ko)
DE (2) DE69928434T2 (ko)
TW (1) TW434652B (ko)
WO (1) WO2000013209A2 (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100783440B1 (ko) * 2006-12-06 2007-12-07 주식회사 실트론 저산소 실리콘 웨이퍼의 결함 분석 방법
KR100816198B1 (ko) * 2006-08-24 2008-03-21 동부일렉트로닉스 주식회사 반도체 장치용 웨이퍼
KR100920862B1 (ko) * 2001-12-21 2009-10-09 엠이엠씨 일렉트로닉 머티리얼즈 인코포레이티드 질소/탄소 안정화된 산소 침전물 핵형성 중심을 가진 이상적인 산소 침전 실리콘 웨이퍼의 제조 방법

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5994761A (en) * 1997-02-26 1999-11-30 Memc Electronic Materials Spa Ideal oxygen precipitating silicon wafers and oxygen out-diffusion-less process therefor
WO2000013211A2 (en) * 1998-09-02 2000-03-09 Memc Electronic Materials, Inc. Silicon on insulator structure from low defect density single crystal silicon
WO2001021861A1 (en) * 1999-09-23 2001-03-29 Memc Electronic Materials, Inc. Czochralski process for growing single crystal silicon by controlling the cooling rate
US6555457B1 (en) * 2000-04-07 2003-04-29 Triquint Technology Holding Co. Method of forming a laser circuit having low penetration ohmic contact providing impurity gettering and the resultant laser circuit
WO2002084728A1 (en) * 2001-04-11 2002-10-24 Memc Electronic Materials, Inc. Control of thermal donor formation in high resistivity cz silicon
WO2002086960A1 (en) * 2001-04-20 2002-10-31 Memc Electronic Materials, Inc. Method for the preparation of a silicon wafer having stabilized oxygen precipitates
TW550681B (en) * 2001-06-22 2003-09-01 Memc Electronic Materials Process for producing silicon on insulator structure having intrinsic gettering by ion implantation
KR100745309B1 (ko) * 2002-04-10 2007-08-01 엠이엠씨 일렉트로닉 머티리얼즈 인코포레이티드 이상적인 산소 침전 실리콘 웨이퍼에서 디누드 구역깊이를 조절하기 위한 방법
EP1879224A3 (en) * 2002-04-10 2008-10-29 MEMC Electronic Materials, Inc. Process for controlling denuded zone depth in an ideal oxygen precipitating silicon wafer
US20040259321A1 (en) * 2003-06-19 2004-12-23 Mehran Aminzadeh Reducing processing induced stress
US6955718B2 (en) * 2003-07-08 2005-10-18 Memc Electronic Materials, Inc. Process for preparing a stabilized ideal oxygen precipitating silicon wafer
JP4617751B2 (ja) * 2004-07-22 2011-01-26 株式会社Ｓｕｍｃｏ シリコンウェーハおよびその製造方法
US7485928B2 (en) * 2005-11-09 2009-02-03 Memc Electronic Materials, Inc. Arsenic and phosphorus doped silicon wafer substrates having intrinsic gettering
US20090004426A1 (en) * 2007-06-29 2009-01-01 Memc Electronic Materials, Inc. Suppression of Oxygen Precipitation in Heavily Doped Single Crystal Silicon Substrates
US20090004458A1 (en) * 2007-06-29 2009-01-01 Memc Electronic Materials, Inc. Diffusion Control in Heavily Doped Substrates
US7977216B2 (en) 2008-09-29 2011-07-12 Magnachip Semiconductor, Ltd. Silicon wafer and fabrication method thereof
US7939432B2 (en) * 2008-12-15 2011-05-10 Macronix International Co., Ltd. Method of improving intrinsic gettering ability of wafer
JP2009224810A (ja) * 2009-07-06 2009-10-01 Sumco Corp シリコンウェーハの製造方法、シリコンウェーハ
EP2695184B1 (en) * 2011-04-06 2018-02-14 Oxford University Innovation Limited Processing a wafer for an electronic circuit
KR101383608B1 (ko) 2011-10-20 2014-04-10 주식회사 엘지실트론 저온 공정에서 근접 게터링 능력을 갖는 실리콘 웨이퍼 및 그 제조 방법
CN104651946B (zh) * 2015-03-19 2017-06-23 太原理工大学 基于硅氢键流密度法的硅波导表面光滑工艺
US9758317B2 (en) * 2015-07-12 2017-09-12 Eaglestone Inc. Low profile transfer conveyor for use with conveyor systems
CN107154353B (zh) * 2016-03-03 2020-01-24 上海新昇半导体科技有限公司 晶圆热处理的方法
CN110799678B (zh) * 2016-12-28 2021-11-26 太阳能爱迪生半导体有限公司 处理硅晶片以具有内部去疵与栅极氧化物完整性良率的方法
DE102017219255A1 (de) 2017-10-26 2019-05-02 Siltronic Ag Halbleiterscheibe aus einkristallinem Silizium
EP3929334A1 (de) 2020-06-23 2021-12-29 Siltronic AG Verfahren zur herstellung von halbleiterscheiben

Family Cites Families (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS583375B2 (ja) 1979-01-19 1983-01-21 超エル・エス・アイ技術研究組合 シリコン単結晶ウエハ−の製造方法
JPS5680139A (en) 1979-12-05 1981-07-01 Chiyou Lsi Gijutsu Kenkyu Kumiai Manufacture of semiconductor device
US4437922A (en) 1982-03-26 1984-03-20 International Business Machines Corporation Method for tailoring oxygen precipitate particle density and distribution silicon wafers
US4548654A (en) 1983-06-03 1985-10-22 Motorola, Inc. Surface denuding of silicon wafer
US4505759A (en) 1983-12-19 1985-03-19 Mara William C O Method for making a conductive silicon substrate by heat treatment of oxygenated and lightly doped silicon single crystals
US4851358A (en) 1988-02-11 1989-07-25 Dns Electronic Materials, Inc. Semiconductor wafer fabrication with improved control of internal gettering sites using rapid thermal annealing
US4868133A (en) 1988-02-11 1989-09-19 Dns Electronic Materials, Inc. Semiconductor wafer fabrication with improved control of internal gettering sites using RTA
JPH01242500A (ja) 1988-03-25 1989-09-27 Mitsubishi Metal Corp シリコン基板の製造方法
JPH0232535A (ja) * 1988-07-21 1990-02-02 Kyushu Electron Metal Co Ltd 半導体デバイス用シリコン基板の製造方法
JPH039078A (ja) 1989-06-05 1991-01-16 Komatsu Ltd 斜板式ピストンモータ
JPH03185831A (ja) 1989-12-15 1991-08-13 Komatsu Denshi Kinzoku Kk 半導体装置の製造方法
IT1242014B (it) 1990-11-15 1994-02-02 Memc Electronic Materials Procedimento per il trattamento di fette di silicio per ottenere in esse profili di precipitazione controllati per la produzione di componenti elettronici.
JP2613498B2 (ja) * 1991-03-15 1997-05-28 信越半導体株式会社 Ｓｉ単結晶ウエーハの熱処理方法
JPH04294540A (ja) 1991-03-25 1992-10-19 Nippon Steel Corp 半導体の製造方法
JP2758093B2 (ja) 1991-10-07 1998-05-25 信越半導体株式会社 半導体ウェーハの製造方法
JP2726583B2 (ja) 1991-11-18 1998-03-11 三菱マテリアルシリコン株式会社 半導体基板
JPH05155700A (ja) 1991-12-04 1993-06-22 Nippon Steel Corp 積層欠陥発生核を有するゲッタリングウエハの製造方法および同方法により製造されたシリコンウエハ
JPH0684925A (ja) 1992-07-17 1994-03-25 Toshiba Corp 半導体基板およびその処理方法
KR0139730B1 (ko) 1993-02-23 1998-06-01 사또오 후미오 반도체 기판 및 그 제조방법
US5401669A (en) 1993-05-13 1995-03-28 Memc Electronic Materials, Spa Process for the preparation of silicon wafers having controlled distribution of oxygen precipitate nucleation centers
JPH0786289A (ja) 1993-07-22 1995-03-31 Toshiba Corp 半導体シリコンウェハおよびその製造方法
JP3185831B2 (ja) 1993-07-30 2001-07-11 富士写真フイルム株式会社 偏光コヒーレント合波レーザ
JP2854786B2 (ja) * 1993-08-24 1999-02-03 三菱マテリアル株式会社 シリコンウェーハの製造方法
JP2725586B2 (ja) 1993-12-30 1998-03-11 日本電気株式会社 シリコン基板の製造方法
US5445975A (en) 1994-03-07 1995-08-29 Advanced Micro Devices, Inc. Semiconductor wafer with enhanced pre-process denudation and process-induced gettering
JPH07321120A (ja) 1994-05-25 1995-12-08 Komatsu Electron Metals Co Ltd シリコンウェーハの熱処理方法
JP3458342B2 (ja) 1994-06-03 2003-10-20 コマツ電子金属株式会社 シリコンウェーハの製造方法およびシリコンウェーハ
JPH0845944A (ja) 1994-07-29 1996-02-16 Sumitomo Sitix Corp シリコンウェーハの製造方法
JP2874834B2 (ja) 1994-07-29 1999-03-24 三菱マテリアル株式会社 シリコンウェーハのイントリンシックゲッタリング処理法
JPH0845947A (ja) 1994-08-03 1996-02-16 Nippon Steel Corp シリコン基板の熱処理方法
JP3285111B2 (ja) 1994-12-05 2002-05-27 信越半導体株式会社 結晶欠陥の少ないシリコン単結晶の製造方法
US5611855A (en) 1995-01-31 1997-03-18 Seh America, Inc. Method for manufacturing a calibration wafer having a microdefect-free layer of a precisely predetermined depth
US5788763A (en) 1995-03-09 1998-08-04 Toshiba Ceramics Co., Ltd. Manufacturing method of a silicon wafer having a controlled BMD concentration
US5593494A (en) 1995-03-14 1997-01-14 Memc Electronic Materials, Inc. Precision controlled precipitation of oxygen in silicon
JP3085146B2 (ja) 1995-05-31 2000-09-04 住友金属工業株式会社 シリコン単結晶ウェーハおよびその製造方法
JP3381816B2 (ja) 1996-01-17 2003-03-04 三菱住友シリコン株式会社 半導体基板の製造方法
JPH1032535A (ja) 1996-07-16 1998-02-03 Nippon Denki Musen Denshi Kk 列車無線装置
KR100240023B1 (ko) 1996-11-29 2000-01-15 윤종용 반도체 웨이퍼 열처리방법 및 이에 따라 형성된 반도체 웨이퍼
US5994761A (en) * 1997-02-26 1999-11-30 Memc Electronic Materials Spa Ideal oxygen precipitating silicon wafers and oxygen out-diffusion-less process therefor
MY135749A (en) 1997-04-09 2008-06-30 Memc Electronic Materials Process for producing low defect density, ideal oxygen precipitating silicon
CN100595351C (zh) * 1997-04-09 2010-03-24 Memc电子材料有限公司 低缺陷密度、自间隙原子为主的硅
JP3144631B2 (ja) 1997-08-08 2001-03-12 住友金属工業株式会社 シリコン半導体基板の熱処理方法
TW429478B (en) 1997-08-29 2001-04-11 Toshiba Corp Semiconductor device and method for manufacturing the same
JPH11150119A (ja) 1997-11-14 1999-06-02 Sumitomo Sitix Corp シリコン半導体基板の熱処理方法とその装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100920862B1 (ko) * 2001-12-21 2009-10-09 엠이엠씨 일렉트로닉 머티리얼즈 인코포레이티드 질소/탄소 안정화된 산소 침전물 핵형성 중심을 가진 이상적인 산소 침전 실리콘 웨이퍼의 제조 방법
KR100816198B1 (ko) * 2006-08-24 2008-03-21 동부일렉트로닉스 주식회사 반도체 장치용 웨이퍼
KR100783440B1 (ko) * 2006-12-06 2007-12-07 주식회사 실트론 저산소 실리콘 웨이퍼의 결함 분석 방법

Also Published As

Publication number Publication date
JP2002524844A (ja) 2002-08-06
TW434652B (en) 2001-05-16
US6686260B2 (en) 2004-02-03
WO2000013209A2 (en) 2000-03-09
DE69928434T2 (de) 2006-07-27
DE69941196D1 (de) 2009-09-10
WO2000013209A3 (en) 2000-12-21
CN1181522C (zh) 2004-12-22
EP1129471B1 (en) 2005-11-16
US6361619B1 (en) 2002-03-26
JP4681063B2 (ja) 2011-05-11
JP4405082B2 (ja) 2010-01-27
KR100816696B1 (ko) 2008-03-27
CN1321334A (zh) 2001-11-07
US20020170631A1 (en) 2002-11-21
JP2010004054A (ja) 2010-01-07
DE69928434D1 (de) 2005-12-22
EP1129471A2 (en) 2001-09-05

Similar Documents

Publication Publication Date Title
KR100957729B1 (ko) 이상적 산소 침전 실리콘 웨이퍼의 제조 방법
KR100816696B1 (ko) 개선된 내부 게터링을 갖는 열어닐된 웨이퍼
KR100581305B1 (ko) 저결함 밀도 단결정 실리콘으로부터의 ｓｏｉ 구조체
US6849119B2 (en) Ideal oxygen precipitating silicon wafers and oxygen out-diffusion-less process therefor
KR100770190B1 (ko) 무산소석출 초크랄스키 실리콘 웨이퍼
KR20040076872A (ko) 질소/탄소 안정화된 산소 침전물 핵형성 중심을 가진이상적인 산소 침전 실리콘 웨이퍼 및 그 제조 방법
EP1624482B1 (en) Thermally annealed silicon wafers having improved intrinsic gettering

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130308

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20140310

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20150306

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20160308

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20170314

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20180321

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee