KR20010080503A - 전계 효과 제어 트랜지스터 및 그의 제조 방법 - Google Patents
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Abstract
각각 반도체 기판(2)의 주 표면(1)에 접하는 소스 영역, 채널 영역 및 드레인 영역을 포함하는 액티브 영역이 반도체 기판(2)내에 제공된다. 상기 반도체 기판(2)의 주 표면에는 채널 영역에 접하고, 게이트 전극의 일부(8)가 그 내부에 배치되는 하나 이상의 트렌치가 제공된다. 바람직하게는 상기 게이트 전극이 각각 채널 영역에 접하는, 서로 반대편에 놓인 2 개의 부분(8)을 갖는다. 트랜지스터는 표준 프로세스 단계를 이용하여 제조된다.
Description
평면 MOS-트랜지스터 및 접합-트랜지스터는 채널 길이가 약 50 nm일 때 기능적 한계에 부딪친다. 길이가 50 nm 이하인 게이트를 위해 다양한 트랜지스터 구조가 제안되어왔다(예컨대 H. Wong 외, IEDM 97, 427 페이지 ff항 참조). 서로 채널 영역의 반대쪽 측면에 배치됨으로써 상기 채널 영역의 2 개의 표면을 따르는 전류 흐름을 제어하는 2 개의 게이트 전극을 갖는 MOS-트랜지스터가 제안된 바 있다. 이 경우 소스 영역, 채널 영역 및 드레인 영역이 실리콘 디스크의 주 표면에 대해 수직 방향으로 배치되고, 주 표면 위로 쌓이는 스택을 형성하는 수직 구조뿐만 아니라, 소스 영역, 채널 영역 및 드레인 영역이 실리콘 디스크의 주 표면에 대해 평행하게 배치되는 수평 구조도 가능하다.
H. Wong 외, IEDM 97, 427 페이지 ff항에는 게이트 전극이 채널 영역의 상부 및 하부에 하나씩 배치되는 평면 MOS-트랜지스터를 SOI-기판상에 구현하는 것이 제안되어있다. 트랜지스터를 제조하기 위해 실리콘 기판상에 두꺼운 실리콘 산화막,제 1 실리콘 질화막, 얇은 제 1 실리콘 산화막, 비정질 실리콘으로 된 스페이서층, 얇은 제 2 실리콘 산화막 및 제 2 실리콘 질화막을 디포짓하여, 두꺼운 실리콘 산화막의 표면이 소스 및 드레인 영역에서 노출되도록 구조화하는 방법이 제안된다. 또한 소스-/드레인 영역내에서 두꺼운 실리콘 산화막내 개구가 실리콘 기판의 표면까지 개방된다. 비정질 실리콘으로 된 스페이서층이 게이트 스택의 영역내에서 제거된다. 이어서 선택적 에피택시를 통해 노출된 실리콘 기판 표면으로부터 단결정 실리콘이 소스-/드레인 영역 및 채널 영역의 범위내에서 성장한다. 구조화된 제 1 실리콘 질화막 및 제 2 실리콘 질화막이 제거되고, 도핑된 폴리실리콘이 디포짓됨으로써 선택적 에피택시에서 성장한 채널 영역의 상부 및 하부에 2 개의 게이트 전극이 형성된다. 이러한 방법은 반도체 프로세스 기술의 표준 단계와는 호환되지 않는다.
D. Hisamoto 외, IEDM 89, 833-836 페이지에, 필드 산화 영역에 의해 그 하부에 배치된 실리콘 기판에 대해 절연되는 실리콘 연결부내에 소스 영역, 채널 영역 및 드레인 영역을 갖는 평면 MOS-트랜지스터가 제안된 바 있다. 채널 영역의 범위에서 게이트 전극이 상기 실리콘 연결부를 오버래핑하고, 상기 실리콘 연결부의 두 에지를 따라서 채널 전류를 제어한다. 전류 방향은 실리콘 기판의 주 표면에 대해 평행하게 진행된다. 상기 트랜지스터를 제조하기 위해, 실리콘 기판의 표면에, 실리콘 질화막으로 덮이고 그 에지에 실리콘 질화물 스페이서가 제공되는 실리콘 연결부를 구조화하는 방법이 제안된다. 이어서 상기 실리콘 기판의 표면이 실리콘 질화물 스페이서 아래로 언더컷된다. 필드 산화 영역은 실리콘 기판 표면의 국소적 산화에 의해 형성된다. 이 때 산화는 연결부의 양측에 형성된 필드 산화 영역이 자체 형성된 새부리형 형상에 의해 연결부의 하부에서 만날때까지 계속된다. 상기 제조 프로세스도 반도체 프로세스 기술의 표준 단계와 호환되지 않는다.
본 발명은 채널 길이가 50 nm보다 작은 경우에도 동작하는 전계 효과 제어 트랜지스터에 관한 것이다.
도 1은 제 1 실리콘 산화막, 제 2 실리콘 산화막 및 액티브 영역을 한정하는 마스크가 형성된 이후의 반도체 기판의 단면도.
도 2는 도 1의 평면도.
도 3은 반도체 기판내에 액티브 영역이 구조화되고, 게이트 유전체가 형성되고, 상기 액티브 영역의 에지에 도전성 스페이서가 형성된 후의 반도체 기판의 단면도.
도 4는 반도체 기판내로 추가 에칭이 실시된 후의 반도체 기판의 단면도.
도 5는 절연 구조체 및 게이트 전극이 형성되고, 소스 영역과 드레인 영역사이의 공간 및 상기 절연 구조체가 절연제로 충전된 후의 반도체 기판의 평면도.
도 6은 도 5에서 VI-VI로 표시된 부분의 단면도.
도 7은 도 5에서 VII-VII로 표시된 부분의 단면도.
도 8은 도 5에서 VIII-VIII로 표시된 부분의 단면도.
본 발명의 목적은 게이트 길이가 50 nm보다 짧은 경우에도 동작할 수 있고 반도체 프로세스 기술의 표준 단계에 의해 제조될 수 있는 전계 효과 제어 트랜지스터 및 상기 방식의 트랜지스터를 제조하는 방법을 제공하는 것이다.
상기 목적은 청구항 제 1항에 따른 전계 효과 제어 트랜지스터 및 청구항 제 6항에 따른 그의 제조 방법에 의해 달성된다. 본 발명의 추가 실시예들은 종속항에 제시되어있다.
전계 효과 제어 트랜지스터는 반도체 기판내에 구현된다. 반도체 기판내에는 각각 상기 반도체 기판의 주 표면에 인접하는 소스 영역, 채널 영역 및 드레인 영역을 갖는 액티브 영역이 제공됨에 따라, 전류가 상기 소스 영역과 드레인 영역 사이에서 반도체 기판의 주 표면에 대해 평행하게 흐른다. 반도체 기판의 주 표면내에는, 상기 채널 영역에 접하고 게이트 전극의 일부가 그 내부에 배치되는 하나 이상의 트렌치가 제공된다. 상기 트렌지스터에서는 게이트 전극의 한 쪽이 반도체 기판의 깊이까지 도달함에 따라, 기판의 주 표면을 가로지르는 채널 영역의 에지내에서 기판의 주 표면에 대해 평행하게 흐르는 전류가 상기 게이트 전극에 의해 제어될 수 있다. 따라서 효력을 미치는 채널 면적은 반도체 기판의 주 표면에서의채널 영역의 폭에 따라 좌우된다.
트랜지스터는 MOS-트랜지스터로서뿐만 아니라 접합 트랜지스터로서도 구현될 수 있다. MOS-트랜지스터의 경우 적어도 트렌치의 범위내 채널 영역의 표면에 게이트 유전체가 제공된다.
표준-실리콘-프로세스 기술로의 통합의 관점에서 적어도 주 표면의 범위내에서는 단결정 실리콘을 함유하는 반도체 기판을 사용하는 것이 바람직하다. 반도체 기판으로는 특히 단결정 실리콘 디스크, SOI-기판의 단결정 실리콘층, SiGe-기판 또는 SiC-기판이 적절하다.
바람직하게는 채널 영역의 서로 반대편에 놓인 에지 위에 각각 게이트 전극 부분이 배치됨에 따라, 트랜지스터가 서로 반대편에 놓인 게이트 전극 부분을 효과적으로 포함한다. 상기 부분은 각각 제 1 트렌치 및 제 2 트렌치내에 배치된다. 2 개의 게이트 전극 부분이 제공됨으로 인해 채널 영역의 서로 반대편에 놓인 에지에 반전 채널이 제어된다. 그로써 채널 영역으로의 드레인 전압의 항복이 감소됨에 따라 문헌에 공지된 제한된 "배리어 저하 유도 드레인(Drain Induced Barrier Lowering)"이 실제로 아무 효과가 없게 된다. 또한 2 개의 게이트 전극이 제공됨으로써 채널 영역에 방해가 되는 기판 전압의 영향이 감소된다.
바람직하게는 소스 영역 및 드레인 영역이 반도체 기판의 주 표면에 대해 수직으로 트렌치(들)의 깊이보다 얕거나 같게 팽창된다. 그로 인해 도전성 반전 채널이 형성되는 면이 확대됨에 따라, 평면 구조에 비해 전류가 수 배 더 풍부해진다. 또한 그로 인해 트랜지스터의 제어를 위해 필수적인 트랜지스터의경사도(steepness of the transistor)가 수 배 더 증가된다.
바람직하게는 게이트 전극의 크기가 주 표면에 대해 평행하게 채널 영역의 크기로 제한되므로써, 드레인-게이트-중복 커패시턴스가 최소화된다. 그로 인해 기생 커패시턴스가 최소화되고, 트랜지스터의 경사도가 상승되며, 이는 GHz-범위의 양호한 고주파 특성 및 빠른 스위칭 특성에 유리하다.
집적 회로 내부의 트랜지스터의 절연을 위해서는 액티브 영역 및 트렌치(들)를 포함하는 절연 구조체를 제공하는 것이 바람직하다.
상기 트랜지스터를 제조하기 위해 반도체 기판의 주 표면내에 액티브 영역의 측면을 한정하는 트렌치를 형성한다. 후속하여 상기 트렌치내에 부분적으로 배치되는 게이트 전극을 형성한다.
트랜지스터를 MOS-트랜지스터로서 제조하기 위해 채널 영역의 표면에 게이트 유전체를 형성시킨다.
게이트 전극을 자기 정렬 방식으로 형성하기 위해 제 1 도전층을 디포짓하고, 상기 제 1 도전층으로부터 이방성 에칭에 의해 도전성 스페이서를 액티브 영역의 에지에 형성한다. 이어서 액티브 영역 및 도전성 스페이서를 둘러싸는 절연 구조체가 형성된다. 이 때 반도체 기판의 주 표면에 대해 평행한 상기 도전성 스페이서의 표면이 노출된다. 상기 도전성 스페이서의 노출된 표면에 의해 상기 스페이서와 연결되는 제 2 도전층을 디포짓한다. 상기 제 2 도전층 및 도전성 스페이서를 구조화시킴으로써 게이트 전극을 형성한다. 도전층을 위한 재료로는 특히 도핑된 다결정 실리콘 또는 비정질 실리콘, 금속 규화물 및/또는 금속이 적절하다.게이트 전극의 완성을 위해 바람직하게는 마스킹화 에칭에 의해 구조화가 이루어진다. 이 때 사용된 마스크는 게이트 길이를 결정한다. 미세 구조화 단계, 예컨대 전자빔 리소그래피를 임프린트(imprint) 방법에 도입함으로써, 또는 스페이서 기술을 사용함으로써 50 nm 미만, 특히 10 내지 50 nm의 게이트 길이를 달성할 수 있다.
소스-/드레인 영역은 바람직하게는 주입에 의해 게이트 전극에 대해 자기 정렬되도록 제조된다.
바람직하게는 트렌치가 절연 구조체 및 게이트 전극의 횡단면에 상응하는 횡단면을 갖는다. 이 경우 상기 절연 구조체는 예컨대 트렌치를 완전히 채우는 절연층의 디포짓 및 화학적 물리적 폴리싱을 통해 형성된다.
하기에는 본 발명이 도면에 도시된 실시예에 따라 더 자세히 설명된다.
1015cm-3의 도펀트 농도를 갖는, p-도핑된 단결정 실리콘으로 된 반도체 기판(2)의 주 표면(1)상에 열적 산화를 통해 제 1 실리콘 산화막(3)이 디포짓된다. 상기 제 1 실리콘 산화막(3)의 두께는 약 5 nm이다. 상기 제 1 실리콘 산화막(3) 위로 두께가 20 nm인 제 1 실리콘 질화막(4)이 디포짓된다. 상기 제 1 실리콘 질화물(4)의 표면 위에 마스크(5)가 형성되고, 상기 마스크(5)는 트렌치로 둘러싸인 액티브 영역을 한정한다(도 1 및 도 2 참조). 상기 마스크(5)는 주 표면(1)에 대해 평행하게 크기가 40 nm × 500 nm인 직사각형 횡단면을 갖는다.
이방성 에칭에 의해 제 1 실리콘 질화막(4), 제 1 실리콘 산화막(3) 및 반도체 기판(2)이 에칭되고, 이 때 반도체 기판(2)내에 트렌치로 둘러싸인 액티브 영역(6)이 형성된다(도 3 참조). 에칭 가스로는 CF4및 H2가 사용된다. 에칭은 주 표면(1) 아래로 500 nm 깊이까지 실시된다.
열적 산화에 의해 상기 액티브 영역(6)의 에지에 SiO2로 된 3 nm 두께의 게이트 유전체(7)가 형성된다.
도핑된 폴리실리콘으로 된 제 1 도전층이 디포짓되고, 상기 제 1 도전층의에칭 백됨으로 인해 액티브 영역(6)의 에지에 도핑된 폴리실리콘으로 된 도전성 스페이서(8)가 형성된다(도 3 참조). 상기 도전성 스페이서(8)는 액티브 영역(6)을 링형으로 둘러싼다.
SiF4및 H2를 사용한 추가의 이방성 에칭 프로세스에서 게이트 유전체(7)의 노출된 부분이 제거된다. 이어서 CF4를 사용한 이방성 에칭에 의해 반도체 기판(2)이 에칭됨으로써 액티브 영역(6) 및 도전성 스페이서(8)의 측면에 절연 트렌치(9)가 형성되고, 상기 절연 트렌치(9)는 주 표면(1)에 대해 1 ㎛의 깊이를 갖는다(도 4 참조).
절연 트렌치는 제 2 SiO2층의 증착을 통해 충전된다. 이어서 제 1 실리콘 질화막(4)이 에칭 중지의 역할을 하는 화학적 물리적 폴리싱을 통해 제 2 실리콘 산화막으로부터 절연 트렌치(9)를 채우는 절연 구조체(10)가 형성된다(도 6 참조).
붕소의 주입을 통해 액티브 영역(6)에 5 × 1017cm-3의 도펀트 농도를 갖는 도핑 채널(11)이 형성된다.
전체면에 제 2 도전층(12) 및 제 2 실리콘 질화막(13)이 디포짓되고, 마스크에 의해(도시되지 않음) 구조화된다. 구조화된 제 2 도전층(12) 및 구조화된 제 2 Si3N4-층(13)은 액티브 영역(6)의 종방향 연장부에 대해 횡으로 연장하고, 액티브 영역(6)의 종방향 연장부에 대해 평행하게 40 nm의 폭을 갖는 스트립형 횡단면을 갖는다. 제 2 도전층(12)의 구조화시 마찬가지로 도전성 스페이서(8)의 노출된 영역이 제거된다. 상기 구조화는 SiF4및 H2를 사용한 이방성 에칭에 의해 이루어진다.
도전성 스페이서(8)의 제거시 구조화된 제 2 도전층(12)의 외부에 형성되는, 액티브 영역(6)과 절연 구조체(10) 사이의 공간에 제 3 실리콘 산화막의 증착 및 제 3 실리콘 산화막의 에칭 백에 의해 절연 충전제(14)가 공급된다(도 7 참조).
구조화된 제 2 도전층(12) 및 구조화된 제 2 실리콘 질화막(13)의 에지에 제 3 실리콘 질화막의 증착 및 제 3 실리콘 질화막의 이방성 에칭 백을 통해 실리콘 질화물 스페이서(15)가 제공된다(도 5 및 도 8 참조). 50 keV의 에너지로 2 × 1015cm-2의 양의 As를 주입함으로써 소스-/드레인 영역(16)이 구조화된 제 2 도전층(12)에 대해 자기 정렬되도록 형성된다(도 7 및 도 8 참조). 주 표면(1) 하부로의, 상기 소스-/드레인 영역(16)의 깊이는 상기 주 표면(1)내로 도전성 스페이서(8)가 연장되는 깊이보다 얕다.
도전성 스페이서(8)는 구조화된 제 2 도전층(12)에 의해 서로 연결된다. 도전성 스페이서(8) 및 제 2 도전층(12)의, 이들을 연결하는 부분이 게이트 전극으로서 작용한다. 상기 도전성 스페이서(8)가 소스-/드레인 영역(16)보다 반도체 기판(1) 내로 더 깊게 연장되기 때문에, 게이트 전극이 적절하게 제어되면 소스-/드레인 영역(16)의 전체 깊이를 넘어서 상기 소스-/드레인 영역(16) 사이에 반전 채널이 형성된다. 따라서 소스-/드레인 영역(16)의 액티브 영역(6)은 채널 영역으로서 전체 깊이보다 더 깊은 곳까지 작용한다.
트랜지스터를 완성하게 위해 공지된 방법에 따른 다중 금속층(도시되지 않음)을 형성시킨다.
실시예는 n형 트랜지스터를 다루고 있으나, 본 발명은 p형 트랜지스터로서 형성될 수도 있다.
또한 도전층들은 다른 도전 재료, 특히 금속 규화물 또는 금속으로 형성될 수 있다. 나아가서 게이트 전극(7)이 액티브 영역의 주 표면(1) 영역내에도 존재함에 따라 상기 주 표면을 따라서도 도전성 반전 채널이 형성될 수 있다. 이러한 경우 액티브 영역(6)과 제 2 도전층(12) 사이의 제 1 실리콘 산화막 및 제 1 실리콘 질화막이 제거된다. 기술적으로 필요한 경우, LDD-프로필을 갖는 소스-/드레인 영역(16)이 형성될 수 있다.
Claims (10)
- - 반도체 기판(2)내에 각각 상기 반도체 기판(2)의 주 표면에 인접하는 소스 영역, 드레인 영역 및 채널 영역을 갖는 액티브 영역(6)이 제공되고,- 상기 반도체 기판(2)의 주 표면(1)내에는, 상기 채널 영역(6)에 접하고 게이트 전극(8)의 일부가 그 내부에 배치되는 하나 이상의 트렌치가 제공되는 전계 효과 제어 트랜지스터.
- 제 1항에 있어서,적어도 트렌치의 영역내에서 상기 채널 영역의 표면에 게이트 유전체(7)가 제공되는 전계 효과 제어 트랜지스터.
- 제 1항 또는 2항에 있어서,상기 소스 영역(15) 및 드레인 영역(15)이 주 표면(1)에 대해 수직으로 트렌치의 깊이보다 더 얕거나 같게 팽창되는 전계 효과 제어 트랜지스터.
- 제 1항 내지 3항 중 어느 한 항에 있어서,상기 액티브 영역(6) 및 트렌치를 둘러싸는 절연 구조체(10)가 제공되는 전계 효과 제어 트랜지스터.
- 제 1항 내지 4항 중 어느 한 항에 있어서,상기 주 표면(1)내에 제 1 트렌치 및 제 2 트렌치가 제공되고, 상기 두 트렌치는 채널 영역의 서로 반대편에 놓인 에지에 접하며, 상기 트렌치 내에는 각각 게이트 전극 부분(8)이 배치되는 전계 효과 트랜지스터.
- 전계 효과 제어 트랜지스터를 제조하는 방법에 있어서,- 반도체 기판(2)의 주 표면(1)내에 각각 상기 주 표면(1)에 접하는 소스 영역, 채널 영역 및 드레인 영역을 갖는 액티브 영역(6)의 측면을 한정하는 트렌치를 형성시키고,- 부분적으로 상기 트렌치내에 배치되는 게이트 전극(8, 12)을 형성하는 방법.
- 제 6항에 있어서,상기 채널 영역의 표면에 게이트 유전체(7)를 형성하는 방법.
- 제 6항 또는 7항에 있어서,- 상기 게이트 전극을 형성하기 위해 제 1 도전층을 디포짓하고, 상기 제 1 도전층으로부터 이방성 에칭에 의해 액티브 영역(6)의 에지에 도전성 스페이서(8)를 형성하며,- 상기 액티브 영역(6) 및 도전성 스페이서(8)를 둘러싸는 절연 구조체(10)를 형성하고,- 상기 도전성 스페이서(8)에 연결되는 제 2 도전층(12)을 디포짓하며,- 상기 제 2 도전층(12) 및 도전성 스페이서(8)를 구조화하여 게이트 전극(8, 12)을 형성하는 방법.
- 제 8항에 있어서,- 상기 소스 영역(16) 및 드레인 영역(16)의 범위내에서 상기 도전성 스페이서(8)의 구조화시 절연 구조체(10)와 액티브 영역(6) 사이에 절연제(14)로 채워지는 사이 공간을 형성하는 방법.
- 제 8항 또는 9항에 있어서,상기 소스 영역(16) 및 드레인 영역(16)이 주입에 의해 제 2 도전층(12) 및 절연 구조체(10)에 대해 자기 정렬되도록 상기 영역들을 형성하는 방법.
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