KR20010077601A - 지연 동기 루프를 사용하는 반도체 장치의 레이턴시 제어회로 - Google Patents

지연 동기 루프를 사용하는 반도체 장치의 레이턴시 제어회로 Download PDF

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Abstract

지연 동기 루프를 사용하는 반도체 장치의 레이턴시 제어 회로가 개시된다. 본 발명에 따른 지연 동기 루프를 사용하는 반도체 장치의 레이턴시 제어 회로는, 외부에서 데이타 독출 시 시작/종료를 알리는 신호를 입력하여 소정 시간 지연시키고, 지연된 신호를 독출 시작/종료 신호로서 출력하는 지연부, 외부 클럭 신호를 소정 시간 지연시키고, 외부 클럭 신호의 제1, 제2엣지에 동기되는 제1, 제2지연 클럭 신호를 생성하는 지연 동기 루프, 지연 동기 루프에서 출력되는 제1, 제2지연 클럭 신호에 응답하여 독출 시작/종료 신호를 지연시키고, 지연된 결과를 레이턴시 신호로서 발생시키는 레이턴시 제어부, 레이턴시 제어부에서 생성된 레이턴시 신호와 제1 또는 제2지연 클럭 신호에 응답하여 독출 시의 데이타 출력을 제어하기 위한 출력 버퍼 제어 신호를 생성하는 출력 제어부 및 출력 버퍼 제어 신호에 응답하여 데이타를 버퍼링하고, 버퍼링된 데이타를 출력 데이타로서 생성하는 출력 버퍼를 구비하고, 본 발명에 따르면, 외부 클럭 신호에 정확히 동기되는 DLL클럭 신호를 이용하여 지연 시간에 의한 오차가 발생되지 않도록 레이턴시 신호를 생성할 수 있다. 또한, 레이턴시에 따라서 외부 클럭 신호의 엣지 이전에 발생되는 DLL 클럭 신호를 이용하여 출력 버퍼를 제어함으로써 출력 데이타가 정확히 외부 클럭 신호에 동기되어 출력될 수 있다는 효과가 있다.

Description

지연 동기 루프를 사용하는 반도체 장치의 레이턴시 제어 회로{Latency control circuit in memory device using delay locked loop}
본 발명은 반도체 장치에 관한 것으로서, 특히, 지연 동기 루프를 사용하는 반도체 장치의 레이턴시 제어 회로에 관한 것이다.
일반적으로, 지연 동기 루프(Delay Locked Loop:이하, DLL이라 함)를 사용하는 반도체 장치에 있어서 DLL은 외부 클럭 신호에 대해서 동기(LOCKING)된 클럭들을 발생시킨다. 여기에서, 동기된 클럭 신호는, 독출 데이타가 정확히 외부 클럭 신호의 상승 또는 하강 엣지에 맞추어져 출력되도록 하기 위해, 외부 클럭 신호에 대해 지연 시간이 일정하게 조정된 지연 클럭 신호를 나타낸다. 즉, 전술한 바와같이, DLL을 사용하는 반도체 장치에서는 데이타를 출력하고자 할 때, 출력되는 데이타가 외부 클럭 신호의 상승 엣지 또는 하강 엣지에 동기되어야 한다. 그러나, DLL을 사용하는 반도체 장치는 외부 클럭 신호를 소정 시간 지연시켜 내부 클럭 신호를 발생시키고, 발생된 내부 클럭 신호에 의해 레이턴시 신호를 생성한다. 이러한 경우에는, 내부 클럭 신호의 지연 시간으로 인해 레이턴시에 따른 출력 데이타가 외부 클럭 신호와 정확히 동기되지 못하고, 지연 오차에 의해 오동작이 발생될 수 있다. 다시 말해서, 내부 클럭 신호에 의한 지연 시간 때문에 레이턴시 신호가 늦게 발생되어 에러가 발생될 수 있다. 따라서, 종래의 DLL을 사용하는 반도체 장치는 레이턴시에 따라서 독출 데이타를 외부 클럭 신호에 정확히 동기시켜 출력할 수 없다는 문제점이 있다.
본 발명이 이루고자하는 기술적 과제는, 외부 클럭 신호의 제1,제2엣지에 동기되는 DLL클럭 신호를 이용하여 레이턴시에 따라서 데이타들이 정확히 출력되도록 제어할 수 있는 지연 동기 루프를 사용하는 반도체 장치의 레이턴시 제어 회로를 제공하는데 있다.
도 1은 본 발명의 실시예에 의한 지연 동기 루프를 사용하는 반도체 장치의 레이턴시 제어 회로를 나타내는 블럭도이다.
도 2는 도 1에 도시된 레이턴시 제어 회로를 나타내는 상세한 회로도이다.
도 3(a)~도 3(m)은 도 2에 도시된 회로의 동작을 설명하기 위한 파형도들이다.
상기 과제를 이루기위해, 본 발명에 따른 지연 동기 루프를 사용하는 반도체 장치의 레이턴시 제어 회로는, 외부에서 데이타 독출 시 시작/종료를 알리는 신호를 입력하여 소정 시간 지연시키고, 지연된 신호를 독출 시작/종료 신호로서 출력하는 지연부, 외부 클럭 신호를 소정 시간 지연시키고, 외부 클럭 신호의 제1, 제2엣지에 동기되는 제1, 제2지연 클럭 신호를 생성하는 지연 동기 루프, 지연 동기 루프에서 출력되는 제1, 제2지연 클럭 신호에 응답하여 독출 시작/종료 신호를 지연시키고, 지연된 결과를 레이턴시 신호로서 발생시키는 레이턴시 제어부, 레이턴시 제어부에서 생성된 레이턴시 신호와 제1 또는 제2지연 클럭 신호에 응답하여 독출 시의 데이타 출력을 제어하기 위한 출력 버퍼 제어 신호를 생성하는 출력 제어부 및 출력 버퍼 제어 신호에 응답하여 데이타를 버퍼링하고, 버퍼링된 데이타를 출력 데이타로서 생성하는 출력 버퍼로 구성되는 것이 바람직하다.
이하, 본 발명에 따른 지연 동기 루프를 사용하는 반도체 장치의 레이턴시 제어 회로에 관하여 첨부된 도면을 참조하여 다음과 같이 설명한다.
도 1은 본 발명의 실시예에 의한 지연동기루프를 사용하는 반도체 장치의 레이턴시 제어 회로를 나타내는 블럭도이다. 도 1을 참조하면, 레이턴시 제어 회로는 지연부(100), 레이턴시 제어부(120), DLL(130), 출력 제어부(140) 및 출력 버퍼(160)를 포함한다.
지연부(100)는 외부에서 데이타 독출시 시작/종료를 알리는 신호(COSR)를 입력하여 소정시간 지연시키고, 지연된 신호를 독출 시작/종료 신호(COSRD)로서 출력한다. 여기에서, COSR는 명령들의 조합에 의해 발생되는 신호로서, 내부 클럭 신호에 의해 발생된다.
DLL(130)은 외부 클럭 신호(CLK)를 소정 시간 지연시키고, 외부 클럭 신호에 정확히 동기되는 지연 클럭 신호 즉, DLL클럭 신호(DLL_CLK)를 생성한다. 여기에서, 지연 클럭 신호(DLL_CLK)는 CLKDQ_F와 CLKDQ_S가 될 수 있다. 지연 클럭신호(CLKDQ_F, CLKDQ_S)를 생성한다. 즉, 지연 클럭 신호(CLKDQ_F)는 외부 클럭 신호(CLK)의 제1엣지 즉, 하강 엣지에 동기되어 발생되며, 제1지연 클럭 신호로 정의된다. 또한, 지연 클럭 신호(CLKDQ_S)는 외부 클럭 신호(CLK)의 상승 엣지에 동기되어 발생되며, 제2지연 클럭 신호로 정의된다.
레이턴시 제어부(120)는 DLL(130)에서 생성되는 지연 클럭 신호(CLKDQ_F, CLKDQ_S)에 응답하여 독출 시작/종료 신호(COSRD)를 지연시키고, 지연된 결과에 의해 레이턴시 신호(LATENCY)를 발생시킨다. 여기에서, 레이턴시 신호(LATENCY)는 외부 클럭 신호(CLK)에 대해서 몇 번째 클럭 이후에 데이타를 출력할 것인지를 나타낸다.
출력 제어부(140)는 레이턴시 제어부(120)에서 생성된 레이턴시 신호 (LATENCY)에 응답하여 출력 버퍼 제어 신호(PTRST)를 생성한다. 여기에서, 출력 버퍼 제어 신호(PTRST)는 데이타 독출 시 출력 데이타를 제어하는데 사용된다.
출력 버퍼(160)는 출력 제어부(140)에서 생성되는 출력 버퍼 제어 신호(PTRST)에 응답하여, 출력하고자하는 소정의 데이타(DO1)를 버퍼링하고, 상기 버퍼링된 데이타를 출력 단자 DOUT를 통하여 출력한다.
도 2는 도 1에 도시된 레이턴시 제어 회로를 나타내는 상세한 회로도이다. 도 2를 참조하면, 레이턴시 제어 회로는 지연부(100), 레이턴시 제어부(120), DLL(130), 출력 제어부(140) 및 출력 버퍼(160)로 구성된다.
도 2의 지연부(100)는 직렬 연결된 다수의 인버터들(101~10n)로 구성된다. 여기에서, 인버터들(101~10n)의 지연 시간은 DLL을 사용하는 반도체 장치에서의 데이타 독출 시 모든 레이턴시를 만족할 수 있을 정도의 지연 시간으로 설정되는 것이 바람직하다. 또한, 도 2의 지연부(100)는 직렬 연결된 인버터들이 아니라, 다른 구조의 지연 소자들로 구성될 수 있다.
도 2를 참조하면, 레이턴시 제어부(120)는 전송 제어부(200), 신호 전달부 (220), 레이턴시 신호 생성부(230)를 포함한다.
전송 제어부(200)는 DLL(130)에서 생성되는 제1,제2지연 클럭 신호들(CLKDQ_F 및 CLKDQ_S)과 레이턴시 지시 신호(CL3DLL, CL2DLL)를 조합하고, 상기 조합된 결과를 전송 제어 신호(CON)로서 출력한다. 이를 위해, 전송 제어부(200)는 앤드 게이트들(202,204), 노아 게이트(206) 및 인버터(208)를 포함한다. 앤드 게이트(202)는 레이턴시 지시 신호(CL3DLL)와 제1지연 클럭 신호(CLKDQ_F)를 논리곱하고, 논리곱된 결과를 출력한다. 앤드 게이트(204)는 레이턴시 지시 신호(CL2DLL)와 제2지연 클럭 신호(CLKDQ_S)를 논리곱하고, 논리곱된 결과를 출력한다. 노아 게이트(206)는 앤드 게이트들(202,204)의 출력 신호를 반전 논리합하고, 반전 논리합된 결과를 출력한다. 인버터(208)는 노아 게이트(206)의 출력 신호를 반전시켜 전송 제어 신호(CON)를 생성한다. 여기에서, 레이턴시 지시 신호들(CL2DLL, CL3DLL)은 모드 레지스터 세팅(Mode Register Setting:이하, MRS)에 의해 설정된 값이다.
신호 전달부(220)는 전송 제어부(200)에서 생성된 전송 제어 신호(CON)에 응답하여 독출 시작/종료 신호(COSRD)를 래치하고, 래치된 독출 시작/종료 신호를 전송한다. 이를 위해, 신호 전달부(220)는 전송 게이트들(TG21, TG22, TG23),래치들(22,24,26) 및 인버터(28)를 포함한다. 인버터(28)는 전송 제어 신호(CON)를 반전시켜 전송 게이트들(TG21~TG23)의 동작을 제어하는데 이용한다. 여기에서, 전송 게이트들의 수는 독출 명령 이후의 최대 레이턴시 수에 따라 정해진다.
구체적으로, 전송 게이트(TG21)는 전송 제어 신호(CON)와 반전된 전송 제어 신호에 의해서 온/오프 제어되며, 턴온된 상태에서 독출 시작/종료 신호(COSRD)를 전달한다. 여기에서, 전송 게이트(TG21)는 전송 제어 신호(CON)가 하이 레벨일 때 턴온된다. 래치(22)는 입력과 출력이 서로 맞물린 인버터들(22a,22b)로 구성되고, 전송 게이트(TG21)를 통해서 전달되는 독출 시작/종료 신호(COSRD)를 래치한다. 전송 게이트(TG22)는 전송 제어 신호(CON)와 반전된 전송 제어 신호에 의해 온/오프 제어되며, 턴온된 상태에서 래치(22)에서 출력된 독출 시작/종료 신호 (COSRD)를 전달한다. 여기에서, 전송 게이트(TG22)는 전송 제어 신호(CON)가 로우 레벨일 때 턴온된다. 래치(24)는 인버터들(24a, 24b)로 구성되고, 전송 게이트 (TG22)를 통해서 전달되는 신호를 래치한다. 즉, 레이턴시가 2로 설정될 경우에는 상기 래치(24)의 출력 신호가 레이턴시 신호 생성부(230)로 인가된다. 전송 게이트(TG23)는 전송 제어 신호(CON)와 반전된 전송 제어 신호(CON)에 응답하여 온/오프 제어되며, 턴온된 상태에서 래치(24)의 출력 신호를 전달한다. 또한, 전송 게이트(23)는 전송 제어 신호(CON)가 하이 레벨일 때 턴온된다. 래치(26)는 인버터들(26a, 26b)로 구성되고, 전송 게이트(TG23)의 출력 신호를 래치한다. 즉, 레이턴시가 3으로 설정되는 경우에는 상기 래치(26)의 출력 신호가 레이턴시 신호 생성부(230)로 인가된다.
레이턴시 신호 생성부(230)는 레이턴시 지시 신호(CL2DLL 또는 CL3DLL)에 응답하여 래치(24)의 출력을 레이턴시 신호(LATENCY)로서 생성하거나, 래치(26)의 출력을 반전시켜 레이턴시 신호(LATENCY)로서 생성한다. 이를 위해, 레이턴시 신호 생성부(230)는 인버터들(232,234,236)과 전송 게이트들(TG24,TG25)을 포함한다. 구체적으로, 인버터(232)는 신호 전달부(220)의 래치(26)의 출력 신호를 반전시킨다. 또한, 인버터(234)는 레이턴시 지시 신호(CL2DLL)의 출력 신호를 반전시키고, 반전된 결과를 전송 게이트(TG24)의 PMOS 게이트 입력으로 인가한다. 전송 게이트(TG24)는 레이턴시 지시 신호(CL2DLL)에 응답하여 래치(24)의 출력 신호를 레이턴시 신호(LATENCY)로서 출력한다. 또한, 인버터(236)는 레이턴시 지시 신호(CL3DLL)를 반전시키고, 반전된 결과를 전송 게이트(TG25)의 PMOS게이트 입력으로 인가한다. 전송 게이트(TG25)는 레이턴시 지시 신호(CL3DLL)에 응답하여 인버터(232)의 출력 신호를 레이턴시 신호(LATENCY)로서 출력한다. 즉, 레이턴시가 2일 때는 래치(24)의 출력 신호가 레이턴시 신호(LATENCY)가 되고, 레이턴시가 3일 때는 래치(26)의 반전된 출력 신호가 레이턴시 신호(LATENCY)가 된다.
도 2의 출력 제어부(140)는 인버터(244), 낸드 게이트(242), 노아 게이트 (246), PMOS트랜지스터(MP21) 및 NMOS트랜지스터(MN21)로 구성된다. 낸드 게이트 (242)는 레이턴시 신호(LATENCY)와, 소정 시간 지연된 제1지연 클럭 신호 (CLKDQ_FD)를 반전 논리곱하고, 반전 논리곱된 결과를 출력한다. 인버터(244)는 상기 CLKDQ_FD를 반전시키고, 반전된 신호를 노아 게이트(246)의 제1입력으로 인가한다. 노아 게이트(246)는 인버터(244)의 출력 신호와 레이턴시 신호 (LATENCY)를 반전 논리합하고, 반전 논리합된 결과를 출력한다. PMOS트랜지스터 (MP21)는 낸드 게이트(242)의 출력 신호에 의해 게이팅되어 출력 버퍼 제어 신호 (PTRST)를 생성한다. NMOS트랜지스터(MN21)는 PMOS트랜지스터(MP21)와 접지(VSS) 사이에 직렬 연결되며, 노아 게이트(246)의 출력 신호에 의해 게이팅되어 출력 버퍼 제어 신호(PTRST)를 생성한다. 즉, 레이턴시 신호(LATENCY)가 인에이블되면, 지연된 제1지연 클럭 신호(CLKDQ_FD)가 하이 레벨이 될 때, 낸드 게이트(242)의 출력 신호가 로우 레벨이 된다. 이 때, PMOS트랜지스터(MP21)가 턴온되고, NMOS트랜지스터(MN21)가 턴오프되어 하이 레벨의 출력 버퍼 제어 신호(PTRST)가 생성된다. 반면, 레이턴시 신호(LATENCY)가 로우 레벨로 디스에이블되면, CLKDQ_FD가 로우 레벨이 될 때 노아 게이트(246)의 출력 신호가 하이 레벨이 된다. 이 때, NMOS트랜지스터(MN21)가 턴온되어 출력 버퍼 제어 신호(PTRST)가 로우 레벨이 된다.
출력 버퍼(160)는 낸드 게이트(262), PMOS트랜지스터(MP22) 및 NMOS 트랜지스터(MN22)를 포함한다. 낸드 게이트(262)는 출력 제어부(140)에서 생성되는 출력 버퍼 제어 신호(PTRST)와 입력 데이타(D01)를 반전 논리곱하여 출력한다. PMOS 트랜지스터(MP22)와 NMOS트랜지스터(MN22)는 하나의 인버팅 버퍼를 구성하며, 낸드 게이트(262)의 출력 신호를 반전시켜 출력 단자 DOUT를 통하여 출력한다. 즉, 출력 버퍼 제어 신호(PTRST)가 하이 레벨로 인에이블되면, 입력 데이타 (DO1)가 하이 레벨인 경우에 낸드 게이트(262)의 출력 신호는 로우 레벨이 된다. 따라서, PMOS트랜지스터(MP22)가 턴온되어 하이 레벨의 출력 데이타를 생성한다. 반면, 출력 버퍼 제어 신호(PTRST)가 인에이블된 상태에서 데이타(DO1)가 로우 레벨이면, 낸드 게이트(262)의 출력 신호는 하이 레벨이 된다. 이 때, NMOS 트랜지스터(MN22)가 턴온되어 출력 데이타는 로우 레벨이 된다.
도 3(a)~도 3(m)은 도 2에 도시된 회로의 동작을 설명하기 위한 파형도 들로서, 도 3(a)는 외부 클럭 신호(CLK)를 나타내고, 도 3(b)는 내부 클럭 신호(PCLK)를 나타내고, 도 3(c)는 독출 시작/종료 신호(COSRD)를 나타낸다. 또한, 도 3(d)와 도 3(e)는 각각 제1지연 클럭 신호(CLKDQ_F) 및 CLKDQ_F의 지연된 신호인 CLKDQ_FD를 나타내고, 도 3(f)와 도 3(g)는 각각 제2지연 클럭 신호(CLKDQ_S) 및 CLKDQ_S의 지연된 신호인 CLKDQ_SD를 나타낸다. 또한, 도 3(h) 와 도 3(i)는 각각 레이턴시가 2와 3인 경우의 레이턴시 신호(LATENCY)를 나타내고, 도 3(j)와 도 3(k)는 각각 레이턴시가 2와 3인 경우의 출력 버퍼 제어 신호(PTRST)를 나타낸다. 도 3(l)과 도 3(m)은 각각 레이턴시가 2와 3인 경우에 출력 단자 DOUT를 통하여 출력되는 데이타를 나타낸다.
이하에서, 도 2 및 도 3을 참조하여 본 발명에 따른 레이턴시 제어 회로의 동작이 구체적으로 기술된다. 먼저, 도 3(a)와 같이 인가되는 외부 클럭 신호(CLK)는 소정 시간 지연되어 도 3(b)와 같은 내부 클럭 신호(PCLK)로서 생성된다. 또한, 도 3(b)의 내부 클럭 신호(PCLK)가 상승하는 엣지에서 도 3(c)에 도시된 독출 시작/종료 신호(COSRD)가 인에이블된다. 도 2의 DLL(130)은 외부 클럭 신호(CLK)의 하강 엣지에서 도 3(d)의 제1지연 클럭 신호(CLKDQ_F)를 발생시키고, 상승 엣지에서는 도 3(f)의 제2지연 클럭 신호(CLKDQ_S)를 발생시킨다. 또한, 제1지연 클럭 신호(CLKDQ_F)보다 소정 시간 지연되어 도 3(e)의 CLKDQ_FD가 생성되고, 제2지연 클럭 신호(CLKDQ_S)보다 소정 시간 지연되어 도 3(g)의 CLKDQ_SD가 생성된다.
우선, 레이턴시가 2인 경우의 동작이 기술된다. 이 때, MRS에 의해 레이턴시 지시 신호(CL2DLL)가 하이 레벨로 설정된다. 즉, 전송 제어부(200)의 앤드 게이트(202)의 출력 신호는 로우 레벨이고, 앤드 게이트(204)의 출력 신호는 제2지연 클럭 신호(CLKDQ_S)가 하이 레벨이 되는 시점에서 하이 레벨이 된다. 따라서, 노아 게이트(206)와 인버터(208)를 통하여 출력되는 신호는 하이 레벨이 되어 전송 게이트(TG21, TG23)를 턴온시킨다. 이 때, 독출 시작/종료 신호 (COSRD)는 전송 게이트(TG21)를 통하여 래치(22)에 인가되고, 반전된 상태로 래치된다. 이후에, 제2지연 클럭 신호(CLKDQ_S)가 하이 레벨에서 로우 레벨로 전이되면, 전송 제어부(200)에서 생성되는 전송 제어 신호(CON)는 로우 레벨이 된다. 따라서, 신호 전달부(220)의 전송 게이트(TG22)가 턴온되고, 래치(22)에 래치된 신호가 전달된다. 즉, 래치(22)의 출력 신호는 래치(24)에 인가되어 다시 반전된 상태로 래치된다. 이 때, 래치(22)의 출력 상태는 로우 레벨이었으므로, 래치(24)의 출력 신호는 하이 레벨이 된다. 또한, CL2DLL는 하이 레벨로 유지되므로, 레이턴시 신호 생성부(230)의 전송 게이트(TG24)가 턴온되어 도 3(h)와 같은 레이턴시 신호(LATENCY)가 생성된다. 따라서, 레이턴시 신호 (LATENCY)가 인에이블 된 상태에서 도 3(e)에 도시된 CLKDQ_FD가 상승할 때 도 3(j)와 같은 출력 버퍼 제어 신호(PTRST)가 생성된다. 이와 같이, 출력 버퍼 제어 신호(PTRST)는 제1지연 클럭 신호(CLKDQ_FD)에 응답하여 발생된다. 따라서, 도 2의 출력 버퍼(160)에 인가되는 데이타(DO1)는 출력 버퍼 제어 신호(PTRST)에 응답하여 도 3(l)과 같이 P30시점의 외부 클럭 신호(CLK)에 동기되어 출력 단자 DOUT를 통하여 출력된다.
한편, 레이턴시가 3인 경우의 동작에 관하여 기술된다. 이 때, 레이턴시 지시 신호(CL3DLL)가 하이 레벨로 설정된다. 이러한 경우에 전송 제어부(200)의 앤드 게이트(204)의 출력 신호는 로우 레벨이고, 앤드 게이트(202)의 출력 신호는 CLKDQ_F가 하이 레벨이 되는 시점에서 하이 레벨이 된다. 따라서, 노아 게이트 (206)와 인버터(208)를 통하여 출력되는 신호는 하이 레벨이 되어 전송 게이트(TG21, TG23)를 턴온시킨다. 이 때, 독출 시작/종료 신호(COSRD)는 래치(22)에 먼저 반전되어 래치되고, 다음 CLKDQ_F가 로우 레벨이 되면 래치(24)에 인가되어 다시 반전된 상태로 래치된다. 따라서, CLKDQ_F가 다시 하이 레벨이 되는 시점에서 래치(24)에 래치되어 있던 하이 레벨의 신호는, 턴온된 전송 게이트(TG23)를 통하여 래치(26)로 전달된다. 이 때, 래치(26)의 출력 신호는 로우 레벨이 되고, 인버터(232)를 통하여 하이 레벨로 반전된다. 따라서, 레이턴시 신호 생성부(230)에서 전송 게이트(TG25)가 턴온되어 도 3(i)와 같은 하이 레벨의 레이턴시 신호(LATENCY)가 생성된다. 즉, 도 3을 참조하면, 레이턴시가 3인 경우에는 독출 시작/종료 신호(COSRD)가 인에이블된 상태에서 도 3(d)에 도시된 제1지연 클럭 신호(CLKDQ_F)가 한 번 발생된 후 1클럭 뒤에 레이턴시 신호(LATENCY)가 발생됨을 알 수 있다. 즉, 3이라는 레이턴시 조건에 맞도록 독출 시작/종료 신호(COSRD)가 전송 게이트들(TG21,TG22,TG23)을 통하여 전달되어 레이턴시 신호(LATENCY)로서 출력된다. 이 때, 레이턴시 신호(LATENCY)가 하이 레벨로 인에이블된 상태에서 도 3(e)에 도시된 CLKDQ_FD가 상승하면 그 상승 시점에서 도 3(k)와 같은 출력 버퍼 제어 신호(PTRST)가 생성된다. 따라서, 도 2의 출력 버퍼(160)에 인가되는데이타(DO1)는 출력 버퍼 제어 신호(PTRST)에 응답하여 도 3(m)과 같이 출력 단자 DOUT를 통하여 출력된다.
이와 같이, 본 발명에서는 데이타 독출 시 레이턴시에 따라서 데이타들이 정확히 외부 클럭 신호(CLK)에 동기되어 출력될 수 있다. 도 3을 참조하면, 레이턴시가 2인 경우에 데이타가 출력되어야 할 시점(P30)의 외부 클럭 신호(CLK)가 N번째 클럭 신호라 가정하면, 도 3(d)에 도시된 제1지연 클럭 신호(CLKDQ_F)는 DLL에서 외부 클럭 신호(CLK)에 동기된 N-1번째 클럭 신호가 된다. 따라서, 본 발명에서는 설정된 레이턴시에 의해서 외부 클럭 신호(CLK)의 N(>1)번째 클럭에 동기되어 데이타가 출력될 때, 출력 버퍼 제어 신호(PTRST)는 지연된 제1지연 클럭 신호(CLKDQ_FD)의 N-1번째 클럭에 의해 생성된다. 또한, 출력 버퍼 제어 신호(PTRST)는 지연된 제2지연 클럭 신호(CLKDQ_SD)에 의해 생성되도록 구현될 수 있다.
또한, 도 2 및 도 3에는 각각 레이턴시가 2인 경우와 3인 경우에 대해서 제2지연 클럭 신호(CLKDQ_S)와 제1지연 클럭 신호(CLKDQ_F)를 이용하여 생성되는 것으로 예를 들었으나, 그 반대의 경우로 설계되는 것도 가능하다. 이와 같이, 반대의 경우에 대해서 레이턴시 신호가 설계되는 경우에는 그에 따른 독출 시작/종료 신호(COSRD)의 지연 시간도 적절하게 조정되어야 한다. 즉, 본 발명에서는 내부 클럭 신호(PCLK)를 이용하여 레이턴시 신호를 생성하지 않고, DLL 클럭 신호인 제1,제2지연 클럭 신호(CLKDQ_F, CLKDQ_S)를 이용한다. 따라서, 전송 게이트와 같은 스위칭 소자를 이용하여 독출 시작/종료 신호의 타이밍을 제어함으로써 정확히 레이턴시 신호를 생성할 수 있다. 또한, 레이턴시 신호에 의해서 출력 데이타는 정확히 외부 클럭 신호에 동기될 수 있다.
본 발명에 따르면, 외부 클럭 신호에 정확히 동기되는 DLL클럭 신호를 이용하여 지연 시간에 의한 오차가 발생되지 않도록 레이턴시 신호를 생성할 수 있다. 또한, 레이턴시에 따라서 외부 클럭 신호의 엣지 이전에 발생되는 DLL 클럭 신호를 이용하여 출력 버퍼를 제어함으로써 출력 데이타가 정확히 외부 클럭 신호에 동기되어 출력될 수 있다는 효과가 있다.

Claims (3)

  1. 외부에서 데이타 독출 시 시작/종료를 알리는 신호를 입력하여 소정 시간 지연시키고, 상기 지연된 신호를 독출 시작/종료 신호로서 출력하는 지연부;
    외부 클럭 신호를 소정 시간 지연시키고, 상기 외부 클럭 신호의 제1, 제2엣지에 동기되는 제1, 제2지연 클럭 신호를 생성하는 지연 동기 루프;
    상기 지연 동기 루프에서 출력되는 상기 제1, 제2지연 클럭 신호에 응답하여 상기 독출 시작/종료 신호를 지연시키고, 상기 지연된 결과를 레이턴시 신호로서 발생시키는 레이턴시 제어부;
    상기 레이턴시 제어부에서 생성된 상기 레이턴시 신호와 상기 제1 또는 제2지연 클럭 신호에 응답하여 독출 시의 데이타 출력을 제어하기 위한 출력 버퍼 제어 신호를 생성하는 출력 제어부; 및
    상기 출력 버퍼 제어 신호에 응답하여 데이타를 버퍼링하고, 상기 버퍼링된 데이타를 출력 데이타로서 생성하는 출력 버퍼를 구비하는 것을 특징으로 하는 레이턴시 제어 회로.
  2. 제1항에 있어서, 상기 레이턴시 제어부는,
    상기 제1지연 클럭 신호 또는 상기 제2지연 클럭 신호와, 소정의 레이턴시 지시 신호를 조합하고, 상기 조합된 결과에 응답하여 전송 제어 신호를 생성하는 전송 제어부;
    서로 병렬 연결되는 다수의 전송 게이트들과, 상기 각 전송 게이트들의 출력 신호를 래치하는 다수의 래치들을 구비하고, 상기 전송 제어 신호에 응답하여 상기 독출 시작/종료 신호를 전달하는 신호 전달부; 및
    상기 신호 전달부를 통하여 전달된 상기 독출 시작/종료 신호를 상기 레이턴시 지시 신호에 응답하여 상기 레이턴시 신호로서 출력하는 레이턴시 신호 생성부를 구비하는 것을 특징으로 하는 레이턴시 제어 회로.
  3. 제1항에 있어서, 상기 레이턴시 제어 회로는,
    설정된 레이턴시에 의해서 상기 외부 클럭 신호의 N(>1)번째 클럭에 동기되어 데이타가 출력될 때, 상기 출력 버퍼 제어 신호는 상기 제1 또는 제2지연 클럭 신호의 N-1번째 클럭에 의해 생성되는 것을 특징으로 하는 레이턴시 제어 회로.
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