KR20010067363A - 반도체 박막기판, 반도체장치, 반도체장치의 제조방법 및전자장치 - Google Patents

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Abstract

본 발명은, 반도체 박막기판, 반도체장치, 반도체장치의 제조방법 및 전자장치에 관한 것으로서, 절연성 기판의 표면에 제 1 박막이 형성되고, 상기 제 1 박막 상에 제 1 박막 보다 열전도도가 큰 제 2 박막이 형성되며, 적어도 상기 제 2 박막 상에 제 2 박막 보다 열전도도가 큰 비정질 반도체박막이 형성되고, 상기 비정질 반도체박막은, 레이저 가열에 의해 다결정 반도체박막으로 변환되어, 다결정 반도체박막에 있어서의 결정입자지름은 제 2 박막을 설치함으로써 크고 균일화되어 돌기가 적어짐으로써, 고성능이면서 고신뢰성을 가지는 박막 트랜지스터를 가지는 반도체장치 및 그 반도체장치를 내장한 전자장치를 제공하는 기술이 제시된다.

Description

반도체 박막기판, 반도체장치, 반도체장치의 제조방법 및 전자장치{SEMICONDUCTOR DEVICE HAVING FIRST, SECOND AND THIRD NONCRYSTALLINE FILMS SEQUENTIALLY FORMED ON INSULATING BASE WITH SECOND FILM HAVING THERMAL CONDUCTIVITY NOT LOWER THAN THAT OF FIRST FILM AND NOT HIGHER THAN THAT OF THIRD FILM, AND METHOD OF MANUFACTURING SAME}
본 발명은 반도체 박막기판, 반도체장치, 반도체장치의 제조방법 및 전자장치에 관한 것으로서, 특히 다결정막(다결정 반도체박막)을 이용하여 트랜지스터(예를들면, 박막 트랜지스터 : TFT)를 제조하는 기술 및 상기 박막 트래지스터를 제조하기 위한 반도체 박막기판 및 상기 박막 트랜지스터를 내장한 액정표시장치나 정보처리장치 등의 전자장치의 제조기술에 적용시켜 효과적인 기술에 관한 것이다.
종래의 화상표시장치 등에 이용되어 온 박막 트랜지스터는, 유리나 석영 등의 절연성 기판상에 플라스마 CVD법 등으로 형성한 비정질 실리콘 혹은 미결정 실리콘을 모재로 하여, 엑시머 레이저 어닐 등의 용융 재결정화법으로 형성한 다결정 실리콘을 이용하여 형성되어 왔다.
종래의 다결정 반도체박막(다결정 실리콘박막)의 제조방법과 박막 트랜지스터의 제조에 대하여 도 1a∼1d, 2, 3, 4a∼4c, 5a∼5c를 이용하여 설명하기로 한다.
도 1a에 나타낸 바와 같이, 절연성 기판(101), 예를들면, 유리기판(101) 상에 실리콘산화막(SiO2막)(102), 비정질 실리콘박막(103)을 순서대로 형성한다. 다음으로, 도 1b에 나타낸 바와 같이, 비정질 실리콘박막(103)의 표면에 광속(光束)의 단면이 사각형상 혹은 긴모양으로 되는 엑시머 레이저광(5)을 조사함과 동시에, 화살표(106)에 나타낸 바와 같이 레이저광(5)을 이동(주사)시켜 비정질 실리콘박막(103)의 전면을 엑시머 레이저광(105)으로 가열처리한다. 비정질 실리콘박막(103)은, 상기 가열처리에 의해 도 1c에 나타낸 바와 같이 용융응고의 과정을 거쳐 비정질구조에서 다결정 실리콘박막(104)으로 변환된다.
이상의 프로세스는 엑시머 레이저 가열프로세스(엑시머 레이저 결정화)라 불리고 있다. 유리 등의 저융점 재료의 기판상에 고품질의 다결정 실리콘 박막을 제조할 때 이용된다. 이들에 관해서는, 예를들면 "1996 Society for Information Display International Symposium Digest of Technical Papers, pp17∼20" 이나 "IEEE Transactions on Electron Devices, vol. 43, no. 9, 1996, pp. 1454∼1458"등에 자세히 나와 있다.
도 1d는 상기 다결정 실리콘박막(104)을 이용하여 형성된 TFT를 나타내는 모식도이다. 다결정 실리콘박막(104) 중에는 소정의 불순물 원소를 확산시켜 형성된 반도체영역(110, 111)이 설치되어 있다. 이들 반도체영역(110, 111)은 전계효과 트랜지스터의 소스영역이나 드레인영역을 구성한다. 또한, 상기 반도체영역(110, 111) 간의 다결정 실리콘박막(104)의 표면에는 SiO2로 이루어지는 게이트 절연막(112)이 설치되어 있음과 동시에, 상기 게이트 절연막(112) 상에는 게이트전극(113)이 설치되어 있다. 상기 구조에 있어서는, 게이트전극(113)의 전압에 의하여, 소스와 드레인간의 전류를 제어할 수 있다. 예를들면, 게이트길이는 4㎛, 게이트폭은 4㎛로 되어 있다.
도 2는 종래의 엑시머 레이저 결정화에 있어서의 실리콘 결정입자지름의 조사레이저 에너지밀도 의존성에 관한 그래프이다. 본 예에서는, 절연성기판(101), 예를들면, 유리기판(101) 상에 형성된 비정질 실리콘박막(103)의 막두께는 100nm이며, XeCl 엑시머 레이저(파장 308nm)를 이용한 가열에 의해 결정화를 수행하고 있다. 이 그래프를 보고 알 수 있듯이, 레이저 에너지밀도가 100mJ/㎠ 이하인 에너지에서는, 비정질 실리콘박막은 용융되지 않기 때문에 박막은 결정화되지 않지만, 100mJ/㎠을 넘게 되면 박막표면부부터 용융되어 비정질 실리콘박막(103)의 고액계면에서 결정핵이 생성되어 결정입자(예를들면 결정입자(104a))가 형성된다.
레이저 에너지밀도를 증가시키면, 비정질막의 용융깊이가 늘어난다. 그 결과, 결정입자는 커지게 된다(예를들면, 결정입자(4b)). 이와 같이 고액계면으로부터 결정핵이 생성되는 것을 불균일 핵생성이라 부른다. Ec는, 고액계면이 절연성 기판(101)에 달하였을 때의 레이저 에너지밀도이다. 레이저 에너지밀도가 Ec를 넘게되면, 비정질막 전체가 용융되어 막이 과냉각 상태로 된다. 그 결과, 결정핵이 막내에 랜덤하게 생성되어 0.05㎛ 직경 이하의 미결정(104c)이 형성된다. 이와 같은 결정핵의 생성은 균일핵 생성이라 불린다.
양호한 특성을 가지는 다결정 실리콘박막 트랜지스터, 예를들면 이동도(μ)가 100㎠/V·s인 TFT를 만들기 위해서는, 실리콘 결정입자지름이 0.2㎛ 이상이어야만 된다. 따라서, 레이저의 에너지밀도를 Ec로 하여 결정화한다. 본 예에서는 Ec는 230mJ/㎠이다. 또한, 상기 종래에 있어서의 레이저 에너지밀도의 값은, 비정질 실리콘막의 성질(예를들면, 성장법, 막두께), 기판온도, 엑시머 레이저 파장이나 펄스폭에 의존하기 때문에 서로 다른 경우도 있다. 이들에 관해서는, 예를들면, "Applied physics Letters, vol.63, no.14, 1993, pp.1969-1971" 등에 자세히 나와 있다.
도 3은 TFT의 반도체영역(110, 111)과 게이트전극(13)의 위치관계를 나타내는 모식적 평면도이다. 반도체영역(110, 111) 간이 채널부분이 되며, 그 채널부분의 길이는 게이트길이가 된다. 채널길이의 길이는 예를들면 4㎛가 된다. 또한, 다결정 실리콘박막을 구성하는 결정의 평균결정입자지름(결정입자(104b))는 0.25㎛가 된다.
따라서, TFT의 특성을 높이는 캐리어 이동도를 증대시켜 고속동작을 얻기 위해서는, 큰결정입자를 채널위치에 형성하는 것이 바람직하다는 사실이 용이하게 추측된다.
따라서, 위치제어한 큰결정입자를 형성하는 기술로서, 레이저의 강도분포를 제어하는 방법이 있다. 도 4는, 큰결정입자를 형성할 영역에 패터닝한 게이트 절연막(SiO2막)(112)을 도 1a에 나타낸 바와 같은 구조상에 형성한다. 엑시머 레이저를 조사하면, 게이트 절연막(112) 아래영역의 비정질 실리콘의 온도는 다른 영역보다도 높아지고, 도 4b에 나타낸 온도곡선(114)에 나타낸 바와 같은 온도분포가 된다. 이 때, 결정화는 게이트 절연막(112)의 끝에서 발생하고, 강한(큰) 온도경사에 의해 큰결정입자(121a)가 형성된다. 또한, 이 때 도 4c에 나타낸 바와 같이, 게이트 절연막(112)의 양끝에서 생성된 결정입자가 성장하여 게이트 절연막(112)의 하층영역에서 서로 충돌하여 결정입계(122)가 형성된다. 하층영역에서 벗어난 영역에서는 온도경사가 약하기(작기) 때문에 하층영역의 결정입자보다도 결정입자가 작은 다결정 실리콘박막(4)이 형성되어지게 된다.
위치제어한 큰결정입자를 형성하는 기술로는 도 5a∼5c에 나타낸 바와 같이,마스크(123)를 이용하여 엑시머 레이저를 조사하는 방법이 알려져 있다(Japanese Journal of Applied Physics vol.37, 1998, pp.5474-5479).
상기 기술에서는, 비정질 실리콘박막(3)의 온도분포는, 도 5b에 나타낸 온도곡선(114')에 나타낸 바와 같은 온도분포가 되며, 마스크(123)에서 떨어진 영역에서 온도가 높아진다. 따라서, 도 5c에 나타낸 바와 같은 마스크(123)의 단부에 대응하는 비정질 실리콘박막(103) 부분으로부터 마스크(123)가 존재하지 않는 영역을 향해 결정화가 생겨 큰결정입자(21a)가 형성된다.
저온 다결정실리콘(폴리실리콘)박막을 이용하여 형성되는 박막 트랜지스터(TFT)는, CMOS(Complementary Metal Oxide Semiconductor) 트랜지스터를 구성할 수 있기 때문에, 액정디스플레이의 화소 스위칭 뿐만 아니라, 시프트 레지스터나 AD 컨버터 등의 주변회로용 소자로서 이용할 수 있다. 엑시머 레이저 결정화로 생성된 저온 폴리실리콘박막(저온 폴리실리콘막)은, 결정성이 높은 큰결정입자로 구성되어 있기 때문이다.
그렇지만, 고성능이면서 고신뢰성을 가지는 시스템 온 패널(1장의 기판에 복수의 트랜지스터 등을 내장하여 소정의 전자장치를 실현한 장치)을 실현하려면, 이하의 기술을 개발할 필요가 있다.
(1) 엑시머 레이저 에너지밀도의 프로세스 여유도 확대화.
(2) 결정입자지름 0.2㎛ 이상인 큰입자지름 다결정화. 여기서, 결정입자의 지름의 측정은 다음과 같은 순서로 수행한다.
(a) 다결정 반도체박막의 표면영역 내에 측정대상영역을 정한다.
(b) 측정대상영역의 면적은 1㎛2으로 한다.
(c) 상기 측정대상영역의 표면의 전자현미경 사진을 찍는다.
(d) 전자현미경 사진의 측정대상영역에 전체가 들어가는 결정입자, 즉 측정대상영역의 표면에 있어서 전체가 들어가는 결정입자를 측정대상 결정입자로 하여 그 수를 센다. 또한, 전자현미경 사진에서 측정대상 결정입자의 총 면적, 즉 측정대상영역의 표면에 있어서의 측정대상 결정입자의 총 면적을 측정한다.
(e) 측정대상 결정입자의 총 면적을 측정대상 결정입자의 수로 나누어 측정대상 결정입자의 평균면적(S)을 구한다.
(f) 측정대상영역의 표면에 어서의 측정대상 결정입자의 형상을 원으로 가정하고, 2로 이루어지는 식에 S를 대입하여 결정입자의 지름을 구한다.
(3) 결정입계(a) 위치제어
(4) 다결정막의 평탄화
(5) 자기정합구조의 TFT 개발
(6) LDD(Lightly-Doped Drain)구조의 TFT의 개발
한편, 상기 개발과제를 감안하면서 종래의 기술을 재조명하자 이하와 같은 많은 문제점이 있다는 사실을 알았다.
도 2에서 알 수 있듯이, 결정입계가 커지기 위한 레이저 에너지영역은 10∼20mJ/㎠ 정도이다. 그러나, 기존의 엑시머 레이저의 출력안정도는 ±10∼25mJ/㎠ 정도이기 때문에, 엑시머 레이저 에너지밀도의 여유도가 매우 좁을 것이라 생각된다.
또한, 도 2의 Ec는, 비정질 실리콘박막의 막두께에 의존한다. 막두께의 변화가 10% 이상인 경우, 레이저조사에 의해 변환된 다결정막은, 큰 결정입자와 작은 결정입자가 혼재하여 결정입자지름 0.2㎛ 이상의 큰입자지름 다결정화가 어렵다.
또한, 레이저조사 내부와 레이저조사 단부에서는, 온도경사가 서로 다르기 때문에 결정입자지름이 불균일하다. 결정입자지름이 불균일하면, 게이트전극 하의 채널영역에 있어서의 입계밀도가 불균일하여, 그 결과 개개의 트랜지스터의 임계값 전압(Vth)이 ±수볼트 변화하거나, 캐리어 이동도(μ)가 ±50㎠/V·s정도 불균일한 경우가 있다.
또한, 도 4a∼4c에 나타낸 결정입자 위치제어기술에서는, 채널영역 내부에서 결정입계가 반드시 형성된다. 게이트전극하의 실리콘 채널영역에 결정입계가 많이 존재하면, 그 불균일성 때문에 전도캐리어의 산란 등에 의해 캐리어 이동도(μ)가 수㎠/V·s로 저하되는 경우가 있다.
또한, 다결정 영역에 불순물을 주입하면, 결정입계에 불순물이 편석되어 버리기 때문에 불순물 농도를 제어하는 것이 어렵다.
또한, 도 5a∼5c에 나타낸 결정입자 위치제어기술에서는, 자기정합형 TFT를 형성할 수 없어 TFT의 소형화가 어렵다.
또한, 게이트 전극하의 실리콘 채널영역에서 결정입계 코너부에 돌기가 발생하기 쉽다. 상기 돌기는 캐리어 산란에 의한 이동도 저하를 초래하여 개개의 트랜지스터에서 성능에 불균일이나 열화가 발생된다. 특히, 드레인 단부에서 돌기가 있으면 전계집중이 발생되기 쉬워지며, 핫 캐리어 생성에 의한 트랜지스터의 열화가 발생한다.
본 발명의 목적은, 고성능이면서 고신뢰성을 가지는 박막 트랜지스터를 가지는 반도체장치 및 그 반도체장치를 내장한 전자장치를 제공하는 것에 있다.
본 발명의 다른 목적은, 박막 트랜지스터의 채널영역을 구성하는 다결정막의 결정입자지름이 대형화되는 반도체장치 및 그 반도체장치를 내장한 전자장치를 제공하는 것에 있다.
본 발명의 다른 목적은, 박막 트랜지스터의 채널부분의 결정입계 코너부의 돌기가 작아, 결정입자지름이 다른 영역에 비해 큰 큰입자지름 다결정 박막부를 가지는 반도체장치 및 그 반도체장치를 내장한 전자장치를 제공하는 것에 있다.
본 발명의 다른 목적은, 박막 트랜지스터의 채널부분에 표면돌기가 15nm 이하가 되어 결정입자지름이 0.2㎛ 이상으로 다른 영역에 비해 큰 큰입자지름 다결정 박막부를 가지는 반도체장치 및 그 반도체장치를 내장한 전자장치를 제공하는 것에 있다.
본 발명의 다른 목적은, 반도체장치(예를들면, 박막 트랜지스터)의 제조수율의 향상을 꾀하고, 제조비용의 절감을 도모함과 동시에, 박막 트랜지스터를 내장한 고성능 전자장치를 저렴하게 제공하는 것에 있다.
본 발명의 다른 목적은, 결정입자지름이 대형으로 결정입계 코너부의 돌기를 작게 할 수 있는 반도체 박막기판을 제공하는 것에 있다.
본 발명의 상기 및 그 밖의 목적과 신규한 특징은, 본 명세서의 기술 및 첨부도면에 의해 명확해질 것이다.
본 발명의 한 측면에 의하면, 반도체 박막기판은 절연성 기판과, 상기 절연성 기판상에 형성된 비(非)단결정의 제 1 박막과, 상기 제 1 박막상에 형성된 비단결정의 제 2 박막과, 상기 제 2 박막상에 형성된 비단결정 반도체박막을 가지며, 상기 제 2 박막의 열전도도는 상기 제 1 박막의 열전도도 보다 크고 상기 비단결정 반도체박막의 열전도도보다 작다. 상기 비단결정 반도체박막은 비정질 반도체박막이다. 또한, 이 구조에서는, 상기 제 2 박막을 형성하는 재료의 열전도도는 상기 제 1 박막을 형성하는 재료의 열전도도 보다도 크고 상기 비단결정 반도체박막을 형성하는 재료의 열전도도 보다 작게 되어 있다. 상기 제 1 박막은 실리콘 산화막으로 하고, 상기 제 2 박막은 실리콘 질화막으로 하고, 상기 비단결정 반도체박막은 실리콘막으로 하여도 좋다.
상기 각 막의 구성은 제 1 박막이 실리콘 산화막, 제 2 박막이 실리콘 질화막, 비단결정 반도체박막이 실리콘 게르마늄막이어도 좋으며, 또한 제 1 박막이 실리콘 산화막, 제 2 박막이 실리콘 게르마늄막, 비단결정 반도체박막이 실리콘막이어도 좋다. 상기 제 2 박막은 제 1 박막상에 접하며, 비단결정 반도체박막은 제 2 박막상에 접하여도 좋다.
본 발명의 다른 측면에 의하면, 반도체장치는, 절연성 기판과, 상기 절연성 기판상에 형성된 비단결정의 제 1 박막과, 상기 제 1 박막의 표면의 적어도 일부상에 형성된 비단결정의 제 2 박막과, 상기 제 2 박막의 표면상 또는 상기 제 2 박막및 상기 제 1 박막의 표면상에 형성된 다결정 반도체박막과, 상기 다결정 반도체박막의 일부를 채널로 하는 전계효과 트랜지스터를 가지며, 상기 제 2 박막의 열전도도는 상기 제 1 박막의 열전도도 보다 크고 상기 다결정 반도체박막의 열전도도보다 작다. 상기 제 2 박막은 상기 다결정 반도체박막에 대해서는 비정질 상태에서의 열전도도 보다도 작게 되어 있다. 상기 제 1 박막은 실리콘 산화막으로 하고, 상기 제 2 박막은 실리콘 질화막으로 하고, 상기 비단결정 반도체박막은 실리콘막으로 하여도 좋다. 상기 각 막의 구성은, 제 1 박막이 실리콘 산화막, 제 2 박막이 실리콘 질화막, 비단결정 반도체박막이 실리콘 게르마늄막이라도 좋으며, 또한, 제 1 박막이 실리콘 산화막, 제 2 박막이 실리콘 게르마늄막, 비단결정 반도체박막이 실리콘막이어도 좋다. 상기 제 2 박막은 제 1 박막상에 접하며, 비단결정 반도체박막은 제 2 박막상에 접한다.
상기 채널을 구성하는 다결정 반도체박막에 있어서의 결정입자의 측정지름은 0.2㎛ 이상으로 하는 것이 가능하며, 상기 결정입자의 측정지름은, 상기 측정대상이 되는 영역을 상기 채널을 구성하는 다결정 반도체막의 상기 전계효과 트랜지스터의 게이트 전극측 표면영역 내에 있어서의 상기 표면영역의 중심으로 한 면적으로부터 1㎛2, 예를들면 상기 중심으로부터 상하좌우로 0.5㎛ 의 거리를 가지는 면적 1㎛2의 영역으로 하고, 상기 측정대상이 되는 결정입자를 상기 측정대상영역의 표면에 있어서 전체가 포함되는 결정입자로 하고, 상기 측정대상영역의 표면에 있어서의 상기 측정대상결정입자의 형상을 원으로 가정하고, 상기 측정대상결정입자의 상기 측정대상영역의 표면에 있어서의 총 면적을 상기 측정대상결정입자의 수로 나눈 상기 측정대상결정입자의 평균면적 S를 2로 이루어지는 식에 대입함으로써 결정된다.
또한, 상기 제 2 박막의 상기 전계효과 트랜지스터의 소스영역측 및 드레인 영역측의 단부는 각각 소스영역 및 드레인 영역을 향해서 얇게 되도록 하여도 좋다.
또한, 상기 본 발명의 측면은 다결정 반도체박막의 일부에 능동영역을 형성하는 다른 구조의 반도체소자, 예를들면 바이폴라 트랜지스터 등에 대해서도 적용할 수 있다.
본 발명의 다른 측면에 의하면, 반도체장치는 이하의 방법에 의해 제조된다. 즉, 절연성 기판의 일면에 비단결정의 제 1 박막, 비단결정의 제 2 박막 및 비단결정 반도체박막을 순서대로 적층형성하는 공정과, 상기 비단결정 반도체박막에 레이저광을 조사하여 결정화를 수행하여 다결정 반도체박막을 형성하는 공정과, 상기 다결정 반도체박막에 반도체소자의 능동영역을 형성하는 공정을 가지는 반도체장치의 제조방법에 있어서, 상기 제 1 박막, 제 2 박막 및 비단결정 반도체박막 간의 열전도도의 관계는, 비단결정 반도체박막≥제 2 박막≥제 1 박막이 되도록 함과 동시에, 상기 비단결정 반도체박막에 조사하는 레이저 에너지밀도와 상기 다결정 반도체박막의 결정입자지름과의 상관이, 결정핵을 바탕으로 결정이 소정의 크기로 성장하는 1차성장과, 상기 1차성장이 최대가 되는 제 1 임계에너지 밀도(Ec)와, 상기 1차성장에 의해 형성된 결정입자가 상기 임계에너지밀도(Ec)를 넘는 레이저 에너지밀도 영역에서 상호 일체화되어 보다 대형의 결정입자로 성장하는 2차성장과, 상기 2차성장이 최대가 되는 제 2 임계 에너지밀도(Ec')를 가지도록 상기 비단결정 반도체박막을 형성하고, 상기 임계 에너지밀도(Ec)보다 크고 상기 제 2 임계 에너지밀도(Ec') 이하의 레이저 에너지밀도의 레이저광을 상기 비단결정 반도체박막에 조사하여 상기 다결정 반도체박막을 형성한다.
상기 제 2 박막은 상기 채널에 대응하는 상기 제 1 박막의 영역의 적어도 일부상에 소정의 패턴으로 배치되어 있다. 상기 제 2 박막은 양 칼날형 빗살패턴으로 구성되고, 동시에 각 빗살의 연장배치방향은 상기 채널의 길이방향을 따라 연장배치되도록 하여도 좋다.
상기 제 1 박막과 제 2 박막 사이에는 상기 전계효과 트랜지스터의 채널 배치에 대응하는 패턴에 설치된 차광막을 갖추고, 다결정 반도체박막 영역에는 상기 전계효과 트랜지스터의 소스영역 및 드레인영역이 상기 차광막에 자기정합하여 설치하도록 하여도 좋다. 상기 소스영역 및 상기 드레인영역의 상기 차광막에 가까운 경우는, 먼 경우보다 불순물 농도가 낮은 영역으로 되어 있다.
본 발명의 다른 측면에 의하면, 다결정 반도체박막에 복수의 트랜지스터가 형성되어 이루어지는 반도체장치를 내장한 전자장치에 있어서, 상기 반도체장치는 상기한 것 중 어느 하나의 구성으로 되어 있다. 예를들면, 상기 전자장치는 액정표시장치이며, 상기 반도체장치는 액정패널의 각 화소를 동작시키는 트랜지스터나 주변드라이버 회로를 구성하는 트랜지스터를 가지며, 액정표시장치의 액정표시패널에 겹쳐져서 부착되어 있는 구성으로 되어 있다.
도 1a∼1d는, 종래의 다결정 반도체박막기판의 제조방법과 전계효과 트랜지스터를 나타내는 모식도이다.
도 2는 종래의 다결정 반도체박막의 제조에 있어서의 결정입자지름과 레이저 에너지밀도와의 상관을 나타내는 그래프와 결정입자지름의 상태를 나타내는 모식도이다.
도 3은 종래의 전계효과 트랜지스터에 있어서의 소스영역, 드레인영역도 및 채널부분의 결정입자지름의 상태를 나타내는 모식도이다.
도 4a∼3c는, 종래의 박막 트랜지스터의 제조방법을 나타내는 모식도이다.
도 5a∼5c는, 종래의 박막 트랜지스터의 다른 제조방법을 나타내는 모식도이다.
도 6은 본 발명의 한 실시예(실시예 1)에 의한 다결정 반도체박막의 제조방법을 나타내는 모식도이다.
도 7은 본 발명의 한 실시예에 있어서의 다결정 반도체박막의 결정입자지름과 제조시의 레이저 에너지밀도와의 상관을 나타내는 그래프이다.
도 8a∼8d는, 본 실시예 1의 박막 트랜지스터의 제조방법을 나타내는 각 공정에 있어서의 단면도이다.
도 9는 본 실시예 1의 다결정 반도체박막의 제조방법에 의하여 형성된 다결정 반도체박막에 있어서의 박막 트랜지스터의 소스영역, 드레인영역 및 채널영역의 레이아웃을 나타내는 모식도이다.
도 10a∼10c는, 본 발명의 다른 실시예(실시예 2)에 의한 박막 트랜지스터의 제조방법을 나타내는 모식도이다.
도 11은 본 실시예 2의 박막 트랜지스터의 제조에 있어서의 제 2 박막의 패턴을 나타내는 모식도이다.
도 12a∼12d는, 본 실시예 2의 박막 트랜지스터의 제조방법을 나타내는 각 공정에 있어서의 단면도이다.
도 13a∼13d는, 본 발명의 다른 실시예(실시예 3)에 의한 박막 트랜지스터의 제조방법을 나타내는 모식도이다.
도 14a∼14c는, 본 발명의 다른 실시예(실시예 4)에 의한 박막 트랜지스터의 제조방법을 나타내는 모식도이다.
도 15는 본 실시예 4의 박막 트랜지스터의 제조에 있어서의 매트릭스상으로 배치된 제 2 박막의 패턴을 나타내는 모식도이다.
도 16a∼16c는, 본 발명의 다른 실시예(실시예 5)에 의한 박막 트랜지스터의제조방법을 나타내는 모식도이다.
도 17은 본 실시예 5의 박막 트랜지스터의 제조에 있어서의 빗살무늬패턴의 제 2 박막을 나타내는 모식도이다.
도 18a∼18l은, 본 발명의 다른 실시예(실시예 6)에 의한 자기정합 LDD형 박막 트랜지스터의 제조방법을 나타내는 각 공정에 있어서의 단면도이다.
도 19a∼19c는, 본 발명의 다른 실시예(실시예 7)에 의한 CMOS 트랜지스터의 예를 나타내는 단면도이다.
도 20a∼20c는, 본 발명의 다른 실시예(실시예 8)에 의한 화소 TFT의 예를 나타내는 단면도이다.
도 21은 본 발명의 다른 실시예(실시예 9)에 의한 액정패널을 나타내는 단면도이다.
도 22는 본 발명의 다른 실시예(실시예 10)에 의한 TFT 구동 LCD의 회로구성을 나타내는 블럭도이다.
도 23은 본 발명의 다른 실시예(실시예 11)에 의한 시스템 온 패널을 나타내는 레이아웃도이다.
<도면의 주요부분에 대한 부호의 설명>
1 : 절연성 기판 2 : 제 1 박막
3 : 비단결정 반도체박막 4 : 다결정 반도체박막
5 : 엑시머 레이저광 6 : 화살표
7 : 이온주입 8 : 소스전극
9b : 게이트배선 10, 11 : 드레인영역
12 : 게이트절연막 13 : 게이트전극
15 : 차광막 24 : 제 2 박막
25 : 층간절연막 26 : 레지스트
45 : 연결편 46 : 갸름한 빗살
47 : 양 칼날형 빗살무늬패턴형상 50 : 유리기판
51 : TFT 54 : 스페이서
56 : 실재 58 : 블랙 매트릭스
59 : 투명전극 62 : 배향막
63 : 편광판 70 : 백라이트
71 : 인버터회로 72 : 전원
73 : 메인회로 74 : 콘트롤회로
80 : 표시부 81∼83 : TFT 구동회로
84 : 광센서 제어유니트 85 : TFT 통신회로
86 : TFT DRAM 87 : TFT SRAM
88 : TFT 프로세서 89 : TFT 구동회로
이하, 도면을 참조하여 본 발명의 실시예를 상세하게 설명하기로 한다. 또한, 발명의 실시예를 설명하기 위한 전체도면에 있어서, 동일한 기능을 가지는 것은 동일한 부호를 붙여 그 반복설명은 생략하기로 한다.
실시예 1
도 6, 도 7, 도 8a∼8d 및 도 9는, 본 발명의 한 실시예(실시예 1)인 박막 트랜지스터(TFT)를 가지는 반도체장치의 제조기술과, 반도체장치를 제조하기 위한 반도체박막기판(다결정 반도체박막기판)의 제조기술에 관한 도이다. 도 6은 다결정 반도체박막의 제조방법을 나타내는 모식도이고, 도 7은 다결정 반도체박막의 결정입자지름과 제조시의 레이저 에너지밀도와의 상관을 나타내는 그래프이고, 도 8a∼8d는 박막 트랜지스터의 제조방법을 나타내는 각 공정에 있어서의 단면도이고, 도 9는 박막 트랜지스터의 소스영역, 드레인영역 및 채널영역의 레이아웃을 나타내는 모식도이다.
도 6은 본 실시예 1에 의한 반도체박막기판에 대하여 레이저광을 조사하여 다결정 반도체박막기판으로 변환하는 방법에 관한 도이다.
도 6에 나타낸 바와 같이, 반도체박막기판은, 절연성 기판(1) 상(일면)에 비단결정의 제 1 박막(2), 비단결정의 제 2 박막(24), 비단결정 반도체박막(3)을 순서대로 성막한다. 예를들면, 종래의 경우에는 유리로 이루어지는 절연성 기판(1)의 일면에 실리콘 산화막인 제 1 박막(2)을 형성하고, 또한 상기 제 1 박막 상에 비단결정 반도체박막(3), 예를들면 비정질 반도체박막(예를들면, 비정질 실리콘박막)을형성하는데, 본 실시예 1에서는 상기 실리콘 산화막과 비정질 실리콘박막 사이에 제 2 박막(24)으로서 실리콘 질화막을 배치한다.
그리고, 본 발명의 한 특징에 따라, 제 2 박막(24)의 열전도도(열전도율)는, 제 1 박막(2)의 열전도도보다 크고, 비정질 반도체박막(3)의 열전도도보다 작아지도록 재료가 선택된다. 즉, 제 2 박막(24)을 형성하는 재료의 열전도도는, 제 1 박막(2)을 형성하는 재료의 열전도도보다 크고, 비정질 반도체박막(3)을 형성하는 재료의 열전도도보다 작다.
이와 같은 조건에 맞기 때문에, 다른 반도체박막기판의 구성의 예로서, 제 1 박막을 실리콘 산화막으로 하고, 제 2 박막을 실리콘 질화막으로 하고, 비단결정 반도체박막을 실리콘 게르마늄막으로 하는 구성, 또는 제 1 박막을 실리콘 산화막으로 하고, 제 2 박막을 실리콘 게르마늄막으로 하고, 비단결정 반도체박막을 실리콘막으로 하는 구성도 도입할 수 있다. 또한, 본 실시예 1에서는, 제 1 박막(2)과 제 2 박막(24)이 접하고, 제 2 박막(24)과 비정질 반도체박막(3)이 접한 구조로 된다.
이와 같은 구성의 반도체박막기판은 그 자체로도 시장에 제공할 수 있다.
다음으로, 이와 같은 반도체박막기판을 다결정 반도체박막기판으로 변환하는 방법에 대하여 설명하기로 한다.
본 실시예 1에서는, 유리로 이루어지는 절연성 기판(1)의 일면에 제 1 박막(2)을 실리콘 산화막으로 형성하고, 제 2 박막(24)을 실리콘 질화막으로 형성하고, 비단결정 반도체박막을 실리콘막(비정질 실리콘막)으로 형성한 예에 대하여설명하기로 한다. 또한, 절연성 기판(1)으로는 플라스틱도 사용할 수 있다.
이와 같은 구조의 반도체박막기판에 대하여, 비정질 반도체박막(3)의 표면에 레이저광(5), 예를들면 엑시머 레이저광(5)을 조사하여, 비정질 반도체박막(3)을 다결정 반도체박막(4)으로 변환한다. 또한, 레이저광(5)을 화살표(6)로 나타낸 바와 같이 절연성 기판(1)의 표면을 따라 주사함으로써, 비정질 반도체박막(3)의 전체를 다결정 반도체박막(4)으로 변환할 수 있다.
도 7은, 도 6에 나타낸 다결정 반도체박막의 제조방법에 있어서, 비정질막(비정질 반도체박막)을 다결정막(다결정 반도체박막)으로 변환할 때의 다결정막의 평균결정입자지름(㎛)과 레이저 에너지밀도(mJ/㎠)와의 관계를 나타내는 그래프이다. 상기 그래프(특성도)는 본 발명자들에 의한 실험을 바탕으로 얻어진 것이다.
동 그래프에서 알 수 있듯이, 레이저 에너지밀도가 상승해 가면 결정입자지름이 순서대로 커져가는데, 본 발명자에 의해 불려지는 1차성장과, 상기 1차성장에 이어 결정입자끼리가 재결정에 의해 결합되어 더욱 큰 결정이 되는 2차성장이 일어난다. 1차성장곡선의 피크인 Ec(임계에너지밀도라 부른다)는, 도 2에 있어서 피크를 나타내는 레이저 에너지밀도(Ec)에 상당한다. 또한, 도 2의 그래프는 엑시머 레이저원으로서 KrF를 사용한 것의 데이터이며, 도 7의 그래프는 엑시머 레이저원으로서 XeCl을 사용한 것의 데이터이다. 따라서, 임계에너지밀도(Ec)의 수치는 자연히 서로 다르게 된다. 본 실시예에 있어서, KrF를 레이저원으로 한 레이저를 이용할 수도 있다.
도 7의 그래프에서는 임계에너지밀도(Ec)일 때의 결정입자지름은 약 0.2㎛로되어 있는데, 레이저광 조사조건에 따라서는 결정입자지름은 약 0.3㎛ 정도까지 커질 수도 있다는 사실이 확인되어 있다.
본 실시예 1의 다결정화에 의하면, 상기 1차성장에 의한 임계에너지밀도(Ec) 후, 레이저 에너지밀도를 더욱 높혀가면 2차성장이 일어난다. 상기 2차성장에서는, 상술한 바와 같이 0.2∼0.3㎛ 정도로 입자지름을 크게 한 결정입자끼리의 재결합에 의한 큰입자화가 진척되고, 2차성장곡선의 피크(즉, 제 2 임계에너지밀도(Ec'))에서는 결정입자지름은 최대 2.0㎛ 전후까지 성장한다.
또한, 2차성장은 레이저 에너지밀도가 360mJ/㎡ 정도부터 500mJ/㎡ 에 달하는 넓은 레이저 에너지밀도영역에서 일어난다.
여기서, 도 7에 나타낸 바와 같이 1차성장이란, 부호 31 내지 34에 나타낸 바와 같이 하나의 결정핵에 의해 결정입자가 성장하는 것이며, 2차성장이란 1차성장에 의해 성장한 결정입자가 부호 35에 나타낸 바와 같이 재결정에 의해 결합함으로써 이루어진 성장이다.
또한, 레이저 에너지밀도(Ec')(500mJ/㎡)를 넘으면 균일한 핵성장에 의해 미결정화되어, 결정입자지름은 0.05㎛ 보다도 작아진다.
따라서, 2차성장영역의 소정의 레이저 에너지밀도로 레이저광을 조사하여 비정질 반도체박막을 다결정 반도체박막으로 변환시키면, 고성능 TFT에 필요한 결정입자지름이 0.2㎛ 이상을 실현할 수 있다. 또한, 2차성장은 레이저 에너지밀도가 360mJ/㎡ 정도에서 500mJ/㎡에 달하는 넓은 레이저 에너지밀도영역에서 일어나며, 적어도 레이저 에너지 여유도는 100mJ 정도로 넓어지기 때문에, 레이저출력의 안정도가 낮아도 조사하는 레이저광의 레이저 에너지밀도를 적당히 선택함으로써 안정된 다결정 반도체박막화 처리를 수행할 수 있게 된다.
또한, 2차성장처리를 수행함으로써, 종래와 같은 1차성장처리에 의한 큰입자지름 다결정입자와 소입자지름 다결정의 혼재를 막을 수 있으며, 예를들면 0.2∼0.3㎛ 보다도 큰 결정입자만의 다결정 반도체박막을 형성할 수 있게 된다. 또한, 결정입자의 지름의 측정은 상술한 순서로 수행한다.
또한, 2차성장처리에 의하기 때문에, 레이저조사 내부와 레이저조사 단부에서의 결정입자지름의 불균일을 억제할 수 있다.
또한, 결정입자가 커지기 때문에, 입계코너부의 표면돌기밀도가 저하할 뿐만 아니라, 종래 45nm 정도였던 돌기는 15nm 정도 이하로 저하한다.
또한, 2차성장에 의해 형성된 결정입계는 결정성이 높아, 입계부에서의 불순물의 편석을 억제할 수 있다.
다음으로, 도 8a∼8d를 참조하면서 박막 트랜지스터를 가지는 반도체장치의 제조방법에 대하여 설명하기로 한다. 이하, 반도체장치 전체가 아니라 단일한 박막 트랜지스터의 제조에 대하여 설명하기로 한다.
우선, 도 8a에 나타낸 바와 같이, 상술한 순서로 절연성 기판(1)의 표면(일면)에 제 1 박막(2), 제 2 박막(24)을 순서대로 성막한다. 상기 절연성 기판(1)은, 예를들면 유리, 용융석영, 사파이어, 플라스틱, 폴리이미드 등으로 이루어지는 기판을 이용한다. 본 실시예 1에서는 유리기판을 이용한다. 상기 제 1 박막(2)은, 예를들면 테트라에틸오르소실리케이트[TEOS]와 O2의 플라스마 화학기상성장법에 의해 성막한 막두께 300nm의 SiO2막, 알루미나, 마이카(mica) 등에 의한 박막, 본 실시예 1에서는 SiO2막을 이용한다. 상기 제 2 박막(24)은, 예를들면 플라스마 화학기상성장법에 의해 성막한 막두께 20nm의 실리콘 질화막, GaAs, Ge, 미결정 실리콘 등의 박막을 이용한다. 본 실시예 1에서는 실리콘 질화막을 이용한다.
또한, 상기 제 2 박막(24)의 표면에, 비정질 반도체박막(3)을 성막하여 다층막구조로 한다. 비정질 반도체박막(3)은, 예를들면 플라스마 화학기상성장법에 의해 형성한 막두께 55nm의 Si, SiGe 등의 박막을 이용한다. 본 실시예 1에서는 비정질 실리콘박막(3)을 형성한다.
상기 제 1 박막, 상기 제 2 박막, 상기 비정질 반도체막의 성막법은, 예를들면 플라스마 화학기상성장법, 저압 화학기상성장법, 스퍼터법, 분자선 성장법을 이용한다. 상기 비정질 반도체박막(3)의 막두께는 60nm 이하가 바람직하다. 또한, 제 2 박막(24)의 열전도도는 제 1 박막(2)의 열전도도 보다도 높으며, 동시에 반도체박막(3) 보다도 낮아야만 한다. 예를들면, 실리콘 산화막의 열전도도는 0.014Wcm-1K-1, 실리콘 질화막의 열전도도는 0.185Wcm-1K-1, 실리콘의 열전도도는 0.273Wcm-1K-1이다.
다음으로, 도 8a에 나타낸 다층막 구조를 10-4Pa 이하의 진공챔버내에서 600℃, 1시간의 가열처리를 수행하고, 상기 비결정 실리콘막의 탈수소처리를 수행한다. 그리고, 비정질 반도체박막(3)을 다결정 반도체박막으로 변환하기 위하여, 비정질 반도체박막(3)의 표면을 엑시머 레이저(KrF, XeCl 등을 레이저원으로 한다)로 주사조사한다.
또한, 엑시머 레이저빔을 이동하는 대신에 상기 다층막 구조를 지지하는 시료스테이지를 설치하여 시료스테이지를 이동하여도 좋다. 엑시머 레이저의 에너지밀도(E)는 Ec와 Ec'간의 값을 이용한다. Ec(임계에너지밀도)와 Ec'(제 2 임계에너지밀도)는, 상기 비정질 반도체박막(3)의 제법과 막두께에 의존하기 때문에 이들이 정해지면 Ec, Ec'도 정해진다. 또한, 엑시머 레이저빔의 형상(단면형상)은, 점상이나 선상이라도 좋다. 또한, 엑시머 레이저조사를 2회 이상 반복하여 수행하여도 좋다. 또한, 상기 시료스테이지의 표면 또는 이면에 저항가열히터를 설치하여 기판을 100℃에서 600℃로 가열하여 엑시머 레이저조사를 수행하여도 좋다.
본 실시예 1에서는, 엑시머 레이저는 XeCl(파장 308nm)을 이용하고, 조사에너지밀도는 400mJ/㎠로 하여, 막(3)의 표면주사를 위해 레이저빔을 이동하면서 60회 레이저조사를 수행하였다.
상기 엑시머 레이저조사가 끝나면 비정질 반도체막은 다결정 반도체막으로 변환되어 있다. 여기서, 다결정영역은 단결정영역인 것을 포함한다.
도 9는, 본 실시예 1에 의해 형성한 다결정 실리콘박막(4)의 표면구조를 나타낸 도이다. 도 9는 주사전자현미경 사진을 트레이스하여 작성하였다. 가장 작은 결정입자지름이라도 0.2㎛ 이상으로, 고성능 다결정 실리콘박막 트랜지스터의 작제조건을 충족시키고 있다. 또한, 실제로는 3㎛ 이상의 결정입자도 형성되어 91의장방형 영역에 소스영역, 92의 장방형 영역에 채널, 93의 장방형 영역에 드레인영역을 설치하면, 단결정 트랜지스터에 가까운 성능을 가지는 박막 트랜지스터를 작제할 수 있다.
다음으로, 도 8b에 나타낸 바와 같이, 다결정 실리콘박막(4)을 도 9에서 나타낸 영역(91, 92, 93)을 포함하도록 섬모양(4e)으로 패터닝한다.
다음으로, 도 8c에 나타낸 바와 같이, 상기 영역(92)에 대응하여 게이트절연막(12)을 형성한다. 상기 게이트절연막(12)은, 예를들면 테트라에틸오르소실리케이트(TEOS)와 O2의 플라스마 화학기상성장에 의해 형성하는 SiO2막(12)이며, 막두께는 100nm로 한다. 또한, 상기 SiO2막(12) 상에 게이트전극 형성층을 형성한 후, 상기 게이트전극 형성층을 선택적으로 에칭하여 게이트전극(13)을 형성한다. 상기 게이트전극(13)은 상기 영역(92) 상에 일치하여 겹쳐지는 장방형 패턴으로 하여 형성된다. 게이트전극(13)은, 예를들면 고농도의 인이 도핑된 폴리실리콘, W, TiW, WSi2, MoSi2등에 의해 형성한다. 본 실시예 1에서는 고농도의 인이 도핑된 폴리실리콘을 이용한다. 게이트전극(13)의 바로 아래의 SiO2막(12)이 실질적인 게이트절연막(12)으로 된다.
다음으로, 도 8c에 나타낸 바와 같이, 게이트전극(13)을 마스크로 하여 이온주입(7)을 수행하고 소정의 불순물을 선택적으로 주입하여 반도체영역을 형성한다. 상기 반도체영역은 소스영역 또는 드레인영역(10, 11)이 된다. 예를들면,이온주입(7)은 N형 TFT라면 P+를 1015㎝-2오더의 도즈(dose)량으로 주입하고, P형 TFT에서는 BF2 +를 1015㎝-2오더의 도즈량으로 주입한다. 그 후, 전기로내에서 질소를 캐리어개스로서 500℃에서 600℃로 약 1시간 어닐링을 수행하여 불순물의 활성화를 실시한다. 또한, 라피드 써멀 어닐링(rapid thermal annealing)(RTA)으로 700℃, 1분간 가열하여도 좋다.
마지막으로, 도 8d에 나타낸 바와 같이, 층간절연막(25)을 성막하고, 콘택트홀을 형성하여 소스전극(8), 드레인전극(9)을 형성한다. 소스전극(8), 드레인전극(9)의 재료는 예를들면 Al, W, Al/TiN을 이용한다.
본 실시예 1에 의하면 이하의 효과를 볼 수 있다.
(1) 반도체박막기판은, 절연성 기판(1) 상에 비단결정의 제 1 박막(실리콘 산화막)(2), 비단결정의 제 2 박막(실리콘 질화막)(24), 비단결정 반도체박막(비정질 실리콘막)(3)을 순서대로 성막한 구조로 되어 있으며, 제 2 박막(24)의 열전도도는 제 1 박막(2)의 열전도도 보다도 크며, 비정질 반도체박막(3)의 열전도도 보다도 작게 되어 있기 때문에, 상술한 바와 같이 레이저 에너지밀도(Ec)를 넘어 2차성장의 피크인 레이저 에너지밀도(Ec') 이하의 온도에서 상기 비정질 실리콘박막(3)을 다결정 실리콘박막(비단결정 반도체박막)으로 변환시키는 경우, 형성되는 다결정 실리콘박막의 결정입자지름은 최저 결정입자지름이라도 그 크기는 0.2∼0.3㎛를 넘어 2.0㎛에 이르는 큰 입자지름으로 된다. 따라서, 이와 같은 반도체박막기판을 이용하여 제조하는 전계효과 트랜지스터를 포함하는 반도체장치의 특성의 향상을 꾀할 수 있다. 여기서, 제 1 박막, 제 2 박막 및 비단결정 반도체박막의 열전도도의 대소관계는 레이저광의 조사전과 조사후에 있어서 변하지 않는다.
(2) 레이저광의 조사에 의해 다결정 실리콘박막(4)을 형성할 때, 2차성장에 의해 결정의 큰입자화를 꾀하기 때문에, 제조된 다결정 실리콘박막(4)의 결정입자지름은 최저 결정입자지름이라도 그 크기는 0.2∼0.3㎛를 넘어 2.0㎛ 이하의 큰입자지름으로 된다.
즉, 비정질 반도체박막으로부터 다결정 반도체박막을 형성하는 본 실시예 1에서는, 절연성(유리)기판(1)의 일면에 제 1 박막(실리콘 산화막)(2), 제 2 박막(실리콘 질화막)(24), 비정질 반도체박막(비정질 실리콘박막)(3)을 순서대로 형성한 후, 레지어광(5)을 조사하여 다결정화를 꾀하는데, 이 때, 상기 각 부의 열전도도 관계는 제 2 박막(실리콘 질화막)은 비정질 반도체박막(비정질 실리콘박막) 보다도 작으며 제 1 박막(실리콘 산화막) 보다는 큰 관계로 되어 있다. 따라서, 비정질 반도체박막에 레이저광을 조사하여 다결정 반도체박막으로 변환할 때, 제 2 박막 상의 비정질 반도체박막의 열은 제 2 박막을 경유하여 적절하게 외부로 방출되기 때문에, 도 7에 점선으로 나타낸 바와 같은 종래 발생했던 결정입자지름이 최대 0.2∼0.3㎛ 정도가 되는 1차성장(피크는 임계에너지밀도(Ec)가 된다)에 이어, 결정입자지름이 최대 2.0㎛ 정도에 이르는 2차성장(피크가 제 2 임계에너지밀도(Ec')로 된다)이 일어나며, 다결정 실리콘박막(4)의 결정입자지름은 모두 최저라도 0.2∼0.3㎛ 이상이 된다. 또한, 레이저광의 조사에너지(레이저에너지밀도)를 높게 취하면, 최저 결정입자지름의 크기는 0.2∼0.3㎛를 넘어 2.0㎛ 이하의 큰입자지름으로 할 수 있다.
다시말해, 종래의 1차성장의 피크인 레이저 에너지밀도(Ec)로 레이저광을 비정질 반도체박막에 조사하여 다결정 반도체박막을 형성하는 경우에는, 결정입자지름이 0.2∼0.3㎛인 것을 얻을 수 있지만, 결정입자지름이 커지기 위한 레이저 에너지밀도영역은, 도 2에 나타낸 바와 같은 20mJ/㎠ 정도로 매우 좁고, 레이저출력 안정도가 5% 정도 이하이기 때문에, 레이저 에너지밀도의 여유도가 매우 낮아져서 모든 결정입자지름을 0.2㎛ 보다 큰 결정입자지름으로 하는 것은 어려우며, 상당수의 결정입자지름은 0.2㎛에도 미치지 못하는 작은 결정입자로 되어 고성능의 트랜지스터를 제조하기 위한 다결정 반도체박막기판이 되기 어려워진다.
이에 대해 본 실시예 1에서는, 결정입자지름이 커지기 위한 레이저 에너지영역은 도 7에 나타낸 바와 같이, 360mJ/㎠ 에서 500mJ/㎠ 에 이루는 넓은 레이저 에너지영역이기 때문에, 레이저출력 안정도가 5% 정도 이하인 것을 감안하여도 레이저광 출력의 선택폭은 넓으며, 확실하게 모든 결정입자의 대형화, 즉 결정입자지름을 0.2∼0.3㎛ 보다도 크게 할 수 있게 된다. 따라서, 고성능의 반도체장치를 제조하기에 적합한 다결정 반도체박막기판을 제공할 수 있다.
(3) 비정질 반도체박막을 다결정 반도체박막으로 형성할 때의 레이저광 출력의 선택폭은 넓어지며, 다결정 반도체박막 형성작업의 여유도도 높아진다.
(4) 본 발명의 다결정 반도체박막기판은 결정입자가 커지기 때문에, 결정입계가 적어지며, 불순물 주입을 수행한 경우 결정입계에 불순물이 편석하기 어려워져, 균질하면서도 원하는 불순물 농도의 반도체영역을 용이하게 형성할 수 있다.또한, 2차성장에 의해 형성된 결정입자지름의 구조는 규칙구조이며, 입계부에서의 불순물의 편석을 억제할 수 있다.
(5) 이상과 같이, 본 실시예 1에 의하면 고성능 반도체장치제조에 적합한 다결정 반도체박막기판을 제공할 수 있다.
(6) 이상과 같이 모든 결정입자지름이 0.2∼0.3㎛ 이상으로 되는 큰입자지름의 다결정 반도체박막기판을 이용하여 제조한 전계효과 트랜지스터(박막 트랜지스터 : TFT)에 있어서는 이하의 효과를 가지게 된다.
(a) 2차성장에 의한 결정입자는 결정입자끼리의 재결합에 의해 형성되기 때문에, 큰입자지름화와 함께 입계밀도가 낮아지고, 그 결과 캐리어의 이동도(μ)가 커지며, 따라서 트랜지스터의 고속화를 꾀할 수 있다.
(b) 상기(a)와 같이 결정입자의 큰입자지름화와 입계밀도의 저하에 의해, 캐리어의 이동도(μ)의 불균일성이 작아진다. 따라서, 1장의 절연성 기판(1) 상에 복수의 트랜지스터를 형성한 경우에는 각 트랜지스터의 특성이 균질화된다.
(c) 상기(a)와 같이 결정입자의 큰입자지름화와 입계밀도의 저하에 의해, 복수의 트랜지스터를 작제한 경우, 각 트랜지스터간에 있어서의 임계갑 전압(Vth)의 불균일성을 작게할 수 있다.
(d) 결정입자지름이 커지게 되므로 결정입계의 코너에서의 돌기도 작아지며, 표면이 평탄화되기 때문에, 게이트전극 하에서의 캐리어 산란이 억제되어 이동도의 저하를 억제할 수 있다.
(e) 특히 전계효과 트랜지스터의 드레인 단부에 돌기가 존재하면, 전계집중이 생기기 쉬워져, 핫 캐리어 생성에 의한 트랜지스터의 열화가 발생하는데, 이와 같은 열화도 방지할 수 있다.
(f) 이상과 같이, 본 발명에 의하면 고성능이면서 고신뢰도의 박막 트랜지스터를 제공할 수 있다. 예를들면, 이동도가 200㎠/V·s 이상이 되는 디바이스성능의 불균일이 작은 박막 트랜지스터를 제공할 수 있다.
실시예 2
도 10a∼10c, 도 11 및 도 12a∼12d는, 본 발명의 다른 실시예(실시예 2)인 박막 트랜지스터의 제조방법에 관한 도이며, 도 10a∼10c는 박막 트랜지스터의 제조방법을 나타내는 모식도이며, 도 11은 박막 트랜지스터의 제조에 있어서의 제 2 박막의 패턴을 나타내는 모식도이며, 도 12a∼12d는 박막 트랜지스터의 제조방법을 나타내는 각 공정의 단면도이다.
본 실시예 2는 박막 트랜지스터의 게이트전극에 대응하는 채널영역(채널부)의 결정을 큰입자지름화하고, 채널영역에서 벗어난 영역의 결정입자는 미세결정으로 하는 예이다.
본 실시예 2는, 상기 실시예 1에 있어서 제 1 박막(실리콘 산화막)(2) 상에 선택적으로 제 2 박막(실리콘 질화막)(24-1)을 배치하고, 상기 실리콘 질화막(24-1) 상의 비정질 실리콘박막(3)을 큰입자지름의 다결정 실리콘박막(4-1)으로 한 것이다. 본 실시예 2는 박막 트랜지스터의 채널영역 결정의 큰입자지름화를 꾀할 수 있는 다결정 반도체박막기판의 제조방법이기도 하다.
도 10a∼10c는 박막 트랜지스터의 소스영역(S), 드레인영역(D), 채널영역(C)및 게이트전극(G)의 레이아웃을 모식적으로 나타낸 모식도이다. 본 실시예 2에서는, 다결정 반도체박막기판을 제조할 때, 도 10a에 나타낸 바와 같이 실리콘 산화막(2) 상의 채널영역(C) 부분에만 실리콘 질화막(24-1)을 설치하고, 다른 영역에는 실리콘 질화막을 설치하지 않아, 채널영역(C) 부분의 다결정 반도체박막의 결정입자지름을 큰입자지름화한다.
도 11은 절연성 기판(1)의 일면에 설치한 실리콘 산화막(2) 상의 채널영역(C)에 대응하는 부분에 실리콘 질화막(24-1)을 설치한 모식도이다. 따라서, 본 예에서는 종횡으로 복수의 박막 트랜지스터를 제조할 수 있는 예이다.
다음으로, 도 10b에 나타낸 바와 같이, 실리콘 산화막(2) 및 실리콘 질화막(24-1) 상, 즉 절연성 기판(1)의 일면측 전역에 비정질 실리콘박막(3-1)을 형성한다.
다음으로, 도 10c에 나타낸 바와 같이, 상기 비정질 실리콘박막(3-1)을 상기 실시예 1과 동일한 레이저광 조사에 의한 방법으로 다결정 실리콘박막(4-1)을 형성한다. 이로써, 채널영역(C)에 있어서의 다결정 실리콘박막(4-1)의 입자지름은 큰결정입자(40a)로 된다. 이어서, 상기 다결정 반도체박막기판을 이용하여, 도 10c에 나타낸 바와 같이 박막 트랜지스터가 형성된다. 게이트전극(G)은 상기 큰결정입자(40a) 상에 형성되기 때문에, 소스영역(S)과 드레인영역(D) 간의 채널영역(C)은 큰결정입자(40a)로 되어, 상기 실시예 1과 마찬가지로 고성능인 박막 트랜지스터를 제조할 수 있다.
다음으로, 도 12a∼12d를 참조하면서 본 실시예 2에 의한 박막 트랜지스터의제조방법에 대하여 설명하기로 한다. 본 실시예 2는 상기 실시예 1의 박막 트랜지스터의 제조방법에 있어서, 박막 트랜지스터의 채널영역(C) 부분의 결정을 큰입자지름화하는 점이 다르다.
도 12a에 나타낸 바와 같이, 유리로 이루어지는 절연성 기판(1) 상에 실리콘 산화막(2), 실리콘 질화막을 형성한 후, 상기 실리콘 질화막을 선택적으로 에칭제거하고, 박막 트랜지스터의 채널영역(C)에 대응하는 부분에만 실리콘 질화막(24-1)을 남긴다. 도 11에 실리콘 산화막(2) 상에 형성된 실리콘 질화막(24-1)을 나타낸다. 상기 실리콘 질화막(24-1)의 패턴은, 채널영역(C) 상에 형성되는 게이트전극(G)에 일치하여 겹쳐지는 패턴이며, 실시예 2에서는 도 11에 나타낸 바와 같이 거의 사각형이다.
다음으로, 도시하지는 않았지만, 실리콘 산화막과 실리콘 질화막 상에 비정질 실리콘박막을 형성한 후, 상기 비정질 실리콘박막에 레이저광을 조사하여 다결정 실리콘박막(4-1)을 형성한다. 상기 레이저광 조사에 의한 다결정화는 상기 실시예 1과 마찬가지이다. 따라서, 상기 실리콘 질화막(24-1) 상의 다결정 실리콘박막(4-1)의 결정입자지름은 큰입자지름화하고, 실리콘 질화막(24-1) 상에서 벗어난 영역의 다결정 실리콘박막(4-1)의 결정입자지름은 미세결정이 된다.
다음으로, 상기 실시예 1과 마찬가지로 다결정 실리콘박막(4-1)을 선택적으로 제거하고, 도 12b에 나타낸 바와 같이, 상기 실리콘 질화막(24-1) 상의 다결정 실리콘박막(4-1)과, 상기 실리콘 질화막(24-1)의 양측 소스영역 및 드레인영역이 되는 다결정 실리콘박막(4-1) 부분을 남긴다.
다음으로, 상기 실시예 1과 마찬가지로, 게이트절연막(12) 및 게이트전극이 되는 층을 절연성 기판(1)의 일면측 전역에 형성한 후, 상기 게이트전극이 되는 층 을 선택적으로 에칭제거하여, 도 12c에 나타낸 바와 같이 상기 실리콘 질화막(24-1)에 겹쳐지는 게이트전극(13)을 형성한다.
다음으로, 상기 실시예 1과 마찬가지로 게이트전극(13)을 마스크로 하여 이온주입(7)과 어닐링처리를 수행하고, 상기 실리콘 질화막(24-1) 상에서 벗어난 다결정 실리콘박막(4-1)을 소스영역 또는 드레인영역(10, 11)에 형성한다. 실리콘 질화막(24-1) 상에서 벗어난 다결정 실리콘박막(4-1)은 미세결정이기 때문에, 불순물 도입시 균일한 불순물 도입을 실현할 수 있으며, 활성화율이 향상된다.
그 후에는, 상기 실시예 1과 마찬가지로 층간절연막(25)을 성막하고, 콘택트홀을 형성하여, 소스전극(8), 드레인전극(9)을 형성하여 박막 트랜지스터를 형성한다. 또한, 본 실시예 2에서는 제 1 박막과 제 2 박막이 접하며, 제 2 박막과 비정질 반도체박막이 접한 구조가 된다.
본 실시예 2에 의하면, 박막 트랜지스터의 채널영역(C)의 결정입자는 큰입자지름화되기 때문에 상기 실시예 1과 동일한 효과를 가진다. 즉, 본 실시예 2의 박막 트랜지스터에 있어서는, 채널부의 결정입자지름이 0.2㎛ 이상인 큰입자지름이며, 소스·드레인부의 결정입자지름은 0.1㎛ 이하의 소입자지름으로 되어 있다. 따라서, 이동도가 200㎠/V·s 이상인 고성능이면서 디바이스성능의 불균일이 작은 박막 트랜지스터를 실현할 수 있다. 여기서, 채널부 및 소스·드레인부를 구성하는 결정입자의 지름의 측정은 상술한 순서로 수행한다. 측정대상영역은 채널부인 경우예를들면 채널의 게이트전극측 표면영역의 중심에서 상하좌우로 0.5㎛ 의 거리를 가지는 영역이다.
실시예 3
도 13a∼13d는 본 발명의 다른 실시예(실시예 3)인 박막 트랜지스터의 제조방법을 나타내는 모식도이다.
도 13a∼13d를 참조하면서 본 실시예 3에 의한 박막 트랜지스터의 제조방법에 대하여 간단히 설명하기로 한다. 본 실시예 3은 상기 실시예 2에 있어서, 13a∼13d에 나타낸 바와 같이 실리콘 산화막(2) 상에 사각형상으로 형성하는 실리콘 질화막(24-2)의 주위를 경사면으로 한 점이 다르다. 즉, 실리콘 질화막(24-2)의 둘레부가 외측을 향해 얇게 되어 있다.
도 13a에 나타낸 바와 같이, 상기 실시예 2의 방법에 의해 유리로 이루어지는 절연성 기판(1) 상에 형성한 실리콘 산화막(2) 상에 박막 트랜지스터의 채널영역(C)에 대응하는 부분에만 실리콘 질화막(24-2)을 남긴다. 상기 실리콘 질화막(24-2)은 그 주위가 경사면으로 되어 있다.
다음으로, 도시하지 않았지만, 실리콘 산화막과 실리콘 질화막 상에 비정질 실리콘박막을 형성한 후, 상기 비정질 실리콘박막에 레이저광을 조사하여 다결정 실리콘박막(4-2)을 형성한다. 상기 레이저광 조사에 의한 다결정화는 상기 실시예 1과 마찬가지이다. 따라서, 상기 실리콘 질화막(24-2) 상의 다결정 실리콘박막(4-2)의 결정입자지름은 큰입자지름화되고, 실리콘 질화막(24-2) 상에서 벗어난 영역의 다결정 실리콘박막(4-2)의 결정입자지름은 미세결정으로 된다.
또한, 레이저광 조사에 의한 다결정화에 있어서, 실리콘 질화막(24-2)의 경사면에 대응하는 부분의 다결정 실리콘막의 입자지름이 채널부로부터 소스 및 드레인부를 향해 작아진다.
다음으로, 상기 실시예 2와 마찬가지로 다결정 실리콘박막(4-2)을 선택적으로 제거하고, 도 13b에 나타낸 바와 같이, 상기 실리콘 질화막(24-2) 상의 다결정 실리콘박막(4-2)과, 상기 실리콘 질화막(24-2)의 양측 소스영역 및 드레인영역이 되는 다결정 실리콘박막(4-2) 부분을 남긴다.
다음으로, 상기 실시예 2와 마찬가지로 게이트절연막(12) 및 게이트전극이 되는 층을 절연성 기판(1)의 일변측 전역에 형성한 후, 상기 게이트전극이 되는 층을 선택적으로 에칭제거하여, 도 13c에 나타낸 바와 같이 상기 실리콘 질화막(24-2)에 겹쳐지는 게이트전극(13)을 형성한다.
다음으로, 상기 실시예 2와 마찬가지로 상기 게이트전극(13)을 마스크로 하여 이온주입(7)과 어닐링처리를 수행하고, 상기 실리콘 질화막(24-2) 상에서 벗어난 다결정 실리콘박막(4-2)을 소스영역 또는 드레인영역(10, 11)에 형성한다. 실리콘 질화막(24-2) 상에서 벗어난 다결정 실리콘박막(4-2)은 미세결정이기 때문에, 불순물 도입시 균일한 불순물 도입을 실현할 수 있으며, 활성화율이 향상된다.
그 후에는, 상기 실시예 2와 마찬가지로 층간절연막(25)을 성막하고, 콘택트홀을 형성하여 소스전극(8), 드레인전극(9)을 형성하여 박막 트랜지스터를 형성한다. 또한, 본 실시예 3에서는, 제 1 박막과 제 2 박막이 접하며, 제 2 박막과 비정질 반도체박막이 접한 구조가 된다.
본 실시예 3에 의하면, 박막 트랜지스터의 채널영역(C)의 결정입자는 큰입자지름화된다. 본 실시예 3의 박막 트랜지스터에 있어서는, 채널부의 결정입자지름이 0.2㎛ 이상인 큰입자지름이며, 소스 드레인부의 결정입자지름은, 0.1㎛ 이하인 작은입자지름으로 되어 있다. 또한, 엑시머 레이저조사 후에 있어서의 제 2 박막의 테이퍼 상부의 다결정 실리콘막의 입자지름이 채널부로부터 소스 및 드레인부를 향하여 작아져 가기 때문에, 드레인 단부의 전계집중이 억제되어 열화를 방지할 수 있다. 따라서, 이동도가 200㎠/V·s 이상인 고성능이면서 디바이스 성능의 불균일이 작고, 고신뢰성을 가지는 박막 트랜지스터를 실현할 수 있다.
실시예 4
도 14a∼14c, 및 도 15는, 본 발명의 다른 실시예(실시예 4)인 박막 트랜지스터의 제조방법에 관한 도이며, 도 14a∼14c는 박막 트랜지스터의 제조방법을 나타내는 모식도이며, 도 15는 박막 트랜지스터의 제조에 있어서의 매트릭스상으로 배치된 제 2 박막의 패턴을 나타내는 모식도이다.
본 실시예 4는 상기 실시예 2와 마찬가지로 박막 트랜지스터의 게이트전극에 대응하는 채널영역(채널부)의 결정을 큰입자지름화하고, 채널영역에서 벗어난 영역의 결정입자는 미세결정으로 하는 예이다. 상기 실시예 2의 경우는, 실리콘 질화막(24-1)은 하나의 박막 트랜지스터에 대하여 단일한 사각형으로 구성하였는데, 본 실시예 4에 있어서의 실리콘 질화막(24-3)은, 상호 독립적으로 배치된 복수의 박막소자(24b), 즉 매트릭스상으로 배치된 상호 독립된 복수의 박막소자(24b)로 형성되어 있다.
도 14a∼14c는, 박막 트랜지스터의 소스영역(S), 드레인영역(D), 채널영역(C) 및 게이트전극(G)의 레이아웃을 모식적으로 나타낸 모식도이다. 본 실시예 4에서는, 다결정 반도체박막기판을 제조할 때, 도 14a에 나타낸 바와 같이, 실리콘 산화막(2) 상의 채널영역(C) 부분에만 실리콘 질화막을 설치하고, 다른 영역에는 실리콘 질화막을 설치하지 않아 채널영역(C) 부분의 다결정 반도체박막의 결정입자지름을 큰입자지름화한다. 이 때, 실리콘 질화막(24-3)은 매트릭스상으로 배치된 상호 독립된 복수의 박막소자(24b)로 구성되어 있다. 본 실시예 4에서는, 도 14a 및 도 15에 나타낸 바와 같이, 실리콘 질화막(24-3)은 세로 4열, 가로 3행으로 총 12개의 박막소자(24b)로 구성되어 있다.
도 15는, 절연성 기판(1)의 일면에 설치한 실리콘 산화막(2) 상의 채널영역(C)에 대응하는 부분에 매트릭스상으로 상호 독립된 복수의 박막(24-3)을 설치한 모식도이다.
다음으로, 도 14b에 나타낸 바와 같이, 실리콘 산화막(2) 및 실리콘 질화막(24-3) 상, 즉 절연성 기판(1)의 일면측 전역에 비정질 실리콘박막(3-3)을 형성한다.
다음으로, 도 14c에 나타낸 바와 같이, 상기 비정질 실리콘박막(3)을 상기 실시예 2와 동일한 레이저광 조사에 의한 방법으로 다결정 실리콘박막(4-3)을 형성한다. 이로써, 채널영역(C)은 큰결정입자(40a)가 된다. 또한, 본 실시예 4에 의하면, 각 박막(24b)에 대응하여 하나의 결정입자가 형성되기 때문에, 실시예 2와 비교해 더욱 큰결정입자(40b)가 형성된다. 또한, 실리콘 질화막소자(24b)는, 사각형에 제한되지 않고, 원형이나 삼각형이라도 좋으며, 크기는 예를들면 지름이 0.3㎛가 좋다.
다음으로, 상기 다결정 반도체박막기판을 이용하여, 도 14c에 나타낸 바와 같이 박막 트랜지스터가 형성된다. 소스영역(S)과 드레인영역(D) 간의 채널영역(C)은 큰결정입자(40b)가 되기 때문에, 상기 실시예 2와 마찬가지로 고성능인 박막 트랜지스터를 제조할 수 있다. 또한, 본 실시예 4에서는, 제 1 박막과 제 2 박막이 접하며, 제 2 박막과 비정질 반도체박막이 접한 구조로 된다.
실시예 5
도 16a∼16c 및 도 17은, 본 발명의 다른 실시예(실시예 5)인 박막 트랜지스터의 제조방법에 관한 도이며, 도 16a∼16c는 박막 트랜지스터의 제조방법을 나타낸 모식도이고, 도 17은 박막 트랜지스터의 제조에 있어서의 빗살무늬패턴의 제 2 박막을 나타내는 모식도이다.
본 실시예 5는, 상기 실시예 2와 마찬가지로 박막 트랜지스터의 게이트전극에 대응하는 채널영역(채널부)의 결정을 큰입자지름화하고, 채널영역에서 벗어난 영역의 결정입자는 미세결정으로 하는 예이다. 상기 실시예 2에서는 사각형상의 실리콘 질화막(24-1)을 이용하였는데, 본 실시예 4에서는 패터닝한 실리콘 질화막(24-4)을 이용한다. 실리콘 질화막(24-4)은, 박막 트랜지스터에 있어서 전류가 흐르는 방향, 즉 채널방향에 직교하는 하나의 연결편(45)과, 상기 연결편(45)의 양측으로부터 대칭으로 갸름한 빗살(46)을 돌출시키는 양 칼날형 빗살패턴형상(47)을 하고 있다.
연결편(45)의 양측의 대칭적인 위치에 배치되는 갸름한 빗살(46)은, 연결편(45) 부분도 포함하면 전체적으로 채널길이방향에 거의 평행하게 연장배치되는 실리콘 질화막 부분이 된다. 상기 실리콘 질화막 부분은 그 폭이 채널길이방향을 따라 일정하게 되어 있다. 이것은 중요한 것으로, 도 16c에 나타낸 바와 같이, 상기 실리콘 질화막 부분에 대응하여 소스와 드레인 간에 걸쳐 연장배치되는 갸름한 단일의 큰결정입자(40c)가 형성된다.
도 16a∼16c는, 박막 트랜지스터의 소스영역(S), 드레인영역(D), 채널영역(C) 및 게이트전극(G)의 레이아웃을 모식적으로 나타낸 모식도이다. 본 실시예 5에서는, 다결정 반도체박막기판을 제조할 때, 도 16a에 나타낸 바와 같이, 실리콘 산화막(2) 상의 채널영역(C) 부분에만 실리콘 질화막을 설치하고, 다른 영역에는 실리콘 질화막을 설치하지 않아 채널영역(C) 부분의 다결정 반도체박막의 결정입자지름을 큰입자지름화한다. 이 때, 실리콘 질화막(24-4)은, 양 칼날형 빗살무늬패턴으로 형성되어 있다. 도 17은 절연성 기판(1)의 일면에 설치한 실리콘 산화막(2) 상의 채널영역(C)에 대응하는 부분에 양 칼날형 빗살무늬패턴의 실리콘 질화막(24-4)을 설치한 모식도이다.
다음으로, 도 16b에 나타낸 바와 같이, 실리콘 산화막(2) 및 실리콘 질화막(24-4) 상, 즉 절연성 기판(1)의 일면측 전역에 비정질 실리콘박막(3-4)을 형성한다.
다음으로, 도 16c에 나타낸 바와 같이, 상기 비정질 실리콘박막(3)을 상기 실시예 2와 동일한 레이저광 조사에 의한 방법으로 다결정 실리콘박막(4-4)을 형성한다. 이로써, 채널영역(C)은 큰결정입자(40a)가 된다. 또한, 본 실시예 5에 의하면, 상기 실리콘 질화막 부분에 대응하여 소스와 드레인과의 사이에 걸쳐 연속된 갸름한 큰결정입자(40c)가 형성된다.
다음으로, 상기 다결정 반도체박막기판을 이용하여, 도 16c에 나타낸 바와 같이 박막 트랜지스터가 형성된다. 소스영역(S)과 드레인영역(D) 간의 채널영역(C)은 실시예 2에 비해 더 큰 결정입자(40c)가 되기 때문에, 캐리어이동도가 큰 박막 트랜지스터를 제조할 수 있다. 또한, 본 실시예 5에서는, 제 1 박막과 제 2 박막이 접하며, 제 2 박막과 베정질 반도체박막이 접한 구조가 된다.
실시예 6
도 18a∼18l은, 본 발명의 다른 실시예(실시예 6)인 자기정합 LDD형 박막 트랜지스터의 제조방법에 관한 도이며, 이들 도는 박막 트랜지스터의 제조방법에 있어서의 각 공정에 있어서의 단면도이다.
본 실시예 6에서는, 게이트전극을 불순물 주입용 마스크로서 사용하여 자기정합에 의해 소스영역과 드레인영역을 형성하고, 박막 트랜지스터(소자) 크기의 소형화를 꾀한다. 또한, LDD구조로 함으로써 트랜지스터의 열화를 방지한다.
본 실시예 6에서는, 상기 실시예 3∼실시예 5의 박막 트랜지스터에 대하여 적용할 수 있는 것이다. 예를들면, 실시예 3의 게이트전극에 대응하여 사각형의 제 2 박막을 배치하는 예로 설명하기로 한다.
본 실시예 6의 박막 트랜지스터는, 도 18l에 나타낸 바와 같이, 절연성 기판(1)의 일면에 형성한 제 1 박막(실리콘 산화막)(2) 상에 사각형상으로 제 2 박막(실리콘 질화막)(24)을 설치하고, 상기 제 1 박막(2)과 제 2 박막(24) 사이에는 상기 게이트전극(13)에 대응하는 크기의 차광막(15)이 설치되어 있음과 동시에, 상기 차광막(15)의 일단에서 벗어난 다결정 반도체박막영역(4-5)과 상기 차광막(15)의 상기 일단에 대면하는 타단에서 벗어난 다결정 반도체박막영역(4-5)에는 박막 트랜지스터의 소스영역 또는 드레인영역(10, 11)을 형성하는 불순물 주입에 의한 반도체영역이 설치되며, 상기 반도체영역의 상기 차광막(15)의 일단측 및 타단측은 불순물 농도가 낮은 영역으로 되어 있다(LDD구조). 상기 차광막(15), 제 2 박막(24-5), 게이트전극(13)은 동일한 크기로 되며, 동시에 일치하여 겹쳐지도록 되어 있다. 따라서, 상기 게이트전극(13)을 마스크로 하여 이온주입을 수행할 때, 이온주입에 의해 형성되는 소스영역(10) 및 드레인영역(11)은 상기 게이트전극(13)에 의해 얼라이먼트(자기정합)가 이루어지게 되어, 박막 트랜지스터의 소자크기의 소형화를 꾀할 수 있게 된다.
다음으로, 본 실시예 6에 의한 자기정합 LDD형 박막 트랜지스터의 제조방법에 대하여 설명하기로 한다.
다음으로, 본 실시예 6의 박막 트랜지스터의 제조방법에 대하여, 도 18a∼18l을 이용하여 설명하기로 한다. 우선, 도 18a에 나타낸 바와 같이, 절연성 기판(1)(예를들면, 유리, 용융석영, 사파이어, 플라스틱, 폴리이미드 등)의 표면에 제 1 박막(2)(예를들면, 테트라에틸오르소실리케이트(TEOS)와 O2의 플라스마 화학기상성장법에 의해 성막된 막두께 300nm인 SiO2막, 알루미나, 마이카 등), 상기 제 1박막의 표면에 차광막(15)으로서 금속막(예를들면, Cr, W)을 스퍼터법 등으로 성막한다. 차광막(금속막)(15')의 막두께는 차광이 가능한 두께이면 된다. 상기 금속막(15)의 표면에 제 2 박막(24')(예를들면, 플라스마 화학기상성장법에 의해 성막된 막두께 20nm인 실리콘 질화막, GaA, Ge, 미세결정 실리콘 등)을 성막한다.
다음으로, 드라이에칭법을 이용하여, 도 18b에 나타낸 바와 같이, 상기 금속막(15')과 제 2 박막(24')을 박막 트랜지스터의 게이트전극에 대응하도록 사각형상(15, 24-5)으로 패터닝한다. 또한, 제 2 박막(24-5)은 실시예 2에서 설명한 바와 같이 주위가 테이퍼형상이라도 좋다.
다음으로, 도 18c에 나타낸 바와 같이, 상기 제 2 박막(24-5)의 표면에, 비정질 반도체박막(3-5)(예를들어, 플라스마 화학기상성장법에 의해 막두께 55nm인 Si, SiGe 등)을 성막하여 다층막 구조로 한다. 상기 제 1 박막, 상기 제 2 박막, 상기 비정질 반도체막의 성막법은, 예를들면, 플라스마 화학기상성장법, 저압 화학기상성장법, 스퍼터법, 분자선 성장법을 이용한다. 상기 비정질 반도체막의 막두께는 예를들면 60nm 이하가 바람직하다. 또한, 제 2 박막(24-5)의 열전도도는 제 1 박막(2)의 열전도도보다도 높으며, 동시에 비정질 반도체박막(33) 보다도 낮아야만 한다. 예를들면, 실리콘 산화막의 열전도도는 0.014Wcm-1K-1, 실리콘 질화막의 열전도도는 0.185Wcm-1K-1, 실리콘의 열전도도는 0.273Wcm-1K-1이다.
다음으로, 상기 다층막 구조를 10-4Pa 이하의 진공챔버 내에서 600℃, 1시간 가열처리를 수행하고, 상기 비결정 시릴콘막의 탈수소처리를 수행한다.
다음으로, 도 18c에 나타낸 바와 같이, 비정질막(3-5)을 섬모양으로 가공하고, 그 위에 레지스트(26)를 도포하여 베이킹한다.
다음으로, 도 18d에 나타낸 바와 같이, 이면으로부터 광(27)을 조사하여 노광한다. 이 때, 파장이 435nm의 광으로 노광하면 좋다. 이 때, 차광막(15)이 마스크가 되어 레지스터(26)가 감광된다. 레지스트를 현상하면 도 18e에 나타낸 바와 같이 차광막(15)에 대응하는 부분의 레지스트(26)가 잔류한다. 따라서, 상기 잔류한 레지스터(26)를 마스크로 하여 도 18f에 나타낸 바와 같이 이온주입(7)을 수행하고, 도18g에 나타낸 소스영역(10), 드레인영역(11)을 형성한다. 예를들면, 이온주입(7)은 N형 TFT라면 P+를 1015cm-2오더의 도즈량으로 주입하고, P형 TFT에서는 BF2 +를 1015㎝-2오더의 도즈량으로 주입한다. 여기서, 소스와 게이트경계(10a)와 드레인과 게이트경계(11a)는, 비정질 반도체박막(3-5a)의 두께가 제 2 박막(24-5)과 제 1 박막(2)과의 사이의 단차부분 상에서는 커지기 때문에, 저농도의 이온이 주입되어 LDD구조가 형성되어지게 된다. 또한, 이온주입영역은 레지스트(26)를 마스크로 하여 자기정합적으로 주입되어지게 된다. 이로써, 트랜지스터소자를 보다 작게 형성할 수 있다. 그 후, 레지스트(26)를 제거한다.
다음으로, 도 18h에 나타낸 바와 같이, 비정질 반도체박막(3-5)을 다결정 반도체막으로 변환, 및 불순물 주입영역을 활성화하기 위하여, 엑시머 레이저(KrF, XeCl 등) 등의 레이저광(5)으로 주사조사한다. 또한, 엑시머 레이저를 주사하는 대신에 사익 절연성 기판(다층막 구조)을 지지하는 시료스테이지를 설치하여 시료스테이지를 이동하여도 좋다. 엑시머 레이저의 에너지밀도(E)는 Ec와 Ec'간의 값을 이용한다. 여기서, Ec와 Ec'는, 도 7에서 정의한 값이다. Ec와 Ec'는, 상기 비정질 반도체박막(3)의 제법과 막두께에 의존하기 때문에 이들이 정해지면 Ec, Ec'도 정해진다. 또한, 엑시머 레이저빔의 형상은, 점상이나 선상이라도 좋다. 또한, 엑시머 레이저조사를 2회 이상 반복하여 수행하여도 좋다. 또한, 상기 시료스테이지의 표면 또는 이면에 저항가열히터를 설치하여 기판을 100℃에서 600℃로 가열하여 엑시머 레이저조사를 수행하여도 좋다. 여기서는, 엑시머 레이저는 XeCl(파장 308nm)을 이용하고, 조사에너지밀도는 400mJ/㎠, 60회 레이저조사를 수행하였다. 상기 엑시머 레이저조사가 끝나면 비정질 반도체영역(3)은 다결정 반도체영역(4-5)으로 변환되어 있다. 또한, 불순물 주입영역(10, 10a, 11a, 11)은 활성화되어 있다. 여기서, 다결정 영역은 단결정 영역인 것을 포함한다.
다음으로, 도 18i에 나타낸 바와 같이, 게이트절연막으로서 테트라에틸오르소실리케이트(TEOS)와 O2의 플라스마 화학기상성장에 의한 막두께 100nm인 SiO2막(12)을 성막한다. 그 위에 레지스트(26b)를 도포하여 베이킹한다. 파장 435nm의 광(27)으로 이면노광하고, 도 18j에 나타낸 바와 같이 감광영역의 레지스트를 제거한다.
다음으로, 절연성 기판(1)의 일면측에 게이트전극(13)을 형성하기 위한 층을 설치함과 동시에, 남은 레지스트를 제거하면 리프트오프로 층이 일부 잔류하여 게이트전극(13)이 형성된다(도 18k). 상기 게이트전극(13)을 형성하는 층은, 예를들면 고농도 인이 도프된 폴리실리콘, W, TiW, WSi2, MoSi2로 형성한다.
마지막으로, 도 15l에 나타낸 바와 같이, 층간절연막(25)을 성막하고, 콘택트홀을 형성하고, 소스전극(8), 드레이전극(9)을 형성한다. 소스전극, 드레인전극의 재료는 예를들면 Al, W, Al/TiN을 이용한다. 또한, 본 실시예 6에서는, 제 1 박막과 제 2 박막이 접하며, 제 2 박막과 비정질 반도체박막이 접한 구조로 된다.
본 실시예 6의 박막 트랜지스터에 있어서는, 채널부의 결정입자지름이 0.2㎛ 이상인 큰입자지름이며, 소스 드레인부의 결정입자지름은, 0.1㎛ 이하의 작은입자지름으로 되어 있다. 따라서, 이동도가 200㎠/V·s 이상의 고성능이면서 디바이스성능의 불균일이 작은 고신뢰성을 가지는 자기정합형 박막 트랜지스터를 실현할 수 있다. 또한, 금속막(15)은 차광마스크로 되어 백라이트에 의한 광 열화를 막을 수 있다.
또한, 상기 불순물의 주입시, 차광막 및 상기 차광막상에 일치하여 겹쳐지는 제 2 박막상의 비정질 반도체박막은 상기 제 2 박막의 측면측에서는 경사가 져서 연장배치되기 때문에, 그 두께가 다른 부분 보다도 두꺼우며, 상기 두꺼운 부분의 바로 아래의 비정질 반도체박막 부분에서는 불순물의 주입량은 적어진다. 그 결과, 소스영역 또는 드레인영역이 되는 반도체영역의 게이트절연막에 가까운 부분은 불순물 농도가 낮은 영역으로 된다. 따라서, 게이트·드레인단에 생기는 고전계가 완화되어 핫 캐리어의 생성이 제어되고 트랜지스터의 열화를 방지할 수 있다.
실시예 7
도 19a∼19c는, 본 발명의 다른 실시예(실시예 7)인 CMOS의 예를 나타내는 단면도이다.
P형 트랜지스터와 N형 트랜지스터를 조합시킨 형태의 CMOS회로는 각 집적회로의 주변회로로서 사용된다. 도 19a는 실시예 1의 구성인 트랜지스터로 CMOS를 구성한 것이며, 도 19b는 실시예 2의 구성인 트랜지스터로 CMOS를 구성한 것이며, 도 19c는 실시예 6의 구성인 트랜지스터로 CMOS를 구성한 것이다.
상기 모든 CMOS에 있어서도 P형 트랜지스터와 N형 트랜지스터의 드레인전극(9)끼리는 배선(9a)에 의해 접속되어 있다.
본 실시예에 의하면, 고성능으로 소형인 CMOS를 제공할 수 있다.
실시예 8
도 20a∼20c는, 본 발명의 다른 실시예(실시예 8)인 화소 TFT의 예를 나타내는 단면도이다.
도 20a는 실시예 1의 구성인 트랜지스터로 화소 TFT를 구성한 것이며, 도 20b는 실시예 2의 구성인 트랜지스터로 화소 TFT를 구성한 것이며, 도 20c는 실시예 6의 구성인 트랜지스터로 화소 TFT를 구성한 것이다. 화소 TFT에서는 게이트배선(9b)과 신호배선이 매트릭스를 형성하고, 그 교점에 TFT가 배치되기 때문에 상기 게이트배선(9b)이나 신호배선은 투명전극(예를들면, ITO막)으로 되어 있다.
본 실시예에 의하면, 화소 TFT의 특성이 일치하는 고속성을 달성할 수 있다.
실시예 9
도 21은 본 발명의 다른 실시예(실시예 9)인 액정패널을 나타내는 단면도이다.
액정패널은, 유리기판(50)과 그 일면(상면)에 정렬배치형성한 박막 트랜지스터(TFT)(51)를 가지고 있다. 상기 유리기판(50)의 타면(하면)에는 편광판(63)이 부착되어 있다. 유리기판(50) 상의 각 TFT(51) 상에는 배향막(62)이 겹쳐져 있다.
또한, 상기 유리기판(50)의 상방에는 상기 유리기판(50) 보다는 외형규격이 약간 작은 유리기판(57)이 평행하게 배치되어 있다. 상기 유리기판(57)은 그 하면에 RGB 유리필터(60), 투명전극(59), 배향막(62)이 부착되어 있음과 동시에, 상면에는 편광판(61)이 설치되어 있다.
상기 유리기판(50)과 유리기판(57)은, 유리기판(50)의 상면측 배향막(62)과, 유리기판(57)의 하면측 배향막(62) 사이에 개재된 복수의 스페이서(54)를 매개로 하여 겹쳐지도록 설치되어 있다. 또한, 유리기판(50)과 유리기판(57)은 2개의 배향막(62), 스페이서(54), 투명전극(59) 및 블랙 매트릭스(58)의 주위를 둘러싸는 실재(56)로 접착고정되어 있다. 또한, 편향판(63)의 하측에는 백라이트(55)가 배치되어 있다.
본 실시예의 각 구성의 반도체장치에서 상기 유리기판(50)과 상기 유리기판(50)의 일면에 형성된 TFT(51)를 구성할 수 있다.
본 실시예에 의하면, 각 TFT의 동작속도는 빠르면서 또한 그 특성도 거의 동일하므로 선명한 화상표시를 달성할 수 있다.
실시예 10
도 22는 본 발명의 다른 실시예(실시예 10)인 TFT 패널(액티브 매트릭스 액정표시패널)의 구성을 나타낸 블럭도이다.
본 실시예 7의 TFT CMOS를 이용함으로써, 도 22에 나타낸 바와 같은 TFT 구동 LCD회로를 구성할 수 있다. 즉, 액정패널(65)의 각 화소 TFT(66)의 제어는, 콘트롤회로(74)에 의해 제어되는 X드라이버회로(75) 및 Y드라이버회로(76)에 의해 이루어진다. 콘트롤회로(74)는 메인회로(73)에 의해 제어된다. 메인회로(73)는 전원(72)으로부터 전원이 공급된다. 또한, 액정패널(65)의 백라이트(70)는 전원(72)에 접속되는 인버터회로(71)에 의해 급전되는 구성으로 되어 있다.
본 발명에 의하면, 액정패널(65)에 콘트롤회로(74), X드라이버회로(75), Y드라이버회로(76)를 동일한 유리기판상에 형성할 수 있게 되기 때문에, 액정패널의 저비용화와 신뢰성의 향상을 실현할 수 있다.
실시예 11
도 23은 본 발명의 다른 실시예(실시예 11)인 시스템 온 패널을 나타내는 레이아웃도이다.
실시예 9 및 실시예 10을 개량하여 도 23에 나타낸 시스템 온 패널을 구성할 수 있다.
상기 시스템 온 패널은, 장방형의 표시부(80)의 주위에 TFT 구동회로(81, 82, 83), 광센서 제어유니트(84), TFT 통신회로(85), TFT DRAM(86), TFT SRAM(87), TFT 프로세서(88), TFT 구동회로(89)를 배치한 구성으로 되어 있다. 이들 각 부는 1장의 유리기판에 내장되며, 트랜지스터는 상기 각 본 실시예의 것으로 구성되어 있다. 따라서, 고속성능이며 소형인 시스템 온 패널이 된다.
이상 본 발명자들에 의해 이루어진 발명을 실시예를 바탕으로 구체적으로 설명하였는데, 본 발명은 상기 실시예에 한정되는 것이 아니라, 그 요지를 벗어나지 않는 범위내에서 다양하게 변경할 수 있는 것은 물론이다.
본 발명에 의하면, 고성능이면서 고신뢰성을 가지는 박막 트랜지스터를 가지는 반도체장치 및 그 반도체장치를 내장한 전자장치를 제공할 수 있다.
또한, 본 발명에 의하면, 반도체장치(예를들면, 박막 트랜지스터)의 제조수율의 향상을 꾀하고, 제조비용의 절감을 도모함과 동시에, 박막 트랜지스터를 내장한 고성능 전자장치를 저렴하게 제공할 수 있다.

Claims (21)

  1. 절연성 기판과,
    상기 절연성 기판상에 형성된 비(非)단결정의 제 1 박막과,
    상기 제 1 박막상에 형성된 비단결정의 제 2 박막과,
    상기 제 2 박막상에 형성된 비단결정 반도체박막을 가지고,
    상기 제 2 박막의 열전도도는 상기 제 1 박막의 열전도도 보다도 크고 상기 비단결정 반도체박막의 열전도도 보다도 작은 것을 특징으로 하는 반도체박막기판.
  2. 청구항 1에 있어서,
    상기 비단결정 반도체박막은 비정질 반도체박막인 것을 특징으로 하는 반도체박막기판.
  3. 청구항 1에 있어서,
    상기 제 1 박막은 실리콘 산화막이며, 상기 제 2 박막은 실리콘 질화막이며, 상기 비단결정 반도체박막은 실리콘막 또는 실리콘 게르마늄막인 것을 특징으로 하는 반도체박막기판.
  4. 청구항 1에 있어서,
    상기 제 1 박막은 실리콘 산화막이며, 상기 제 2 박막은 실리콘 게르마늄막이며, 상기 비단결정 반도체박막은 실리콘막인 것을 특징으로 하는 반도체박막기판.
  5. 청구항 1에 있어서,
    상기 제 1 박막상에 접하여 상기 제 2 박막이 형성되고, 상기 제 2 박막상에 접하여 바단결정 반도체박막이 형성되어 있는 것을 특징으로 하는 반도체박막기판.
  6. 절연성 기판과,
    상기 절연성 기판상에 형성된 비(非)단결정의 제 1 박막과,
    상기 제 1 박막의 표면의 적어도 일부상에 형성된 비단결정의 제 2 박막과,
    상기 제 2 박막의 표면상 또는 상기 제 2 박막 및 상기 제 1 박막의 표면상에 형성된 다결정 반도체박막과,
    상기 다결정 반도체박막의 일부를 채널로 하는 전계효과 트랜지스터를 가지며,
    상기 제 2 박막의 열전도도는 상기 제 1 박막의 열전도도 보다도 크고 상기 다결정 반도체박막의 열전도도 보다도 작은 것을 특징으로 하는 반도체장치.
  7. 청구항 6에 있어서,
    상기 제 2 박막은 상기 채널에 대응하는 상기 제 1 박막의 영역의 적어도 일부상에 소정의 패턴으로 배치되어 있는 것을 특징으로 하는 반도체장치.
  8. 청구항 7에 있어서,
    상기 제 1 박막과 제 2 박막 사이에는 상기 제 2 박막의 소정패턴과 실질적으로 동일한 패턴으로 배치된 차광막이 설치되어 있음과 동시에, 상기 다결정 반도체박막에는 상기 전계효과 트랜지스터의 소스영역 및 드레인영역이 상기 차광막에 자기정합하여 설치되어 있는 것을 특징으로 하는 반도체장치.
  9. 청구항 8에 있어서,
    상기 소스영역 및 상기 드레인영역의 상기 차광막측에 가까운 경우는, 먼 경우보다 불순물 농도가 낮은 것을 특징으로 하는 반도체장치.
  10. 청구항 9에 있어서,
    상기 제 2 박막의 상기 전계효과 트랜지스터의 소스영역측 및 드레인영역측의 단부는 각각 소스영역 및 드레인영역을 향하여 얇게 되어 있는 것을 특징으로 하는 반도체장치.
  11. 청구항 7에 있어서,
    상기 제 2 박막은 양 칼날형 빗살무늬패턴으로 형성되고, 동시에 각 빗살의 연장배치방향은 상기 채널의 길이방향인 것을 특징으로 하는 반도체장치.
  12. 청구항 6에 있어서,
    상기 채널을 구성하는 다결정 반도체박막에 있어서의 결정입자의 측정지름은, 0.2㎛ 이상이며, 상기 결정입자의 측정지름은, 상기 측정대상이 되는 영역을 상기 채널을 구성하는 다결정 반도체박막의 상기 전계효과 트랜지스터의 게이트 전극측 표면영역 내에 있어서의 상기 표면영역의 중심에서부터 상하좌우로 0.5㎛ 의 거리를 가지는 면적 1㎛2의 영역으로 하고, 상기 측정대상이 되는 결정입자를 상기 측정대상영역의 표면에 있어서 전체가 포함되는 결정입자로 하고, 상기 측정대상영역의 표면에 있어서의 상기 측정대상결정입자의 형상을 원으로 가정하여, 상기 측정대상결정입자의 상기 측정대상영역의 표면에 있어서의 총 면적을 상기 측정대상결정입자의 수로 나눈 상기 측정대상결정입자의 평균면적 S를 2로 이루어지는 식에 대입함으로써 결정되는 것을 특징으로 하는 반도체장치.
  13. 절연성 기판과,
    상기 절연성 기판상에 형성된 비(非)단결정의 제 1 박막과,
    상기 제 1 박막의 표면의 적어도 일부상에 형성된 비단결정의 제 2 박막과,
    상기 제 2 박막의 표면상 또는 상기 제 2 박막 및 상기 제 1 박막의 표면상에 형성된 다결정 반도체박막과,
    상기 다결정 반도체박막에 능동영역이 형성된 반도체소자를 가지며,
    상기 제 2 박막의 열전도도는 상기 제 1 박막의 열전도도 보다도 크고 상기다결정 반도체박막의 열전도도 보다도 작은 것을 특징으로 하는 반도체장치.
  14. 청구항 13에 있어서,
    상기 제 1 박막은 실리콘 산화막이며, 상기 제 2 박막은 실리콘 질화막이며, 상기 비단결정 반도체박막은 실리콘막 또는 실리콘 게르마늄막인 것을 특징으로 하는 반도체장치.
  15. 청구항 13에 있어서,
    상기 제 1 박막은 실리콘 산화막이며, 상기 제 2 박막은 실리콘 게르마늄막이며, 상기 다결정 반도체박막은 실리콘막인 것을 특징으로 하는 반도체장치.
  16. 절연성 기판과,
    상기 절연성 기판상에 형성된 실리콘 산화막으로 이루어지는 제 1 박막과,
    상기 제 1 박막의 표면의 일부상에 형성된 실리콘 질화막으로 이루어지는 제 2 박막과,
    상기 제 2 박막 및 상기 제 1 박막의 표면상에 형성된 실리콘막 또는 실리콘 게르마늄막으로 이루어지는 다결정 반도체박막과,
    상기 다결정 반도체박막에 소스, 드레인 및 채널이 형성된 전계효과 트랜지스터를 가지며,
    상기 제 2 박막은 상기 소스, 드레인 및 채널 중 채널 하에서만 형성되어 있는 것을 특징으로 하는 반도체장치.
  17. 청구항 16에 있어서,
    상기 제 1 박막상에 접하여 상기 제 2 박막이 형성되고, 상기 제 2 박막상에 접하여 상기 다결정 반도체박막이 형성되어 있는 것을 특징으로 하는 반도체장치.
  18. 절연성 기판의 일면에 비단결정의 제 1 박막을 형성하고, 상기 제 1 박막의 상부에 비단결정 반도제박막을 형성하는 공정과, 상기 비단결정 반도체박막에 레이저광을 조사하여 결정화를 수행하고 다결정 반도체박막을 형성하는 공정과, 상기 다결정 반도체박막에 반도체소자의 능동영역을 형성하는 공정을 가지는 반도체장치의 제조방법에 있어서,
    상기 비단결정 반도체박막에 조사하는 레이저 에너지밀도와 상기 다결정 반도체박막의 결정입자지름과의 상관이,
    결정핵을 바탕으로 결정이 소정의 크기로 성장하는 1차성장과, 상기 1차성장이 최대가 되는 제 1 임계에너지 밀도(Ec)와, 상기 1차성장에 의해 형성된 결정입자가 상기 임계에너지밀도(Ec)를 넘는 레이저 에너지밀도 영역에서 상호 일체화되어 보다 대형의 결정입자로 성장하는 2차성장과, 상기 2차성장이 최대가 되는 제 2 임계 에너지밀도(Ec')를 가지도록 상기 비단결정 반도체박막의 재료 및 막두께를 결정하고,
    상기 임계 에너지밀도(Ec)보다 크고 상기 제 2 임계 에너지밀도(Ec') 이하의레이저 에너지밀도의 레이저광을 상기 비단결정 반도체박막에 조사하여 상기 다결정 반도체박막을 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  19. 절연성 기판의 일면에 비단결정의 제 1 박막, 비단결정의 제 2 박막 및 비단결정 반도체박막을 순서대로 적층형성하는 공정과, 상기 비단결정 반도체박막에 레이저광을 조사하여 결정화를 수행하여 다결정 반도체박막을 형성하는 공정과, 상기 다결정 반도체박막에 반도체소자의 능동영역을 형성하는 공정을 가지는 반도체장치의 제조방법에 있어서,
    상기 제 1 박막, 제 2 박막 및 비단결정 반도체박막 간의 열전도도의 관계는, 비단결정 반도체박막＞제 2 박막＞제 1 박막이 되도록 함과 동시에,
    상기 비단결정 반도체박막에 조사하는 레이저 에너지밀도와 상기 다결정 반도체박막의 결정입자지름과의 상관이,
    결정핵을 바탕으로 결정이 소정의 크기로 성장하는 1차성장과, 상기 1차성장이 최대가 되는 제 1 임계에너지 밀도(Ec)와, 상기 1차성장에 의해 형성된 결정입자가 상기 임계에너지밀도(Ec)를 넘는 레이저 에너지밀도 영역에서 상호 일체화되어 보다 대형의 결정입자로 성장하는 2차성장과, 상기 2차성장이 최대가 되는 제 2 임계 에너지밀도(Ec')를 가지도록 상기 비단결정 반도체박막의 재료와 막두께를 결정하고,
    상기 임계 에너지밀도(Ec)보다 크고 상기 제 2 임계 에너지밀도(Ec') 이하의 레이저 에너지밀도의 레이저광을 상기 비단결정 반도체박막에 조사하여 상기 다결정 반도체박막을 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  20. 다결정 반도체박막에 복수의 트랜지스터가 형성되어 이루어지는 반도체장치를 내장한 전자장치에 있어서,
    상기 반도체장치는 청구항 13에 기재된 구성으로 되어 있는 것을 특징으로 하는 전자장치.
  21. 청구항 20에 있어서,
    상기 전자장치는 액정표시장치이며, 상기 반도체장치는 액정패널의 각 화소를 동작시키는 트랜지스터나 주변드라이버 회로를 구성하는 트랜지스터를 가지며, 액정표시장치의 액정표시패널에 겹쳐져 부착되어 있는 것을 특징으로 하는 전자장치.
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