JP4084039B2 - 薄膜半導体装置及びその製造方法 - Google Patents
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- 239000010409 thin film Substances 0.000 title claims description 76
- 239000004065 semiconductor Substances 0.000 title claims description 72
- 238000004519 manufacturing process Methods 0.000 title claims description 21
- 239000013078 crystal Substances 0.000 claims description 43
- 239000010408 film Substances 0.000 claims description 25
- 238000000034 method Methods 0.000 claims description 23
- 239000012535 impurity Substances 0.000 claims description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 12
- 229920005591 polysilicon Polymers 0.000 claims description 12
- 238000009826 distribution Methods 0.000 claims description 9
- 150000002500 ions Chemical class 0.000 claims description 9
- 239000011810 insulating material Substances 0.000 claims description 5
- 230000007423 decrease Effects 0.000 claims description 4
- 239000002585 base Substances 0.000 description 9
- 238000000137 annealing Methods 0.000 description 7
- 239000000463 material Substances 0.000 description 6
- 238000007796 conventional method Methods 0.000 description 5
- 238000002425 crystallisation Methods 0.000 description 5
- 230000008025 crystallization Effects 0.000 description 5
- 239000011521 glass Substances 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 230000004913 activation Effects 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical group CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 239000003513 alkali Substances 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 229910016006 MoSi Inorganic materials 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- -1 phosphorus ions Chemical class 0.000 description 1
- 239000004033 plastic Substances 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02656—Special treatments
- H01L21/02664—Aftertreatments
- H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
- H01L21/02675—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02524—Group 14 semiconducting materials
- H01L21/02532—Silicon, silicon germanium, germanium
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/268—Bombardment with radiation with high-energy radiation using electromagnetic radiation, e.g. laser radiation
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/7866—Non-monocrystalline silicon transistors
- H01L29/78672—Polycrystalline or microcrystalline silicon transistor
- H01L29/78675—Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate
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- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Optics & Photonics (AREA)
- High Energy & Nuclear Physics (AREA)
- Electromagnetism (AREA)
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- Toxicology (AREA)
- Thin Film Transistor (AREA)
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Description
【０００１】
【発明の属する技術分野】
本発明は、薄膜半導体層を有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
薄膜半導体装置ないしは薄膜トランジスタ（ＴＦＴ）は、周知のとおり、アルカリガラス、非アルカリガラス、石英ガラス等の絶縁体からなる基層（基板）上に、シリコン等の半導体物質の薄膜層が形成され、その半導体薄膜層内に、ソース領域及びドレイン領域及びその中間に介在するチャネル領域が形成され、１単位のチャネル領域毎に、絶縁膜を介してゲート電極が設けられる基本構成からなっている。
【０００３】
上記のような薄膜半導体装置の製造工程としては、従来は、図４に示すように、絶縁体物質（例えばガラス）の基層（２０１）上に非単結晶半導体（例えばシリコン）を薄膜状に堆積（２０２）し（図４（ａ））、その薄膜にエネルギー線（２０３）（例えばエキシマレーザ）を照射して薄膜内の半導体を結晶化（２０４）し（図４（ｂ））、結晶化された半導体薄膜（２０４）を島状に加工（２０５）した後、その上に酸化シリコン（ＳｉＯ２）等の物質からなるゲート絶縁膜（２０６）を形成し（図４（ｃ））、しかる後に、ゲート絶縁膜上にゲート電極（２０７）を配置し、ゲート電極をマスクとして、リン等の不純物イオン（２０８）を結晶化した半導体薄膜層内に注入して（図４（ｄ））、活性化されたソース領域（２０９）及びドレイン領域（２１０）ならびにその中間に位置するチャネル領域（２１１）を形成し、ソース領域及びドレイン領域上にコンタクトホールを形成してホール内にソース電極及びドレイン電極を配置する（図４（ｅ））、という順序で行われるのが通常である。
【０００４】
しかし、上記の従来方法における大きな難点の一つは、結晶化された半導体の結晶粒径にばらつきが生じ、その結果、各単位チャネル領域毎に、それを横切る粒界の数が様々に相違してくることである。
【０００５】
チャネル毎の粒界数のばらつきは、移動度や動作閾電圧等、ＴＦＴ特性のばらつきを招き易い。この場合、ＴＦＴのチャネル長をＬｇ、結晶粒径をφとすると、φ／Ｌｇ＜＜１の場合には、ポリシリコンの結晶性が多少ばらついてもＴＦＴ素子特性のばらつきはそれ程顕著ではない可能性がある。しかし、φ／Ｌｇ＞１／５程度になってくると、φ／Ｌｇの増加に伴い、ＴＦＴの性能（移動度）は向上するがＴＦＴアレイ間での性能のばらつきが顕著になってくる。
【０００６】
たとえば、チャネルサイズ５ミクロン×５ミクロン程度の薄膜トランジスタ（標準サイズ）を作製する際に、粒径１μｍから数十μｍの結晶粒からなるポリシリコン薄膜を用いた場合、チャネルポリシリコン領域でソース／ドレイン方向を横切る結晶粒界の数は、０〜５の間でばらつき、これによるＴＦＴ特性のばらつきは大きなものとならざるをえない。
【０００７】
また、前記の従来法のように、レーザ照射によるアニール法で結晶化した半導体薄膜においては、結晶粒界の三重点の個所に山形状の突起が生じざるをえない。突起の高さは、たとえばポリシリコンの膜厚が５０ｎｍの場合には３０〜８０ｎｍにも達し、この突起の存在により、ゲート絶縁膜と半導体薄膜との界面が平滑とならず、ＴＦＴ動作時には、キャリアの界面散乱による移動度の低下や、ドレイン端での電界集中による性能劣化を招くことになる。
【０００８】
このような不都合を低減するためには、ゲート絶縁膜の膜厚を、例えば１００ｎｍ程度にまで厚くしなければならないが、それによって、オン電流が小さくなるという難点が生じる。また、ソース／ドレイン領域への不純物注入による活性化率が、イオン注入前のポリシリコンの結晶性に依存して様々となり、それにより電極抵抗がばらついてしまう。これは、不純物活性化の温度制限により、不純物原子がシリコンの結晶粒界に偏析するためである。
【０００９】
前記従来法の工程順序を基礎として、結晶粒径の大径化や粒径のばらつき防止を図ることは、様々に試みられている。例えば、本出願人は、特願２００１−２１８３７０号において、照射エネルギー線の強度が、所定の照射面積内において、最大値から最小値に至るまで連続的に低減する強度分布態様で照射を行い、それによって、平均化された大粒径の結晶粒が規則的に配列された薄膜半導体装置及びその基板を得る方法を提案した。
【００１０】
しかし、本発明者等は、前記のような従来の工程順序、特にレーザ照射とゲート電極配置の順序にとらわれることなく、それによって、大粒径の結晶粒がチャネル毎に整然と配置される、薄膜半導体装置及びその製造方法を開発することに着目した。
【００１１】
【発明が解決しようとする課題】
すなわち、本発明の課題は、従来とは異なる工程順序（特にレーザ照射による結晶化工程の順序の変更）を用い、それにより、大粒径の結晶粒がチャネル毎に整然と配列され、しかも、ゲート絶縁膜と結晶化された半導体薄膜層との界面が平滑な薄膜半導体装置、ならびにそのような装置を効率的に得ることのできる製造方法を提供することである。
【００１２】
【課題を解決するための手段】
本発明の薄膜半導体装置製造方法においては、従来は工程の後半段階で行われていたゲート電極の形成配置が、工程の早い段階で行われる。
【００１３】
すなわち、本発明の薄膜半導体製造方法は、絶縁材料からなる基層上に複数の島状非単結晶半導体薄膜層を形成する工程と、上記島状非単結晶半導体薄膜層を覆う絶縁膜層を形成する工程と、上記島状非単結晶半導体薄膜層に対応する上方個所において上記絶縁膜層上にゲート電極を形成する工程と、上記ゲート電極をマスクとして不純物をイオン注入することによりソース領域及びドレイン領域を形成する工程と、ソース／ドレイン領域上にソース電極及びドレイン電極を形成する工程と、上記ゲート電極ならびに上記ソース領域及びドレイン領域の上方から、レーザ線の強度分布が一方から他方に向って次第に低減（又は増加）する傾斜分布のレーザ照射を行うことにより、上記ソース／ドレイン領域の半導体をアニールすると共に、上記ソース／ドレイン領域の中間に位置するチャネル領域を結晶化させる工程と、を有する薄膜半導体装置製造方法である。
【００１４】
また、本発明の薄膜半導体装置は、絶縁材料からなる基層上に形成された半導体薄膜層内にソース電極領域、ドレイン電極領域及びその中間のチャネル領域が形成され、チャネル領域の上方にゲート電極が配置されている薄膜半導体装置であって、上記チャネル領域は、上記ゲート電極をマスクとする上方からのレーザ照射により結晶化されたものであることを特徴とする、薄膜半導体装置である。
【００１５】
【発明の実施の形態】
本発明の薄膜半導体装置製造方法において、絶縁材料からなる基層上に非単結晶半導体薄膜層を形成し、上記非単結晶半導体薄膜層を島状に加工するまでの工程は、常法に従って行われる。すなわち、ケイ酸ガラス、石英ガラス、サファイア、プラスティック，ポリイミド等の薄板からなる基層（１０１）上に、シリコン(Si)、ゲルマニウム(Ge)、SiGe等の半導体物質を、化学気相成長法やスパッタ法などを用いて堆積（１０２）させる（図１(a)）。その際、薄膜の厚さは60nm以下にすることが望ましい。なお、非単結晶半導体薄膜層としては、非晶質半導体を堆積させたものでもよく、或いは、すでに微小粒径の結晶が形成されている半導体の層でもよい。
【００１６】
次いで、上記の半導体薄膜層に、エッチング等の方法によって多数の島状部（１０５）を形成する。島状部の大きさは通常３０×１０μｍ程度である。
【００１７】
次に、上記の島状非単結晶半導体薄膜層の上に、島状部を覆うように、絶縁膜（１０６）が堆積形成される（図１（ｂ））。図１（ｂ）は、１個の島状部とその周辺域の断面図である。絶縁膜形成物質としては、通常、酸化シリコン（ＳｉＯ２）が用いられ、例えば、テトラエチルオルソシリケート（ＴＥＯＳ）とＯ２のプラズマ化学気相成長法によるＳｉＯ２膜が形成される。
【００１８】
本発明方法においては、上記の絶縁膜が形成された後、絶縁膜に覆われた島状非単結晶半導体薄膜層が未だアニールされない状態において、絶縁膜の上方にゲート電極（１０７）が配置形成される（図１（ｃ））。ゲート電極用物質としては、例えば、アルミニウム、リンが高濃度でドーピングされたポリシリコン（ｐ−Ｓｉ）、タングステン（Ｗ）、ＴｉＷ、ＷＳｉ２、ＭｏＳｉ２などが用いられる。ゲート電極は、島状非単結晶半導体薄膜層の断面のほぼ中央に対応する上方位置に配置され、それによって、非単結晶半導体薄膜層には、上方のゲート電極によってマスクされる中央部分と、マスクされない両側の部分とが生じることになる。
【００１９】
本発明方法において用いられるゲート電極は、なるべくレーザ線を反射せずに吸収透過しうるものとすることが望ましい。それによって、その下方の非単結晶半導体薄膜層（チャネル領域）に適度のレーザ線が到達して、大粒径の結晶化に適したアニール条件とすることができるからである。そのための手段として図２（ａ）のように、ゲート電極（１０７）の表面に凹凸（１０７Ａ）を形成したり（図２（ａ））、或いは図２（ｂ）のように、表面部分に、反射防止用の多層膜（１０７Ｂ）（例えば強誘電体物質の多層膜）を形成したりすることが望ましい。
【００２０】
さらに、本発明方法においては、ゲート電極として、ポリシリコン膜、例えば、リンなどの不純物をドープしたポリシリコン薄膜を用いることができる。従来方法においてポリシリコンでゲート電極を形成するためには、炉内で９００℃のアニーリングを行わなければならないため、絶縁基層としてガラスを用いることができないが、本発明方法ではそのような高温を用いる必要がないので、ガラス板を基層として用いる薄膜半導体装置の製造に際しても、高価なタングステン等を用いることなく、ポリシリコンをゲート電極として用いることができる。
【００２１】
上記のように一部がマスクされた島状非単結晶半導体薄膜の上方から、エネルギー線、例えばエキシマレーザ線（１０３）が照射される（図１（ｄ））。それによって、非単結晶半導体薄膜層はアニーリングによる結晶化作用を受けることになるが、その際、上方のゲート電極によってマスクされる中央部分（チャネル領域）には、ゲート電極によって照射線がさえぎられることにより、マスクされない両側部分（ソース／ドレイン領域）よりも投射量（受光量）が少なくなる。その結果、マスクされない両側部分は強いアニーリング作用を受けて微結晶粒層となるが、マスクされない中央部分は、それよりもアニーリング作用が弱いため、その部分に結晶種が生じて大きく成長し、大粒径の結晶が生成することになる。
【００２２】
なお、上記の製造方法において、島状半導体薄膜層に不純物イオン（１０８）を注入する工程は、レーザ照射を行う前に行ってもよく、或いは、レーザ照射を行った後にイオン注入を行ってもよい。（図１（ｃ））は、レーザ照射を行う前にイオン注入を行う態様を示す。
【００２３】
不純物イオンの注入は、例えば、N型TFTであればリンイオン（Ｐ＋）を１０１５／cm ２程度のオーダで注入し、P型TFTであればBF２ ＋を１０１５／cm ２程度のオーダで注入する。それによって、島状非単結晶半導体薄膜層のうち、ゲート電極によってマスクされない両側部分は、イオンによって活性化されてソース領域(１０９)及びドレイン領域(１１０)となり、マスクされた中央部分はチャネル領域(１１１)となる。
【００２４】
また、レーザ照射は、従来法の照射工程におけるように、ウェーハ全面に対して行ってもよいが、本発明の製造方法においては、レーザ照射工程の際にはすでに半導体薄膜層が島状に加工されているので、レーザ照射は、島状半導体薄膜層又はその近傍を含む領域のみに対してスポット状に行うことができる。
【００２５】
さらに、レーザ線の照射は、放射されるレーザ線の強度分布の態様を変えることによって、チャネル領域内の結晶成長態様を制御することができる。例えば、図3(a)のように、島状半導体薄膜層の領域全体に対して強度分布を均一にしたレーザ照射を行えば、チャネル領域の中央から図示矢印のように双方向に向って大結晶粒が成長するので、チャネル領域の中央に粒界が生じることになるが、本発明においては、図3(b)のように、一方側から他方側に向って照射強度が次第に低減（又は増加）する傾斜分布態様でレーザ照射を行い、それにより、チャネル領域内においては、図示矢印のようにその一端から他端に向う方向で大結晶粒が成長して、チャネル領域内で単一の大結晶粒を形成することもできる。
【００２６】
上記のようにレーザ照射を行った後、ソース領域及びドレイン領域上のゲート絶縁膜層にコンタクトホールを形成してホール内に電極物質を充填して、ソース電極（１１２）及びドレイン電極（１１３）を形成し、薄膜半導体装置とする（図１（ｅ））。
【００２７】
【発明の効果】
（１） 本発明方法によれば、非晶質半導体薄膜層の一部（チャネル領域）がゲート電極によってマスクされた状態で上方からレーザ照射を行うという簡易な手段によって、チャネル領域の加熱温度が大粒径の結晶粒生成に適した温度となると共に両側のソース領域及びドレイン領域になるべき部分の加熱温度が活性化に適した温度となるようにすることが可能である。したがって、チャネル領域の大結晶化とソース／ドレイン領域の活性化とを同時に行うことができ、工程数とコストを著しく低減することができる。
【００２８】
（２）ゲート電極によってマスクされたチャネル領域の加熱温度が、大結晶粒の生成に適した温度となるようにすることが容易にできるので、結晶化されたチャネル領域内の粒界数ならびに各単位チャネル毎の粒界数のばらつきを低減することができ、それによって、移動度や動作閾電圧等の特性のばらつきの少ないＴＦＴを得ることができる。
【００２９】
（３）チャネル領域内の粒界数が少なく、かつチャネル領域が絶縁膜で覆われた状態の下で結晶化が行われるため、粒界個所の突起による結晶薄膜層表面のラフネスが低減してゲート絶縁膜との界面が平滑となり、それにより、ゲート絶縁膜の膜厚の低減や界面領域てのキャリアの散乱を防止して、移動度やオン電流の大きいＴＦＴを得ることができる。
【００３０】
（４）島状に加工された後の非単結晶半導体薄膜層を対象としてスポット的にレーザ照射を行うことができるので、照射エネルギーを節減しうると共に、著しくコストを低減することができる。
【００３１】
（５）ゲート電極用としてタングステン等の高価な物質を用いずに、ゲート電極を、ポリシリコンによって形成配置することもでき、それによって製造コストを顕著に低減することができる。
【図面の簡単な説明】
【図１】本発明の薄膜半導体製造方法の一実施態様を示す模式図。
【図２】本発明方法におけるゲート電極の表面部構成態様を示す模式図。
【図３】本発明方法におけるレーザ照射の照射線強度分布態様の例を示す模式図。
【図４】従来の薄膜半導体製造方法の工程順序を示す模式図。
【符号の説明】
１０１，２０１ 絶縁体物質基層
１０２，２０２ 非単結晶半導体薄膜層
１０３，２０３ レーザ線
１０４，２０４ 結晶化半導体薄膜層
１０５，２０５ 島状半導体薄膜層
１０６，２０６ 絶縁膜層
１０７，２０７ ゲート電極
１０８，２０８ 不純物イオン
１０９，２０９ ソース領域
１１０，２１０ ドレイン領域
１１１，２１１ チャネル領域
１１２，２１２ ソース電極
１１３，２１３ ドレイン電極
【発明の属する技術分野】
本発明は、薄膜半導体層を有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
薄膜半導体装置ないしは薄膜トランジスタ（ＴＦＴ）は、周知のとおり、アルカリガラス、非アルカリガラス、石英ガラス等の絶縁体からなる基層（基板）上に、シリコン等の半導体物質の薄膜層が形成され、その半導体薄膜層内に、ソース領域及びドレイン領域及びその中間に介在するチャネル領域が形成され、１単位のチャネル領域毎に、絶縁膜を介してゲート電極が設けられる基本構成からなっている。
【０００３】
上記のような薄膜半導体装置の製造工程としては、従来は、図４に示すように、絶縁体物質（例えばガラス）の基層（２０１）上に非単結晶半導体（例えばシリコン）を薄膜状に堆積（２０２）し（図４（ａ））、その薄膜にエネルギー線（２０３）（例えばエキシマレーザ）を照射して薄膜内の半導体を結晶化（２０４）し（図４（ｂ））、結晶化された半導体薄膜（２０４）を島状に加工（２０５）した後、その上に酸化シリコン（ＳｉＯ２）等の物質からなるゲート絶縁膜（２０６）を形成し（図４（ｃ））、しかる後に、ゲート絶縁膜上にゲート電極（２０７）を配置し、ゲート電極をマスクとして、リン等の不純物イオン（２０８）を結晶化した半導体薄膜層内に注入して（図４（ｄ））、活性化されたソース領域（２０９）及びドレイン領域（２１０）ならびにその中間に位置するチャネル領域（２１１）を形成し、ソース領域及びドレイン領域上にコンタクトホールを形成してホール内にソース電極及びドレイン電極を配置する（図４（ｅ））、という順序で行われるのが通常である。
【０００４】
しかし、上記の従来方法における大きな難点の一つは、結晶化された半導体の結晶粒径にばらつきが生じ、その結果、各単位チャネル領域毎に、それを横切る粒界の数が様々に相違してくることである。
【０００５】
チャネル毎の粒界数のばらつきは、移動度や動作閾電圧等、ＴＦＴ特性のばらつきを招き易い。この場合、ＴＦＴのチャネル長をＬｇ、結晶粒径をφとすると、φ／Ｌｇ＜＜１の場合には、ポリシリコンの結晶性が多少ばらついてもＴＦＴ素子特性のばらつきはそれ程顕著ではない可能性がある。しかし、φ／Ｌｇ＞１／５程度になってくると、φ／Ｌｇの増加に伴い、ＴＦＴの性能（移動度）は向上するがＴＦＴアレイ間での性能のばらつきが顕著になってくる。
【０００６】
たとえば、チャネルサイズ５ミクロン×５ミクロン程度の薄膜トランジスタ（標準サイズ）を作製する際に、粒径１μｍから数十μｍの結晶粒からなるポリシリコン薄膜を用いた場合、チャネルポリシリコン領域でソース／ドレイン方向を横切る結晶粒界の数は、０〜５の間でばらつき、これによるＴＦＴ特性のばらつきは大きなものとならざるをえない。
【０００７】
また、前記の従来法のように、レーザ照射によるアニール法で結晶化した半導体薄膜においては、結晶粒界の三重点の個所に山形状の突起が生じざるをえない。突起の高さは、たとえばポリシリコンの膜厚が５０ｎｍの場合には３０〜８０ｎｍにも達し、この突起の存在により、ゲート絶縁膜と半導体薄膜との界面が平滑とならず、ＴＦＴ動作時には、キャリアの界面散乱による移動度の低下や、ドレイン端での電界集中による性能劣化を招くことになる。
【０００８】
このような不都合を低減するためには、ゲート絶縁膜の膜厚を、例えば１００ｎｍ程度にまで厚くしなければならないが、それによって、オン電流が小さくなるという難点が生じる。また、ソース／ドレイン領域への不純物注入による活性化率が、イオン注入前のポリシリコンの結晶性に依存して様々となり、それにより電極抵抗がばらついてしまう。これは、不純物活性化の温度制限により、不純物原子がシリコンの結晶粒界に偏析するためである。
【０００９】
前記従来法の工程順序を基礎として、結晶粒径の大径化や粒径のばらつき防止を図ることは、様々に試みられている。例えば、本出願人は、特願２００１−２１８３７０号において、照射エネルギー線の強度が、所定の照射面積内において、最大値から最小値に至るまで連続的に低減する強度分布態様で照射を行い、それによって、平均化された大粒径の結晶粒が規則的に配列された薄膜半導体装置及びその基板を得る方法を提案した。
【００１０】
しかし、本発明者等は、前記のような従来の工程順序、特にレーザ照射とゲート電極配置の順序にとらわれることなく、それによって、大粒径の結晶粒がチャネル毎に整然と配置される、薄膜半導体装置及びその製造方法を開発することに着目した。
【００１１】
【発明が解決しようとする課題】
すなわち、本発明の課題は、従来とは異なる工程順序（特にレーザ照射による結晶化工程の順序の変更）を用い、それにより、大粒径の結晶粒がチャネル毎に整然と配列され、しかも、ゲート絶縁膜と結晶化された半導体薄膜層との界面が平滑な薄膜半導体装置、ならびにそのような装置を効率的に得ることのできる製造方法を提供することである。
【００１２】
【課題を解決するための手段】
本発明の薄膜半導体装置製造方法においては、従来は工程の後半段階で行われていたゲート電極の形成配置が、工程の早い段階で行われる。
【００１３】
すなわち、本発明の薄膜半導体製造方法は、絶縁材料からなる基層上に複数の島状非単結晶半導体薄膜層を形成する工程と、上記島状非単結晶半導体薄膜層を覆う絶縁膜層を形成する工程と、上記島状非単結晶半導体薄膜層に対応する上方個所において上記絶縁膜層上にゲート電極を形成する工程と、上記ゲート電極をマスクとして不純物をイオン注入することによりソース領域及びドレイン領域を形成する工程と、ソース／ドレイン領域上にソース電極及びドレイン電極を形成する工程と、上記ゲート電極ならびに上記ソース領域及びドレイン領域の上方から、レーザ線の強度分布が一方から他方に向って次第に低減（又は増加）する傾斜分布のレーザ照射を行うことにより、上記ソース／ドレイン領域の半導体をアニールすると共に、上記ソース／ドレイン領域の中間に位置するチャネル領域を結晶化させる工程と、を有する薄膜半導体装置製造方法である。
【００１４】
また、本発明の薄膜半導体装置は、絶縁材料からなる基層上に形成された半導体薄膜層内にソース電極領域、ドレイン電極領域及びその中間のチャネル領域が形成され、チャネル領域の上方にゲート電極が配置されている薄膜半導体装置であって、上記チャネル領域は、上記ゲート電極をマスクとする上方からのレーザ照射により結晶化されたものであることを特徴とする、薄膜半導体装置である。
【００１５】
【発明の実施の形態】
本発明の薄膜半導体装置製造方法において、絶縁材料からなる基層上に非単結晶半導体薄膜層を形成し、上記非単結晶半導体薄膜層を島状に加工するまでの工程は、常法に従って行われる。すなわち、ケイ酸ガラス、石英ガラス、サファイア、プラスティック，ポリイミド等の薄板からなる基層（１０１）上に、シリコン(Si)、ゲルマニウム(Ge)、SiGe等の半導体物質を、化学気相成長法やスパッタ法などを用いて堆積（１０２）させる（図１(a)）。その際、薄膜の厚さは60nm以下にすることが望ましい。なお、非単結晶半導体薄膜層としては、非晶質半導体を堆積させたものでもよく、或いは、すでに微小粒径の結晶が形成されている半導体の層でもよい。
【００１６】
次いで、上記の半導体薄膜層に、エッチング等の方法によって多数の島状部（１０５）を形成する。島状部の大きさは通常３０×１０μｍ程度である。
【００１７】
次に、上記の島状非単結晶半導体薄膜層の上に、島状部を覆うように、絶縁膜（１０６）が堆積形成される（図１（ｂ））。図１（ｂ）は、１個の島状部とその周辺域の断面図である。絶縁膜形成物質としては、通常、酸化シリコン（ＳｉＯ２）が用いられ、例えば、テトラエチルオルソシリケート（ＴＥＯＳ）とＯ２のプラズマ化学気相成長法によるＳｉＯ２膜が形成される。
【００１８】
本発明方法においては、上記の絶縁膜が形成された後、絶縁膜に覆われた島状非単結晶半導体薄膜層が未だアニールされない状態において、絶縁膜の上方にゲート電極（１０７）が配置形成される（図１（ｃ））。ゲート電極用物質としては、例えば、アルミニウム、リンが高濃度でドーピングされたポリシリコン（ｐ−Ｓｉ）、タングステン（Ｗ）、ＴｉＷ、ＷＳｉ２、ＭｏＳｉ２などが用いられる。ゲート電極は、島状非単結晶半導体薄膜層の断面のほぼ中央に対応する上方位置に配置され、それによって、非単結晶半導体薄膜層には、上方のゲート電極によってマスクされる中央部分と、マスクされない両側の部分とが生じることになる。
【００１９】
本発明方法において用いられるゲート電極は、なるべくレーザ線を反射せずに吸収透過しうるものとすることが望ましい。それによって、その下方の非単結晶半導体薄膜層（チャネル領域）に適度のレーザ線が到達して、大粒径の結晶化に適したアニール条件とすることができるからである。そのための手段として図２（ａ）のように、ゲート電極（１０７）の表面に凹凸（１０７Ａ）を形成したり（図２（ａ））、或いは図２（ｂ）のように、表面部分に、反射防止用の多層膜（１０７Ｂ）（例えば強誘電体物質の多層膜）を形成したりすることが望ましい。
【００２０】
さらに、本発明方法においては、ゲート電極として、ポリシリコン膜、例えば、リンなどの不純物をドープしたポリシリコン薄膜を用いることができる。従来方法においてポリシリコンでゲート電極を形成するためには、炉内で９００℃のアニーリングを行わなければならないため、絶縁基層としてガラスを用いることができないが、本発明方法ではそのような高温を用いる必要がないので、ガラス板を基層として用いる薄膜半導体装置の製造に際しても、高価なタングステン等を用いることなく、ポリシリコンをゲート電極として用いることができる。
【００２１】
上記のように一部がマスクされた島状非単結晶半導体薄膜の上方から、エネルギー線、例えばエキシマレーザ線（１０３）が照射される（図１（ｄ））。それによって、非単結晶半導体薄膜層はアニーリングによる結晶化作用を受けることになるが、その際、上方のゲート電極によってマスクされる中央部分（チャネル領域）には、ゲート電極によって照射線がさえぎられることにより、マスクされない両側部分（ソース／ドレイン領域）よりも投射量（受光量）が少なくなる。その結果、マスクされない両側部分は強いアニーリング作用を受けて微結晶粒層となるが、マスクされない中央部分は、それよりもアニーリング作用が弱いため、その部分に結晶種が生じて大きく成長し、大粒径の結晶が生成することになる。
【００２２】
なお、上記の製造方法において、島状半導体薄膜層に不純物イオン（１０８）を注入する工程は、レーザ照射を行う前に行ってもよく、或いは、レーザ照射を行った後にイオン注入を行ってもよい。（図１（ｃ））は、レーザ照射を行う前にイオン注入を行う態様を示す。
【００２３】
不純物イオンの注入は、例えば、N型TFTであればリンイオン（Ｐ＋）を１０１５／cm ２程度のオーダで注入し、P型TFTであればBF２ ＋を１０１５／cm ２程度のオーダで注入する。それによって、島状非単結晶半導体薄膜層のうち、ゲート電極によってマスクされない両側部分は、イオンによって活性化されてソース領域(１０９)及びドレイン領域(１１０)となり、マスクされた中央部分はチャネル領域(１１１)となる。
【００２４】
また、レーザ照射は、従来法の照射工程におけるように、ウェーハ全面に対して行ってもよいが、本発明の製造方法においては、レーザ照射工程の際にはすでに半導体薄膜層が島状に加工されているので、レーザ照射は、島状半導体薄膜層又はその近傍を含む領域のみに対してスポット状に行うことができる。
【００２５】
さらに、レーザ線の照射は、放射されるレーザ線の強度分布の態様を変えることによって、チャネル領域内の結晶成長態様を制御することができる。例えば、図3(a)のように、島状半導体薄膜層の領域全体に対して強度分布を均一にしたレーザ照射を行えば、チャネル領域の中央から図示矢印のように双方向に向って大結晶粒が成長するので、チャネル領域の中央に粒界が生じることになるが、本発明においては、図3(b)のように、一方側から他方側に向って照射強度が次第に低減（又は増加）する傾斜分布態様でレーザ照射を行い、それにより、チャネル領域内においては、図示矢印のようにその一端から他端に向う方向で大結晶粒が成長して、チャネル領域内で単一の大結晶粒を形成することもできる。
【００２６】
上記のようにレーザ照射を行った後、ソース領域及びドレイン領域上のゲート絶縁膜層にコンタクトホールを形成してホール内に電極物質を充填して、ソース電極（１１２）及びドレイン電極（１１３）を形成し、薄膜半導体装置とする（図１（ｅ））。
【００２７】
【発明の効果】
（１） 本発明方法によれば、非晶質半導体薄膜層の一部（チャネル領域）がゲート電極によってマスクされた状態で上方からレーザ照射を行うという簡易な手段によって、チャネル領域の加熱温度が大粒径の結晶粒生成に適した温度となると共に両側のソース領域及びドレイン領域になるべき部分の加熱温度が活性化に適した温度となるようにすることが可能である。したがって、チャネル領域の大結晶化とソース／ドレイン領域の活性化とを同時に行うことができ、工程数とコストを著しく低減することができる。
【００２８】
（２）ゲート電極によってマスクされたチャネル領域の加熱温度が、大結晶粒の生成に適した温度となるようにすることが容易にできるので、結晶化されたチャネル領域内の粒界数ならびに各単位チャネル毎の粒界数のばらつきを低減することができ、それによって、移動度や動作閾電圧等の特性のばらつきの少ないＴＦＴを得ることができる。
【００２９】
（３）チャネル領域内の粒界数が少なく、かつチャネル領域が絶縁膜で覆われた状態の下で結晶化が行われるため、粒界個所の突起による結晶薄膜層表面のラフネスが低減してゲート絶縁膜との界面が平滑となり、それにより、ゲート絶縁膜の膜厚の低減や界面領域てのキャリアの散乱を防止して、移動度やオン電流の大きいＴＦＴを得ることができる。
【００３０】
（４）島状に加工された後の非単結晶半導体薄膜層を対象としてスポット的にレーザ照射を行うことができるので、照射エネルギーを節減しうると共に、著しくコストを低減することができる。
【００３１】
（５）ゲート電極用としてタングステン等の高価な物質を用いずに、ゲート電極を、ポリシリコンによって形成配置することもでき、それによって製造コストを顕著に低減することができる。
【図面の簡単な説明】
【図１】本発明の薄膜半導体製造方法の一実施態様を示す模式図。
【図２】本発明方法におけるゲート電極の表面部構成態様を示す模式図。
【図３】本発明方法におけるレーザ照射の照射線強度分布態様の例を示す模式図。
【図４】従来の薄膜半導体製造方法の工程順序を示す模式図。
【符号の説明】
１０１，２０１ 絶縁体物質基層
１０２，２０２ 非単結晶半導体薄膜層
１０３，２０３ レーザ線
１０４，２０４ 結晶化半導体薄膜層
１０５，２０５ 島状半導体薄膜層
１０６，２０６ 絶縁膜層
１０７，２０７ ゲート電極
１０８，２０８ 不純物イオン
１０９，２０９ ソース領域
１１０，２１０ ドレイン領域
１１１，２１１ チャネル領域
１１２，２１２ ソース電極
１１３，２１３ ドレイン電極
Claims (7)
- 絶縁材料からなる基層上に複数の島状非単結晶半導体薄膜層を形成する工程と、
上記島状非単結晶半導体薄膜層を覆う絶縁膜層を形成する工程と、
上記島状非単結晶半導体薄膜層に対応する上方個所において上記絶縁膜層上にゲート電極を形成する工程と、
上記ゲート電極をマスクとして不純物をイオン注入することによりソース領域及びドレイン領域を形成する工程と、ソース／ドレイン領域上にソース電極及びドレイン電極を形成する工程と、
上記ゲート電極ならびに上記ソース領域及びドレイン領域の上方から、レーザ線の強度分布が一方から他方に向って次第に低減（又は増加）する傾斜分布のレーザ照射を行うことにより、上記ソース／ドレイン領域の半導体をアニールすると共に、上記ソース／ドレイン領域の中間に位置するチャネル領域を結晶化させる工程と、
を有する薄膜半導体装置製造方法。 - 上記レーザ照射工程前に、上記ゲート電極をマスクとして島状非単結晶半導体層薄膜層に不純物イオンを注入することを特徴とする、請求項１の薄膜半導体装置製造方法。
- 上記レーザ照射工程後に、上記ゲート電極をマスクとして島状非単結晶半導体薄膜層に不純物イオンを注入することを特徴とする、請求項１の薄膜半導体装置製造方法。
- 上記ゲート電極が、その表面領域にレーザ照射光の反射を防止しうる薄膜層を有するように形成されることを特徴とする、請求項１、２又は３の薄膜半導体装置製造方法。
- 上記ゲート電極は、不純物がドープされたポリシリコン薄膜からなるものである、請求項１、２、３又は４の薄膜半導体装置製造方法。
- レーザ照射を、上記島状非単結晶薄膜層の領域を対象としてスポット状に行うことを特徴とする、請求項１、２、３、４又は５の薄膜半導体製造方法。
- 絶縁材料からなる基層上に形成された半導体薄膜層内にソース電極領域、ドレイン電極領域及びその中間のチャネル領域が形成され、チャネル領域の上方にゲート電極が配置されている薄膜半導体装置であって、
前記チャネル領域は、前記ゲート電極をマスクとする上方からの、レーザ線の強度分布が一方から他方に向って次第に低減（又は増加）する傾斜分布のレーザ照射により結晶化されたものであることを特徴とする、薄膜半導体装置。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001390619A JP4084039B2 (ja) | 2001-11-19 | 2001-11-19 | 薄膜半導体装置及びその製造方法 |
| TW091133119A TWI302345B (en) | 2001-11-19 | 2002-11-12 | A thin film semiconductor device having arrayed configurated of semiconductor crystals and a method for producing it |
| US10/293,939 US6953714B2 (en) | 2001-11-19 | 2002-11-14 | Thin film semiconductor device having arrayed configuration of semiconductor crystals and a method for producing it |
| CNB028203380A CN100356583C (zh) | 2001-11-19 | 2002-11-15 | 用于制造薄膜半导体器件的方法 |
| PCT/JP2002/011913 WO2003044867A1 (fr) | 2001-11-19 | 2002-11-15 | Dispositif a semi-conducteur a couche epaisse et son procede de production |
| KR1020047006889A KR100737438B1 (ko) | 2001-11-19 | 2002-11-15 | 박막반도체장치 및 그 제조방법 |
| US11/062,560 US20050161676A1 (en) | 2001-11-19 | 2005-02-23 | Thin film semiconductor device having arrayed configuration of semiconductor crystals |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001390619A JP4084039B2 (ja) | 2001-11-19 | 2001-11-19 | 薄膜半導体装置及びその製造方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2003158137A JP2003158137A (ja) | 2003-05-30 |
| JP2003158137A5 JP2003158137A5 (ja) | 2005-07-21 |
| JP4084039B2 true JP4084039B2 (ja) | 2008-04-30 |
Family
ID=19188395
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001390619A Expired - Fee Related JP4084039B2 (ja) | 2001-11-19 | 2001-11-19 | 薄膜半導体装置及びその製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (2) | US6953714B2 (ja) |
| JP (1) | JP4084039B2 (ja) |
| KR (1) | KR100737438B1 (ja) |
| CN (1) | CN100356583C (ja) |
| TW (1) | TWI302345B (ja) |
| WO (1) | WO2003044867A1 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4059104B2 (ja) * | 2003-02-28 | 2008-03-12 | セイコーエプソン株式会社 | 相補型薄膜トランジスタ回路、ｃｍｏｓインバータ回路、電気光学装置、電子機器 |
| KR100558284B1 (ko) * | 2003-12-24 | 2006-03-10 | 한국전자통신연구원 | 폴리실리콘층의 결정화/활성화 방법 및 이를 이용한폴리실리콘 박막트랜지스터 제조방법 |
| JP4570028B2 (ja) * | 2004-06-03 | 2010-10-27 | 株式会社アルバック | ポリシリコンパターンの形成方法、薄膜トランジスタの製造方法及び薄膜トランジスタ |
| KR101299604B1 (ko) * | 2005-10-18 | 2013-08-26 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 그 제조 방법 |
| KR100773359B1 (ko) * | 2006-11-20 | 2007-11-05 | 삼성전자주식회사 | 높은 이동도를 갖는 트랜지스터들의 제조방법 및 그에 의해제조된 트랜지스터들 |
| US7972943B2 (en) * | 2007-03-02 | 2011-07-05 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of semiconductor device |
| US7569886B2 (en) * | 2007-03-08 | 2009-08-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacture method thereof |
| JP4805299B2 (ja) * | 2008-03-28 | 2011-11-02 | 古河電気工業株式会社 | 電界効果トランジスタの製造方法 |
| US8242354B2 (en) * | 2008-12-04 | 2012-08-14 | Sunpower Corporation | Backside contact solar cell with formed polysilicon doped regions |
| JP4948629B2 (ja) * | 2010-07-20 | 2012-06-06 | ウシオ電機株式会社 | レーザリフトオフ方法 |
| WO2013005250A1 (ja) | 2011-07-05 | 2013-01-10 | パナソニック株式会社 | 薄膜トランジスタおよびその製造方法ならびに表示装置 |
| CN105161454B (zh) * | 2015-07-10 | 2018-09-28 | 京东方科技集团股份有限公司 | 一种阵列基板及其制备方法、显示装置 |
| CN108428620B (zh) * | 2018-03-27 | 2021-03-12 | 京东方科技集团股份有限公司 | 低温多晶硅及其产品、制备方法和制备装置、激光组件 |
| KR20200069446A (ko) * | 2018-12-06 | 2020-06-17 | 삼성디스플레이 주식회사 | 박막트랜지스터와 그것을 구비한 디스플레이 장치 및 그들의 제조방법 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07120802B2 (ja) | 1985-08-08 | 1995-12-20 | ソニー株式会社 | 半導体装置の製造方法 |
| JPS63102265A (ja) | 1986-10-20 | 1988-05-07 | Agency Of Ind Science & Technol | 半導体装置の製造方法 |
| EP0456199B1 (en) * | 1990-05-11 | 1997-08-27 | Asahi Glass Company Ltd. | Process for preparing a polycrystalline semiconductor thin film transistor |
| JP3110792B2 (ja) * | 1990-05-15 | 2000-11-20 | 旭硝子株式会社 | 多結晶半導体薄膜トランジスタの製造方法及びアクティブマトリックス基板 |
| JP3254072B2 (ja) * | 1994-02-15 | 2002-02-04 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP3778456B2 (ja) * | 1995-02-21 | 2006-05-24 | 株式会社半導体エネルギー研究所 | 絶縁ゲイト型薄膜半導体装置の作製方法 |
| JP2001127302A (ja) * | 1999-10-28 | 2001-05-11 | Hitachi Ltd | 半導体薄膜基板、半導体装置、半導体装置の製造方法および電子装置 |
-
2001
- 2001-11-19 JP JP2001390619A patent/JP4084039B2/ja not_active Expired - Fee Related
-
2002
- 2002-11-12 TW TW091133119A patent/TWI302345B/zh active
- 2002-11-14 US US10/293,939 patent/US6953714B2/en not_active Expired - Fee Related
- 2002-11-15 CN CNB028203380A patent/CN100356583C/zh not_active Expired - Fee Related
- 2002-11-15 WO PCT/JP2002/011913 patent/WO2003044867A1/ja active Application Filing
- 2002-11-15 KR KR1020047006889A patent/KR100737438B1/ko not_active IP Right Cessation
-
2005
- 2005-02-23 US US11/062,560 patent/US20050161676A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| TW200300570A (en) | 2003-06-01 |
| KR100737438B1 (ko) | 2007-07-10 |
| CN100356583C (zh) | 2007-12-19 |
| KR20040066111A (ko) | 2004-07-23 |
| CN1568549A (zh) | 2005-01-19 |
| TWI302345B (en) | 2008-10-21 |
| US20030132439A1 (en) | 2003-07-17 |
| WO2003044867A1 (fr) | 2003-05-30 |
| US20050161676A1 (en) | 2005-07-28 |
| US6953714B2 (en) | 2005-10-11 |
| JP2003158137A (ja) | 2003-05-30 |
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