KR100564547B1

KR100564547B1 - 다양하고 미세한 지연시간을 제공하는 지연보상회로

Info

Publication number: KR100564547B1
Application number: KR1019990014625A
Authority: KR
Inventors: 김규현
Original assignee: 삼성전자주식회사
Priority date: 1999-04-23
Filing date: 1999-04-23
Publication date: 2006-03-28
Also published as: KR20000067103A

Abstract

다양하고 미세한 지연시간을 제공하는 지연보상회로가 개시된다. 본 발명은 기준클럭 신호를 입력하여 지연보상회로를 통하여 일정 시간 지연된 선행클럭 신호를 제공하고, 기준클럭 신호와 선행클럭 신호와의 위상을 일치시키는 지연동기루프에 있어서, 지연보상회로는 적어도 둘 이상의 지연소자들이 서로 병렬연결되는 다수개의 지연단들과, 지연단들 사이에 지연소자들 중 어느 하나를 선택하여 일정 시간의 지연시간을 분할하는 스위칭부를 구비한다.

Description

다양하고 미세한 지연시간을 제공하는 지연보상회로{Delay compensation circuit providing various and precious delay time}

본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.

도 1은 본 발명의 일실시예에 따른 지연보상회로를 채용하는 지연동기루프회로를 나타내는 도면이다.

도 2는 도 1의 지연보상회로의 다른 실시예를 나타내는 도면이다.

도 3은 도 1의 지연보상회로의 비교예를 나타내는 도면이다.

본 발명은 반도체 집적 회로에 관한 것으로서, 특히 지연동기루프 내 다양하고 미세한 지연시간을 제공하는 지연보상회로에 관한 것이다.

지연동기루프는 기준클럭 신호(reference clock signal)에 대하여 일정 시간의 시프트(shift)를 가지는 클럭 신호를 제공하는 데 사용된다. 비록 지연동기루프 회로에 의하여 제공되는 클럭신호는 기준클럭에 대하여 지연되지만, 위상적으로는 기준클럭에 대하여 앞서는 경우가 많다. 그래서 본 명세서에서는, 설명의 편의상, 지연동기루프에 의하여 발생되는 신호를 선행클럭 신호(advanced clock signal)라고 부른다.

일반적으로 선행클럭 신호를 필요로 하는 상황은 복합 메모리 장치(MML: Merged Memory with Logic), 램버스 디램(RDRAM: Rambus DRAM), 더블 데이터 레이트 싱크로너스 디램(DDR: Double Data Rata Synchronous DRAM)과 같이, 비교적 높은 집적도를 가지는 집적(IC: integrated circuit) 회로에서 발생한다. 기준클럭 신호는 하나의 핀으로 입력되어 디바이스(device) 전체에 분배된다. 입력 핀으로부터 비교적 멀리 떨어진 부분에 도달하는 기준클럭 신호는 입력 핀에 바로 인접한 부분의 기준클럭 신호에 대하여 상당히 지연될 수 있다. 이러한 지연은 IC의 각부분 사이의 동기를 유지하는 것을 어렵게 한다.

이러한 문제점을 보상하기 위하여 지연동기루프회로가 IC 상에 포함될 수 있다. 지연동기루프회로는 전형적으로 기준클럭 신호를 입력하는 입력 핀에 가까이 위치한다. 이 지연동기루프회로는 기준클럭 신호를 수신하고, 선행클럭 신호를 발생한다. 이 선행클럭 신호는 기준클럭 신호와 대체적으로 유사하다. 기준클럭 신호는 기준클럭 신호의 입력 핀 가까이에서 계속하여 사용되는 반면에, 선행클럭 신호는 원래의 기준클럭 신호에 정렬하여 위에서 언급한 IC의 더 멀리 떨어진 곳으로 전송된다. 이와 같은 방법으로 IC의 모든 부분에서 동기된 클럭 신호가 수신되는데, 이 동기된 신호는 매우 빠른 속도에서도 IC의 동기된 작용을 동작시킨다.

그러나 선행클럭 신호가 기준클럭 신호에 대하여 클럭이 기준 클럭 입력 핀에 비교적 가까이 있는 집적 회로의 부분들로부터 먼 곳까지 도달하는데 요구되는 시간과 거의 동일한 양으로 위상이 앞서나간다. 따라서, 기준클럭 신호와 선행클럭 신호와의 위상을 일치시키는 작업이 필수적인데, 지연동기루프회로 내 지연보상회로에 의하여 결정되는 지연시간을 조정하여 위상을 일치시키게 된다.

그러므로, 지연동기루프회로의 해상도를 높이기 위하여 다양한 지연시간과 미세한 지연시간을 제공할 수 있는 지연보상회로가 요구된다.

본 발명의 목적은 다양하고 미세한 지연시간을 제공할 수 있는 지연보상회로를 제공하는 것이다.

상기 목적을 달성하기 위하여 본 발명은 기준클럭 신호를 입력하여 지연보상회로를 통하여 일정 시간 지연된 선행클럭 신호를 제공하고, 기준클럭 신호와 선행클럭 신호와의 위상을 일치시키는 지연동기루프에 있어서, 지연보상회로는 적어도 둘 이상의 지연소자들이 서로 병렬연결되는 다수개의 지연단들과, 지연단들 사이에 지연소자들 중 어느 하나를 선택하여 일정 시간의 지연시간을 분할하는 스위칭부를 구비한다.

이와 같은 본 발명의 지연보상회로에 의하면, 선택할 수 있는 지연시간이 다양하며 미세한 지연시간을 구현할 수 있다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 대하여, 동일한 참조부호는 동일한 부재임을 나타낸다. 본 명세서에서는 기준클럭 신호를 입력하여 지연보상회로를 통하여 일정 시간 지연된 선행클럭 신호를 제공하고 기준클럭 신호와 선행클럭 신호와의 위상을 일치시키는 지연동기루프에 대하여 기술된다.

제1 실시예

도 1은 본 발명의 일실시예에 따른 지연보상회로를 채용하는 지연동기루프회로를 나타내는 도면이다. 이를 참조하면, 지연동기루프회로(10)는 지연보상회로(20), 위상비교기(30) 및 스위치제어기(40)를 구비하며 기준클럭 신호(CLK)에 대하여 일정 시간의 지연을 가지는 선행클럭 신호(d_clk)를 발생한다. 지연보상회로(20)는 다수개의 지연단들(21,23,25,27) 및 다수개의 스위칭부들(22,24,26,28)을 구비한다. 각각의 지연단(21,23,25,27)은 인버터 체인으로 구성되는 단순한 지연소자, 플립플롭 또는 다른 스위칭 소자로 구성되고 서로 다른 지연시간을 갖는 지연소자들(T_Di, i=1,3,5,7)을 포함한다. 여기서, 본 실시예에서는 설명의 편의상, 각각의 지연단(21,23,25,27)에 1개의 지연소자들(T_Di, i=1,3,5,7)이 연결되는 예에 대하여 기술되는 데, 각각의 지연단(21,23,25,27)에 적어도 2개 이상의 지연소자들(T_Di, i=1~6)이 병렬 연결될 수도 있다.

지연보상회로(20)에서 제1 지연단(21)은 지연시간 τ를 갖는 제1 지연소자(T_D1)의 한쪽단이 기준클럭 신호(CLK)에 연결되고 나머지 다른쪽단은 제1 스위칭부(22) 내 전송게이트(TG1)에 연결된다. 기준클럭 신호(CLK)는 제1 지연소자(T_D1)에 연결되기도 하지만 제1 스위칭부(22) 내 전송게이트(TG2)에도 연결 된다. 제2 지연단(23)은 지연시간 2τ를 갖는 제2 지연소자(T_D3)의 한쪽단이 제1 스위칭부(22)의 출력에 연결되고 나머지 다른쪽단은 제2 스위칭부(24) 내 전송게이트(TG3)에 연결된다. 제1 스위칭부(22)의 출력은 제2 지연소자(T_D3)에 연결되기도 하지만 제2 스위칭부(24) 내 전송게이트(TG4)에도 연결된다. 제3 지연단(25)은 지연시간 4τ를 갖는 제3 지연소자(T_D5)의 한쪽단이 제2 스위칭부(24)의 출력에 연결되고 나머지 다른쪽단은 제3 스위칭부(26) 내 전송게이트(TG5)에 연결된다. 제2 스위칭부(24)의 출력은 제3 지연소자(T_D5)에 연결되기도 하지만 제3 스위칭부(26) 내 전송게이트(TG6)에도 연결된다. 제4 지연단(27)은 지연시간 8τ를 갖는 제4 지연소자(T_D7)의 한쪽단이 제3 스위칭부(26)의 출력에 연결되고 나머지 다른쪽단은 제4 스위칭부(28) 내 전송게이트(TG5)에 연결된다. 제3 스위칭부(26)의 출력은 제4 지연소자(T_D7)에 연결되기도 하지만 제4 스위칭부(28) 내 전송게이트(TG8)에도 연결된다. 제4 스위칭부(28)의 출력은 선행클럭 신호(d_clk)가 된다. 따라서, 지연보상회로(20)는 지연단(21,23,25,27)과 스위칭부(22,24,26,28)가 직렬연결되는 지연패스로 구성된다.

위상비교기(30)는 지연보상회로(20)로부터 출력되는 선행클럭 신호(d_clk)와 기준클럭 신호(CLK)을 비교하여 그 결과에 따라 업(up) 신호 또는 다운(down) 신호의 위상비교값(p1)을 발생한다. 선행클럭 신호(d_clk)의 위상이 기준클럭 신호(CLK)의 위상보다 앞서면 업(up) 신호를 발생하고 선행클럭 신호(d_clk)의 위 상이 기준클럭 신호(CLK)의 위상보다 뒤지면 다운(down) 신호를 발생한다. 검출된 위상비교값(p1)은 이후에 설명될 스위치제어기(40)로 입력되어 지연보상회로(20)의 지연시간을 분할하도록 스위칭부들(22,24,26)을 제어하는 스위치 신호(swi,i=1~4)를 발생한다.

스위치제어기(40)는 위상비교값(p1)을 수신하여 스위치 신호(swi,i=1~4)를 발생하는 데, 위상비교값(p1)의 업 신호에 의하여 지연보상회로(20)의 지연시간이 커지도록 스위치 신호(swi,i=1~4)를 발생하고 위상비교값(p1)의 다운 신호에 의하여 지연보상회로(20)의 지연시간이 작아지도록 스위치 신호(swi,i=1~4)를 발생한다. 스위치제어기(40)는 쉬프트 레지스터(shift register)나 카운터 회로(counter)로 구성된다.

이러한 지연동기루프회로(10)의 동작을 살펴보면 다음과 같다.

지연보상회로(20)는 기준클럭 신호(CLK)를 입력하고 스위치제어기(40)의 초기 스위치 신호(swi,i=1~4)에 제어되어 기준클럭 신호(CLK)를 소정시간 지연시켜 선행클럭 신호(d_clk)를 발생한다. 지연보상회로(20) 내 지연소자들(T_Di, i=1,3,5,7)을 동작시키느냐 아니냐에 따라 지연보상회로(20)를 통과하는 기준클럭 신호(CLK)에 대한 지연시간이 달라진다. 선행클럭 신호(d_clk)는 궤환되어 위상비교기(30)로 입력되는 기준클럭 신호(CLK)의 위상과 비교된다. 이 때, 선행클럭 신호(d_clk)의 위상이 기준클럭 신호(CLK)의 위상보다 앞서면 위상비교기(30)에서 발생되는 업 신호에 따라 스위치제어기(40)는 "로우레벨"의 스위치 신호(swi,i=1~4)를 선택적으로 발생한다. 따라서, "로우레벨"의 스위치 신호(swi,i=1~4)는 스위칭 부(22,24,26,28) 내 전송게이트들(TGi,i=1,3,5,7)을 "턴-온"시키고 전송게이트들(TGi,i=2,4,6,8)은 "턴-오프"시켜 지연보상회로(20) 내 지연소자들(T_Di, i=1,3,5,7)을 선택적으로 동작시킨다. 그리하여, 지연보상회로(20)의 지연시간을 길게하여 기준클럭 신호(CLK)가 지연보상회로(20)가 지연소자들(T_Di, i=1,3,5,7)을 통과하여 발생되는 선행클럭 신호(d_clk)와 기준클럭 신호(CLK)와의 위상을 일치시킨다.

한편, 선행클럭 신호(d_clk)의 위상이 기준클럭 신호(CLK)의 위상보다 뒤지면 위상비교기(30)에서 발생되는 다운 신호에 따라 스위치제어기(30)는 "하이레벨"의 스위치 신호(swi,i=1~4)를 발생한다. "하이레벨"의 스위치 신호(swi,i=1~4)는 스위칭부(22,24,26,28) 내 전송게이트들(TGi, i=2,4,6,8)을 "턴-온"시키고 전송게이트들(TGi,i=1,3,5,7)은 "턴-오프"시켜 지연보상회로(20) 내 지연소자들(T_Di, i=1,3,5,7)의 동작을 차단 즉, 단락시킨다. 그리하여, 지연보상회로(20)의 지연시간을 짧게하여 기준클럭 신호(CLK)가 지연보상회로(20)을 통과하여 발생되는 선행클럭 신호(d_clk)와 기준클럭 신호(CLK)와의 위상을 일치시킨다.

따라서, 본 실시예의 지연동기루프회로(10)는 지연보상회로(20)에서 지연시간을 조정하여 기준클럭 신호(CLK)와 선행클럭 신호(d_clk)와의 위상을 일치시키게 되는 데, 이 지연시간은 τ,2τ,3τ, …, 15τ 등의 15가지 지연시간들 중에서 선택된다. 이는 이후에 설명될 비교예에 대하여 선택할 수 있는 지연시간이 다양하다는 데 있어서 잇점이 있다.

제2 실시예

도 2는 도 1의 지연보상회로(20)의 다른 실시예를 나타내는 도면이다. 이를 참조하면, 지연보상회로(120)는 도 1의 지연보상회로(20)와 동작상 거의 동일하다. 다만, 지연단(121,123,125,127) 내 지연소자들(T_Di, i=1~8)이 2개씩 쌍으로 병렬연결되어 있다는 점에서 차이가 있다.

지연보상회로(120)는 간단히, 스위치 신호(swi,i=1~4)에 응답하여 지연단(121,123,125,127) 내 지연소자들(T_Di, i=1~8)을 선택적으로 연결시켜 소정의 지연시간을 갖는다. 이 지연시간은 4τ~ 5.5τ 사이에서 0.1τ 간격으로 지연시간을 조정될 수 있다. 그리하여 미세한 지연시간을 구현하여 기준클럭 신호(CLK)와 선행클럭 신호(d_clk)와의 위상을 일치시킬 수 있다.

비교예

도 3은 도 1 및 도 2의 지연보상회로(20,120)의 비교예를 나타내는 도면이다. 지연보상회로(220)에는 일반적으로, 기준클럭 신호(CLK)와 선행클럭 신호(d_clk) 사이에 동일한 지연시간(τ)을 갖는 지연소자들(221,223,225,227)이 직렬로 연결되어 있다. 지연소자들(221,223,225,227)은 지연소자들(221,223,225,227) 사이에 배치되어 스위치 신호(swi,i=1~4)에 응답하는 스위칭부(222,224,226,228)에 의하여 서로 연결되거나 단락된다. 그리하여, 지연보상회로(220)는 기준클럭 신호(CLK)에 대하여 소정의 지연시간을 갖는 선행클럭 신호(d_clk)를 발생하는 데, 지연보상회로(220)에서 기준클럭 신호(CLK)와 선행클 럭 신호(d_clk)와의 위상을 일치시키기 위하여 조정할 수 있는 지연시간은 τ,2τ,3τ,4τ 등의 4가지 지연시간들 중에서 선택된다.

그런데, 본 비교예의 지연보상회로(220)는 순수하게 지연소자들(221,223,225,227)에 의하여 지연시간이 결정되지 않고, 지연소자들(221,223,225,227) 이외에 선행클럭 신호(d_clk) 라인에 연결되는 스위칭부(222,224,226,228)의 부하로 생기는 부수적인 지연요소로 인하여 지연시간이 결정되기 때문에 정확한 지연시간을 구현하는 데 문제점이 있다.

그리고, 도 1의 지연보상회로(20)가 4개의 지연소자들(T_Di,i=1,3,5,7)로 15가지의 지연시간을 구현하는 데 비하여 본 비교예의 지연보상회로(220)는 동일하게 4개의 지연소자들(221,223,225,227)로 4가지 지연시간만을 구현한다. 이는 도 1의 지연보상회로(20)가 선택할 수 있는 지연시간이 다양하다는 측면에서 잇점이 있다고 할 수 있다.

본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

상술한 본 발명에 의하면, 지연보상회로 내에서 선택할 수 있는 지연시간이 다양하며 미세한 지연시간이 구현된다

Claims

기준클럭 신호를 입력하여 지연보상회로를 통하여 일정 시간 지연된 선행클럭 신호를 제공하고, 상기 기준클럭 신호와 상기 선행클럭 신호와의 위상을 일치시키는 지연동기루프에 있어서, 상기 지연보상회로는

적어도 둘 이상의 지연소자들이 서로 병렬연결되는 다수개의 지연단들;

상기 지연단들 사이에 연결되고, 상기 기준클럭 신호와 상기 선행클럭 신호와의 위상 비교값에 따라 발생되는 스위치 신호에 선택적으로 응답하여 상기 지연소자들 중 어느 하나를 선택하고, 상기 지연보상회로의 상기 지연시간을 분할하는 스위칭부를 구비하는 것을 특징으로 하는 지연보상회로.
제1 항에 있어서, 상기 지연단은

상기 지연소자들이 서로 다른 지연시간을 갖는 것을 특징으로 하는 지연보상회로.
제2 항에 있어서, 상기 지연단은

상기 지연소자들이 선택적으로 연결되거나 단락되어 상기 지연시간을 결정하는 것을 특징으로 하는 지연보상회로.