KR20010013847A - 반도체 집적 회로 장치 및 그 제조 방법 - Google Patents
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Abstract
Description
Claims (25)
- 반도체 기판의 주면의 제1 방향을 따라 연장하는 복수의 워드선과, 상기 제1 방향과 직교하는 제2 방향을 따라 연장하는 복수의 비트선과의 교점에 배치되고, 상기 워드선과 일체로 구성된 게이트 전극을 구비한 메모리 셀 선택용 MISFET, 및 상기 MISFET에 직렬로 접속된 정보 축적용 용량 소자로 구성되는 DRAM의 메모리 셀을 갖는 반도체 집적 회로 장치에 있어서,상기 복수의 워드선은 상기 반도체 기판의 주면의 상기 제1 방향을 따라 동일 폭으로 직선적으로 연장하고, 상호 인접하는 상기 워드선끼리의 간격은 상기 폭보다도 좁은 것을 특징으로 하는 반도체 집적 회로 장치.
- 제1항에 있어서, 상기 상호 인접하는 상기 게이트 전극끼리의 간격은 포토리소그래피의 해상 한계로 결정되는 최소 치수로 구성되는 것을 특징으로 하는 반도체 집적 회로 장치.
- 제1항에 있어서, 상기 워드선 및 상기 워드선과 일체로 구성된 상기 메모리 셀 선택용 MISFET의 게이트 전극은 적어도 일부에 금속막을 포함한 도전막으로 구성되어 있는 것을 특징으로 하는 반도체 집적 회로 장치.
- 제1항에 있어서, 상기 메모리 셀 선택용 MISFET가 형성된 활성 영역은 상기 반도체 기판의 주면의 상기 제2 방향을 따라 연장하는, 주위가 소자 분리 영역으로 둘러싸인 섬 형상의 패턴으로 구성되어 있는 것을 특징으로 하는 반도체 집적 회로 장치.
- 제4항에 있어서, 상기 활성 영역을 둘러싼 소자 분리 영역은 상기 반도체 기판의 주면에 개공한 홈에 절연막을 매립하여 형성한 소자 분리 홈으로 구성되어 있는 것을 특징으로 하는 반도체 집적 회로 장치.
- 제1항에 있어서, 상기 비트선은 절연막을 개재하여 상기 메모리 셀 선택용 MISFET의 상측에 형성되고, 상기 메모리 셀 선택용 MISFET의 소스와 드레인의 한쪽과 상기 비트선을 전기적으로 접속하는 컨택트 홀은 상기 메모리 셀 선택용 MISFET의 게이트 전극에 대해 자기 정합으로 형성되는 것을 특징으로 하는 반도체 집적 회로 장치.
- 제1항에 있어서, 상기 정보 축적용 용량 소자는 절연막을 개재하여 상기 메모리 셀 선택용 MISFET의 상측에 형성되고, 상기 메모리 셀 선택용 MISFET의 소스와 드레인의 다른쪽과 상기 정보 축적용 용량 소자의 한쪽의 전극을 전기적으로 접속하는 컨택트 홀은 상기 메모리 셀 선택용 MISFET의 게이트 전극에 대해 자기 정합으로 형성되는 것을 특징으로 하는 반도체 집적 회로 장치.
- 반도체 기판의 주면의 제1 방향을 따라 연장하는 복수의 워드선과, 상기 제1 방향과 직교하는 제2 방향을 따라 연장하는 복수의 비트선과의 교점에 배치되고, 상기 워드선과 일체로 구성된 게이트 전극을 구비한 메모리 셀 선택용 MISFET, 및 상기 MISFET에 직렬로 접속된 정보 축적용 용량 소자로 구성되는 DRAM의 메모리 셀을 갖는 반도체 집적 회로 장치에 있어서,상기 비트선은 상기 반도체 기판의 주면의 상기 제2 방향을 따라 동일 폭으로 직선적으로 연장하고, 상호 인접하는 비트선끼리의 간격은 상기 폭보다도 넓은 것을 특징으로 하는 반도체 집적 회로 장치.
- 제8항에 있어서, 상기 비트선의 폭은 포토리소그래피의 해상 한계로 결정되는 최소 치수 이하의 치수로 구성되는 것을 특징으로 하는 반도체 집적 회로 장치.
- 제8항에 있어서, 상기 비트선은 적어도 일부에 금속막을 포함한 도전막으로 구성되는 것을 특징으로 하는 반도체 집적 회로 장치.
- 반도체 기판의 주면의 제1 방향을 따라 연장하는 복수의 워드선과, 상기 제1 방향과 직교하는 제2 방향을 따라 연장하는 복수의 비트선과의 교점에 배치되고, 상기 워드선과 일체로 구성된 게이트 전극을 구비한 메모리 셀 선택용 MISFET, 및 상기 MISFET에 직렬로 접속된 정보 축적용 용량 소자로 구성되는 DRAM의 메모리 셀을 갖는 반도체 집적 회로 장치에 있어서,상기 메모리 셀 선택용 MISFET가 형성된 활성 영역은 상기 반도체 기판의 주면의 상기 제2 방향을 따라 연장하는, 주위가 소자 분리 영역으로 둘러싸인 섬 형상의 패턴으로 구성되고,상기 복수의 워드선은 상기 반도체 기판의 주면의 제1 방향을 따라 동일 폭 및 동일 간격으로 연장하고,제1 절연막을 개재하여 상기 소자 분리 영역의 상부에 형성된 상기 비트선은 상기 반도체 기판의 주면의 제2 방향을 따라 동일 폭 및 동일 간격으로 연장하고,상기 활성 영역에 형성된 상기 메모리 셀 선택용 MISFET의 소스와 드레인 중의 한쪽과 상기 소자 분리 영역의 상부에 형성된 상기 비트선을 전기적으로 접속하는 제1 컨택트 홀은, 제1 방향의 직경이 제2 방향의 직경보다도 크고, 그 일부가 상기 소자 분리 영역 상에 연장하는 것을 특징으로 하는 반도체 집적 회로 장치.
- 제11항에 있어서, 상기 제1 컨택트 홀의 내부에는 상기 메모리 셀 선택용 MISFET의 소스 및 드레인과 동일 도전형의 불순물을 도핑한 다결정 실리콘막이 매립되는 것을 특징으로 하는 반도체 집적 회로 장치.
- 제11항에 있어서, 상기 비트선과 상기 메모리 셀 선택용 MISFET의 소스와 드레인의 한쪽은 상기 비트선과 상기 제1 절연막사이에 개재하는 제2 절연막에 형성된 제1 관통 홀을 통해 전기적으로 접속되는 것을 특징으로 하는 반도체 집적 회로 장치.
- 제13항에 있어서, 상기 비트선의 폭은 상기 제1 관통 홀의 직경보다도 작은 것을 특징으로 하는 반도체 집적 회로 장치.
- 제11항에 있어서,상기 제1 컨택트 홀은 제1 방향의 직경이 제2 방향의 직경보다도 크고, 일부가 상기 소자 분리 영역 상으로 연장하는 제1 영역, 및 상기 제1 영역의 하부에 형성되고 제1 방향의 직경과 제2 방향의 직경이 거의 같은 제2 영역으로 구성되고,상기 제1 영역은 상기 메모리 셀 선택용 MISFET의 상측에 형성되는 것을 특징으로 하는 반도체 집적 회로 장치.
- 제11항에 있어서, 상기 정보 축적용 용량 소자는 제3 절연막을 개재하여 상기 비트선의 상측에 형성되고, 상기 제3 절연막에 형성된 제2 관통 홀, 및 상기 제2 관통 홀의 하부의 상기 제1 절연막에 형성된 제2 컨택트 홀을 통해, 상기 메모리 셀 선택용 MISFET의 소스와 드레인 중의 다른쪽과 전기적으로 접속되는 것을 특징으로 하는 반도체 집적 회로 장치.
- 제16항에 있어서, 상기 제2 컨택트 홀의 내부에는 상기 메모리 셀 선택용 MISFET의 소스 및 드레인과 동일 도전형의 불순물을 도핑한 다결정 실리콘막이 매립되어 있는 것을 특징으로 하는 반도체 집적 회로 장치.
- 제16항에 있어서, 상기 제2 관통 홀은, 상호 인접하는 상기 비트선사이에 배치되고, 상기 비트선에 대해 자기 정합으로 형성되어 있는 것을 특징으로 하는 반도체 집적 회로 장치.
- 소스와 드레인 및 게이트 전극을 갖는 메모리 셀 선택용 MISFET와, 제1 전극, 유전체막 및 제2 전극을 갖는 정보 축적용 용량 소자가 직렬로 접속된 메모리 셀을 복수개 구비한 반도체 집적 회로 장치에 있어서,각각이 반도체 기판의 주면 상의 제1 방향으로 연장하고, 또한 각각의 일부가 상기 메모리 셀 선택용 MISFET의 게이트 전극을 구성하는 제1, 제2 및 제3 워드선, 및각각이 상기 반도체 기판의 주면 상의 상기 제1 방향과 직교하는 제2 방향으로 연장하고, 또한 상호 인접하여 배치된 제1 및 제2 비트선을 구비하되,상기 제1, 제2 및 제3 워드선은 폭이 거의 동일하고, 상기 제1 워드선 및 이것과 인접하는 상기 제2 워드선의 간격, 및 상기 제2 워드선 및 상기 제2 워드선과 인접하는 상기 제3 워드선의 간격은 거의 동일하고, 또한 각각 상기 폭보다도 작아지도록 구성되어 있고,상기 제1 및 제2 비트선은 폭이 거의 동일하고, 또한 서로의 간격이 상기 폭보다도 커지도록 구성되어 있는 것을 특징으로 하는 반도체 집적 회로 장치.
- 제19항에 있어서,상기 메모리 셀 선택용 MISFET의 상기 소스와 드레인 중의 한쪽과 상기 제1 비트선을 접속하고, 또한 상기 제1 워드선과 상기 제2 워드선사이에 위치하는 제1 도체층, 및상기 메모리 셀 선택용 MISFET의 상기 소스와 드레인 중의 다른쪽과 상기 정보 축적용 용량 소자의 상기 제1 전극을 접속하고, 또한 상기 제2 워드선과 상기 제3 워드선사이에 위치하는 제2 도체층을 더 구비하고,상기 메모리 셀 선택용 MIISFET의 상기 소스와 드레인 중의 한쪽과 상기 제1 도체층은 상기 제1 워드선과 상기 제2 워드선에 대해 자기 정합으로 접속되어 있고,상기 메모리 셀 선택용 MISFET의 상기 소스와 드레인 중의 다른쪽과 상기 제2도체층은 상기 제2 워드선과 상기 제3 워드선에 대해 자기 정합으로 접속되어 있는 것을 특징으로 하는 반도체 집적 회로 장치.
- 반도체 기판의 주면의 제1 방향을 따라 연장하는 복수의 워드선과, 상기 제1 방향과 직교하는 제2 방향을 따라 연장하는 복수의 비트선과의 교점에 배치되고, 상기 워드선과 일체로 구성된 게이트 전극을 구비한 메모리 셀 선택용 MISFET, 및 상기 MISFET에 직렬로 접속된 정보 축적용 용량 소자로 구성되는 DRAM의 메모리 셀을 갖는 반도체 집적 회로 장치의 제조 방법에 있어서,(a) 제1 도전형의 반도체 기판의 주면에, 소자 분리 영역, 및 주위가 상기 소자 분리 영역으로 둘러싸이고 상기 반도체 기판의 주면의 제2 방향을 따라 연장하는 섬 형상의 패턴으로 구성된 활성 영역을 형성하는 공정,(b) 상기 반도체 기판의 주면 상에 형성한 제1 도전막을 패터닝함으로써, 상기 반도체 기판의 주면의 제1 방향을 따라 연장하고, 간격이 폭보다도 좁은 워드선을 형성하는 공정, 및(c) 상기 반도체 기판의 주면에 제2 도전형의 불순물을 도입함으로써, 상기 메모리 셀 선택용 MISFET의 소스 및 드레인을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
- 제21항에 있어서, 상기 게이트 전극의 간격을 포토리소그래피의 해상 한계로 결정되는 최소 치수로 형성하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
- 제21항에 있어서, 상기 (c)공정 후,(d) 상기 메모리 셀 선택용 MISFET의 상부에 제1 절연막을 형성하고, 이어서 상기 제1 절연막의 상부의 상기 제1 절연막에 에칭율이 다른 제2 절연막을 형성하는 공정,(e) 상기 제1 절연막에 대한 상기 제2 절연막의 에칭율이 커지는 조건으로 상기 메모리 셀 선택용 MISFET의 소스와 드레인의 상부의 상기 제2 절연막을 에칭한 후, 상기 메모리 셀 선택용 MISFET의 소스와 드레인의 상부의 상기 제1 절연막을 에칭함으로써, 상기 소스와 드레인의 한쪽 상부에 제1 방향의 직경이 제2 방향의 직경보다도 크고 일부가 상기 소자 분리 영역으로 연장하는 제1 컨택트 홀을 상기 게이트 전극에 대해 자기 정합으로 형성하고, 다른 상부에 제1 방향의 직경과 제2 방향의 직경이 거의 동일한 제2 컨택트 홀을 상기 게이트 전극에 대해 자기 정합으로 형성하는 공정,(f) 상기 제1 컨택트 홀 및 상기 제2 컨택트 홀의 내부에 도전막을 매립한 후, 상기 제2 절연막의 상부에 제3 절연막을 형성하고, 이어서 상기 제1 컨택트 홀의 상기 소자 분리 영역으로 연장된 영역 상의 상기 제3 절연막에 제1 관통 홀을 형성하는 공정, 및(g) 상기 제3 절연막의 상부에 형성한 제2 도전막을 패터닝함으로써, 상기 반도체 기판의 주면의 제2 방향을 따라 동일 폭으로 연장하고, 또한 간격이 상기 폭보다도 넓은 비트선을 형성하고, 상기 제3 절연막에 형성된 상기 제1 관통 홀을 통해 상기 비트선과 상기 제1 컨택트 홀을 전기적으로 접속하는 공정을 더 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
- 제23항에 있어서, 상기 비트선의 폭을 포토리소그래피의 해상 한계에서 결정되는 최소 치수 이하의 치수로 형성하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
- 제23항에 있어서, 상기 (g) 공정 후,(h) 상기 비트선의 상부에 제4 절연막을 형성하고, 이어서 상기 제4 절연막의 상부의 상기 제4 절연막에 에칭율이 다른 제5 절연막을 형성하는 공정,(i) 상기 제4 절연막에 대한 상기 제5 절연막의 에칭율이 커지는 조건으로 상기 제2 컨택트 홀 상부의 상기 제5 절연막을 에칭한 후, 상기 제2 컨택트 홀의 상부의 상기 제4 절연막을 에칭함으로써, 상기 제2 컨택트 홀의 상부에 상기 비트선에 대해 자기 정합으로 제2 관통 홀을 형성하는 공정, 및(j) 상기 제5 절연막의 상부에 형성한 제3 도전막을 패터닝함에 따라, 상기 제2 관통 홀을 통해 상기 제2 컨택트 홀과 전기적으로 접속되는 정보 축적용 용량 소자의 하부 전극을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
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Cited By (2)
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KR100866710B1 (ko) * | 2002-07-18 | 2008-11-03 | 주식회사 하이닉스반도체 | 반도체 소자의 워드라인 형성 방법 |
KR100914972B1 (ko) * | 2003-03-12 | 2009-09-02 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
Families Citing this family (52)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006245625A (ja) * | 1997-06-20 | 2006-09-14 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
JP2001203263A (ja) | 2000-01-20 | 2001-07-27 | Hitachi Ltd | 半導体集積回路装置の製造方法および半導体集積回路装置 |
US20070114631A1 (en) * | 2000-01-20 | 2007-05-24 | Hidenori Sato | Method of manufacturing a semiconductor integrated circuit device and a semiconductor integrated circuit device |
JP4226205B2 (ja) * | 2000-08-11 | 2009-02-18 | 富士雄 舛岡 | 半導体記憶装置の製造方法 |
KR100391988B1 (ko) * | 2001-02-09 | 2003-07-22 | 삼성전자주식회사 | 디램 셀 및 그 제조방법 |
KR100483035B1 (ko) * | 2001-03-30 | 2005-04-15 | 샤프 가부시키가이샤 | 반도체 기억장치 및 그 제조방법 |
US6933556B2 (en) * | 2001-06-22 | 2005-08-23 | Fujio Masuoka | Semiconductor memory with gate at least partially located in recess defined in vertically oriented semiconductor layer |
JP3875047B2 (ja) * | 2001-06-22 | 2007-01-31 | シャープ株式会社 | 半導体基板の面方位依存性評価方法及びそれを用いた半導体装置 |
JP3963664B2 (ja) * | 2001-06-22 | 2007-08-22 | 富士雄 舛岡 | 半導体記憶装置及びその製造方法 |
JP2003273245A (ja) * | 2002-03-15 | 2003-09-26 | Hitachi Ltd | 半導体記憶装置 |
JP2004096065A (ja) * | 2002-07-08 | 2004-03-25 | Renesas Technology Corp | 半導体記憶装置およびその製造方法 |
JP2004146522A (ja) * | 2002-10-23 | 2004-05-20 | Renesas Technology Corp | キャパシタを有する半導体装置 |
JP4591809B2 (ja) * | 2003-06-27 | 2010-12-01 | エルピーダメモリ株式会社 | 微細化に対応したメモリアレイ領域のレイアウト方法 |
KR100577610B1 (ko) * | 2003-07-15 | 2006-05-10 | 삼성전자주식회사 | 반도체 장치, 반도체 장치의 제조 방법 및 에스램 장치,에스램 장치 제조 방법. |
US8452316B2 (en) | 2004-06-18 | 2013-05-28 | Qualcomm Incorporated | Power control for a wireless communication system utilizing orthogonal multiplexing |
US7197692B2 (en) | 2004-06-18 | 2007-03-27 | Qualcomm Incorporated | Robust erasure detection and erasure-rate-based closed loop power control |
US8848574B2 (en) | 2005-03-15 | 2014-09-30 | Qualcomm Incorporated | Interference control in a wireless communication system |
US8942639B2 (en) | 2005-03-15 | 2015-01-27 | Qualcomm Incorporated | Interference control in a wireless communication system |
US7479452B2 (en) * | 2005-04-12 | 2009-01-20 | Promos Technologies Inc. | Method of forming contact plugs |
KR100735753B1 (ko) * | 2005-10-04 | 2007-07-06 | 삼성전자주식회사 | 공유된 비트라인을 갖는 플래쉬 메모리 소자 및 그의제조방법 |
KR100660880B1 (ko) * | 2005-10-12 | 2006-12-26 | 삼성전자주식회사 | 복수의 스토리지 노드 전극들을 구비하는 반도체 메모리소자의 제조 방법 |
EP1941638A2 (en) | 2005-10-27 | 2008-07-09 | Qualcomm Incorporated | Method and apparatus for estimating reverse link loading in a wireless communication system |
US8852851B2 (en) | 2006-07-10 | 2014-10-07 | Micron Technology, Inc. | Pitch reduction technology using alternating spacer depositions during the formation of a semiconductor device and systems including same |
US8670777B2 (en) | 2006-09-08 | 2014-03-11 | Qualcomm Incorporated | Method and apparatus for fast other sector interference (OSI) adjustment |
JP2008300381A (ja) * | 2007-05-29 | 2008-12-11 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
KR101170756B1 (ko) * | 2007-07-03 | 2012-08-02 | 마커스 에이. 캐츠 | 바카라 게임에서 레이트 베팅 |
JP2009253144A (ja) * | 2008-04-09 | 2009-10-29 | Toshiba Corp | 半導体装置およびその製造方法 |
US7989307B2 (en) * | 2008-05-05 | 2011-08-02 | Micron Technology, Inc. | Methods of forming isolated active areas, trenches, and conductive lines in semiconductor structures and semiconductor structures including the same |
US10151981B2 (en) * | 2008-05-22 | 2018-12-11 | Micron Technology, Inc. | Methods of forming structures supported by semiconductor substrates |
US8273634B2 (en) | 2008-12-04 | 2012-09-25 | Micron Technology, Inc. | Methods of fabricating substrates |
US8247302B2 (en) | 2008-12-04 | 2012-08-21 | Micron Technology, Inc. | Methods of fabricating substrates |
US8796155B2 (en) | 2008-12-04 | 2014-08-05 | Micron Technology, Inc. | Methods of fabricating substrates |
US7919792B2 (en) * | 2008-12-18 | 2011-04-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Standard cell architecture and methods with variable design rules |
KR101087830B1 (ko) * | 2009-01-05 | 2011-11-30 | 주식회사 하이닉스반도체 | 반도체 소자의 레이아웃 |
US8268543B2 (en) | 2009-03-23 | 2012-09-18 | Micron Technology, Inc. | Methods of forming patterns on substrates |
EP4350782A3 (en) | 2009-04-21 | 2024-07-10 | Tetrasun, Inc. | High-efficiency solar cell structures and methods of manufacture |
US9330934B2 (en) | 2009-05-18 | 2016-05-03 | Micron Technology, Inc. | Methods of forming patterns on substrates |
US20110129991A1 (en) * | 2009-12-02 | 2011-06-02 | Kyle Armstrong | Methods Of Patterning Materials, And Methods Of Forming Memory Cells |
WO2011119910A2 (en) | 2010-03-26 | 2011-09-29 | Tetrasun, Inc. | Shielded electrical contact and doping through a passivating dielectric layer in a high-efficiency crystalline solar cell, including structure and methods of manufacture |
US8518788B2 (en) | 2010-08-11 | 2013-08-27 | Micron Technology, Inc. | Methods of forming a plurality of capacitors |
US8455341B2 (en) | 2010-09-02 | 2013-06-04 | Micron Technology, Inc. | Methods of forming features of integrated circuitry |
WO2012146630A1 (en) | 2011-04-29 | 2012-11-01 | F. Hoffmann-La Roche Ag | N-terminal acylated polypeptides, methods for their production and uses thereof |
US8575032B2 (en) | 2011-05-05 | 2013-11-05 | Micron Technology, Inc. | Methods of forming a pattern on a substrate |
JP2013012553A (ja) | 2011-06-28 | 2013-01-17 | Toshiba Corp | 半導体記憶装置 |
US8635573B2 (en) * | 2011-08-01 | 2014-01-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of fabricating a semiconductor device having a defined minimum gate spacing between adjacent gate structures |
US9076680B2 (en) | 2011-10-18 | 2015-07-07 | Micron Technology, Inc. | Integrated circuitry, methods of forming capacitors, and methods of forming integrated circuitry comprising an array of capacitors and circuitry peripheral to the array |
US9177794B2 (en) | 2012-01-13 | 2015-11-03 | Micron Technology, Inc. | Methods of patterning substrates |
US8629048B1 (en) | 2012-07-06 | 2014-01-14 | Micron Technology, Inc. | Methods of forming a pattern on a substrate |
JP6457829B2 (ja) * | 2015-02-05 | 2019-01-23 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US10854518B2 (en) * | 2018-10-30 | 2020-12-01 | Taiwan Semiconductor Manufacturing Co., Ltd. | Configuring different via sizes for bridging risk reduction and performance improvement |
CN111640743B (zh) * | 2019-06-05 | 2022-02-08 | 福建省晋华集成电路有限公司 | 存储器及其形成方法 |
US10998319B1 (en) * | 2020-02-25 | 2021-05-04 | Nanya Technology Corporation | Memory structure |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2624736B2 (ja) * | 1988-01-14 | 1997-06-25 | 株式会社東芝 | 半導体装置の製造方法 |
KR910008650Y1 (ko) * | 1989-05-16 | 1991-10-26 | 원정희 | 형광등 기구 |
JPH0350770A (ja) * | 1989-07-18 | 1991-03-05 | Seiko Epson Corp | Mos型半導体集積回路装置 |
KR950011636B1 (ko) | 1992-03-04 | 1995-10-07 | 금성일렉트론주식회사 | 개선된 레이아웃을 갖는 다이내믹 랜덤 액세스 메모리와 그것의 메모리셀 배치방법 |
JP2889061B2 (ja) * | 1992-09-25 | 1999-05-10 | ローム株式会社 | 半導体記憶装置およびその製法 |
JPH06151748A (ja) * | 1992-10-30 | 1994-05-31 | Nec Corp | 半導体装置の製造方法 |
JP3355511B2 (ja) * | 1995-02-28 | 2002-12-09 | 日本テキサス・インスツルメンツ株式会社 | 半導体装置の製造方法 |
JP3532325B2 (ja) * | 1995-07-21 | 2004-05-31 | 株式会社東芝 | 半導体記憶装置 |
JP2000077620A (ja) * | 1998-08-31 | 2000-03-14 | Nec Corp | Dram及びその製造方法 |
-
1998
- 1998-05-29 TW TW087108442A patent/TW454339B/zh not_active IP Right Cessation
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-
2002
- 2002-08-27 US US10/227,799 patent/US6649956B2/en not_active Expired - Lifetime
-
2003
- 2003-09-04 US US10/653,889 patent/US7042038B2/en not_active Expired - Lifetime
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100866710B1 (ko) * | 2002-07-18 | 2008-11-03 | 주식회사 하이닉스반도체 | 반도체 소자의 워드라인 형성 방법 |
KR100914972B1 (ko) * | 2003-03-12 | 2009-09-02 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
Also Published As
Publication number | Publication date |
---|---|
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US6649956B2 (en) | 2003-11-18 |
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