KR20010008513A - 반도체 소자의 테스트 패턴 형성방법 - Google Patents

Abstract

본 발명은 반도체 소자의 오버레이 측정 및 모니터링 패턴을 포함하는 테스트 패턴을 형성하는 방법에 있어서, 패턴 모서리 부분의 스트레스를 완화시키기 위하여 원형 형태로 형성하고, 오버레이 측정 패턴의 경우에는 모서리만 굴곡진 형태로 형성함으로써 후속 열공정에 의해 패턴막이 수축될 때 모서리 부분의 수축력을 최대로 분산시켜 패턴의 모서리 부분에 자주 발생하는 크랙을 방지한다.

Description

반도체 소자의 테스트 패턴 형성방법{Method of forming test pattern in semiconductor device}

본 발명은 반도체 소자의 제조 공정에 관한 것으로서, 특히 노광용 마스크를 제작하는데 있어서 요구되는 오버레이 측정 패턴 또는 공정 모니터링 패턴 등의 반도체 소자의 테스트 패턴 형성방법에 관한 것이다.

반도체장치의 고집적화에 따라 디자인룰(Design rule)이 계속 감소되고, 이로 인해 소자 형성을 위한 공정 마진의 확보가 큰 문제가 되고 있다. 특히, DRAM(Dynamic Random Access Memory), 로직 및 이를 원-칩(one-chip)으로 제조하는 MML(Merged Memory Logic) 소자의 금속배선의 패턴 밀도에 따라 금속간 산화막(Inter-Metal Oxide)의 평탄화 공정인 화학기계적연마(chemical mechanical polishing: 이하 CMP라 함)공정 후에 금속 위에 잔류하는 산화막과 연마되는 산화막의 양이 달라 CMP 연마목표를 정확하게 설정하는 데 어려움이 있었다. 이러한 문제는 때로 과도한 평탄화를 야기하여 금속배선이 드러나는 현상까지 보여 후속 공정에서 많은 문제가 발생한다.

일반적으로, CMP 공정에서는 연마 전과 후의 산화막이 적층된 위치에서 잔류 산화막의 두께를 측정하여 연마량을 알아낸다. 그러나, 패턴 밀도에 따른 산화막 연마량과 잔류 산화막을 측정하는 패턴이 없어서 주사전자현미경(Scanning Electron Microscope; SEM)에 의한 단면 관찰에 의해 CMP 이후의 금속 위의 산화막 연마정도를 측정한다. 그러나, 패턴에 따른 CMP 연마정도를 고려하지 못하기 때문에, 과도 CMP를 야기하여 금속배선이 드러나는 현상까지 보여 후속 공정에서 결함(defect)을 유발하기도 한다.

또한, 종래의 검측장비에 의해서는 좁은 선폭의 금속배선 위의 잔류 산화막 두께를 측정할 수 없기 때문에, 고집직화되고 있는 현재의 디자인 룰에 있어서 금속패턴 위의 실측값을 정확히 알 수 없었다. 이에 따라, 스크라이브라인(scribe line) 지역에 식각 모니터링 패턴(monitoring pattern)을 위치시켜 이의 두께를 측정하는 간접적인 방법을 이용하여, 연마정도를 알아내고 있다.

한편, 반도체 소자가 형성된 웨이퍼에는 상술한 모니터링 패턴 뿐만 아니라 반도체칩의 레이아웃 구성에 포함되는 여러 가지 패턴들과 전, 후 노광공정사이의 정확한 레이아웃 정렬, 즉 상부와 하부의 마스크 정렬을 맞추기 위해 사용되는 오버레이 측정 패턴들을 포함하고 있다.

도 1은 종래 기술에 의한 오버레이 측정 또는 모니터링 패턴을 나타낸 도면으로서, 이러한 패턴들(12)은 대개 반도체 소자가 형성된 웨이퍼 동일 평면상의 절연막(10) 내에 위치하게 된다. 도 1에 도시된 바와 같이, 웨이퍼에 형성된 오버레이 측정 패턴이나 모니터링 패턴은 테스트할 수 있는 충분한 영역을 확보하기 위해서 5×5㎛²이상의 큰 크기로 구성되며 대개 직사각형이나 정사각형의 사면체 박스 형태로 제작된다.

도 2는 도 1의 모니터링 패턴이 후속 열처리 공정에 의해 막이 수축된 상태를 나타낸 도면이다. 이를 참조하면, 다양한 반도체 소자와 다수의 테스트 패턴(예를 들면 모니터링 패턴, 오버레이 측정 패턴)을 갖는 웨이퍼는 반도체 소자 공정시 여러번의 열처리 공정을 거치게 되는데, 이러한 열처리 공정시 테스트 패턴의 막질이 수축되는 경우가 종종 발생한다. 도 2에 표시한 화살표 방향으로 패턴의 수축이 일어나면 테스트 패턴의 모서리 부분에서 가장 많이 크랙(crack)이 발생하게 된다. 이러한 크랙 현상은 패턴 주위를 감싸는 절연막(10)과의 틈을 생성하여 하부에 위치한 다른 반도체 소자의 전기적 열화 현상을 초래하게 되는 문제점이 있었다.

따라서, 본 발명의 목적은 이와 같은 종래기술의 문제점을 해결하기 위하여 오버레이 측정 패턴 및 모니터링 패턴의 형태를 원형으로 형성함으로써 후속 열공정에 의해 패턴 막이 수축될 때 모서리 부분의 수축력을 분산시켜 패턴의 모서리 부분에 자주 발생하는 크랙을 방지하는 반도체 소자의 테스트 패턴 형성방법을 제공하는데 있다.

도 1은 종래 기술에 의한 오버레이 측정 또는 모니터링 패턴을 나타낸 도면,

도 2는 도 1의 모니터링 패턴이 후속 열처리 공정에 의해 막이 수축된 상태를 나타낸 도면,

도 3은 본 발명에 따른 반도체 소자의 모서리 부분이 굴곡진 오버레이 측정용 테스트 패턴을 나타낸 도면,

도 4는 도 3의 오버레이 측정 패턴의 평면도,

도 5는 레티클 제작시 원형 내부를 노광하는 도 4에 도시된 테스트 패턴에서의 A 부분을 확대한 평면도,

도 6은 본 발명의 다른 실시예에 따른 반도체 소자의 테스트 패턴을 나타낸 평면도.

* 도면의 주요 부분에 대한 부호의 설명 *

10 : 절연막 12 : 직사각형 또는 정사각형 패턴

14 : 크랙부분 20 : 모서리가 굴곡진 원형 패턴

20a : 원형 패턴 20b : 타원형 패턴

상기 목적을 달성하기 위하여 본 발명은 반도체 소자의 제조공정 중 모니터링 패턴 내지 오버레이 측정 패턴을 포함한 테스트 패턴을 형성함에 있어서, 테스트 패턴의 평면을 원형의 형태로 형성하는 것을 특징으로 한다.

그리고, 본 발명은 오버레이 이외의 테스트 패턴의 평면을 원형 내지 타원형 형태로 형성하는 것을 특징으로 한다.

또한, 본 발명은 테스트 패턴이 오버레이 측정 패턴일 경우 패턴의 평면은 패턴의 수평선이 소정 길이 이상의 일직선을 갖고 수평선이 서로 연결되는 모서리 부분을 굴곡지게 하여 모서리만 굴곡진 원형 형태로 형성한다. 여기서, 테스트 패턴이 오버레이 측정 패턴일 경우 패턴 평면의 일직선 길이를 3㎛이상으로 한다.

또한, 본 발명은 패턴의 디파인용 레티클 제작시 모서리 부분의 그리드 크기를 0.16㎛이하로 하는데, 패턴의 디파인용 레티클 제작시 마스크 공정후 노광되는 영역과 노광되지 않는 영역의 경계면의 그리드 블록 처리는 디파인될 라인을 기준으로 한 그리드 블록내에서 노광이 되지 않는 영역이 노광되는 영역보다 많은 블록을 크롬으로 코팅하도록 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 보다 상세하게 설명하고자 한다.

본 발명의 테스트 패턴(모니터링 패턴, 오버레이 측정 패턴 포함)은 반도체 소자의 열처리 공정에 의해 패턴 모서리에서 주로 발생하는 수축력을 감소하기 위하여 패턴의 평면을 원형의 형태로 제조된다.

도 3은 본 발명에 따른 반도체 소자의 모서리 부분이 굴곡진 오버레이 측정용 테스트 패턴을 나타낸 도면이고, 도 4는 도 3의 오버레이 측정 패턴의 평면도이다.

이를 참조하면, 본 발명에 따른 오버레이 측정 패턴 제조 방법은 도 4에 도시된 바와 같이 마스크 공정시 상/하부 패턴사이의 정렬 수준을 정확히 파악하기 위해서 패턴(20)을 다음과 같이 형성한다.

즉, 본 발명의 오버레이 측정 패턴(20)은 수평선이 소정 길이 이상의 일직선을 갖고 수평선이 서로 연결되는 모서리 부분을 굴곡지게 하여 모서리만 굴곡진 원형 형태로 형성한다. 여기서, 패턴(20) 평면의 일직선 길이는 오버레이 측정에 영향을 미치지 않는 최소의 길이인 3㎛이상으로 한다.

이때, 모서리 부분의 굴곡 처리는 UV(Ultra Violet, 파장 248㎚) 광원을 사용하는 노광장비를 기준으로 할 경우 노광 공정의 디파인(define) 능력이 약 0.18㎛이다. 이에, 본 발명은 레티클(reticle) 제작시 웨이퍼 상의 테스트 패턴 형성 기준으로 패턴의 모서리 부분에 해당하는 그리드(grid) 크기를 0.16㎛이하로 설정하여 패턴의 일직선 수평면이 만나는 모서리 부분을 완만한 굴곡 형태로 형성한다.

도 5는 레티클 제작시 원형 내부를 노광하는 도 4에 도시된 테스트 패턴에서의 A 부분을 확대한 평면도이다.

도 5를 참조하면, 본 발명의 테스트 패턴 형성을 위한 디파인용 레티클 제작시 마스크 공정 후에 노광되는 지역(a)과 노광되지 않는 지역(c) 경계면의 그리드 블록 처리는 디파인될 라인(b)을 기준으로 한 그리드 블록내에서 노광이 되지 않는 지역이 노광되는 지역보다 많은 블록을 크롬(Cr)으로 코팅하는 방법으로 제작한다. 이에 따라, 본 발명은 테스트 패턴을 위한 레티클의 모서리 부분을 최대한 완만한 굴곡을 갖는 형태로 얻을 수 있다.

도 6은 본 발명의 다른 실시예에 따른 반도체 소자의 테스트 패턴을 나타낸 평면도로서, 본 발명의 오버레이 측정 패턴이외의 테스트 패턴은 그 용도에 따라 전체 평면이 완전한 원형(20a) 또는 타원형(20b) 형태를 갖는다.

이 패턴들은 오버레이 측정 패턴처럼 박스(box) 형태를 유지하되, 패턴의 네 모서리를 최대한 완만하게 굴곡 처리한 원형이나 타원형으로 제작할 수도 있어 박막의 스트레스를 최대한 이완시킨다. 또한, 레티클의 제작시 모서리의 굴곡 처리는 상술한 오버레이 측정 패턴의 제작 방법과 동일하다.

상술한 바와 같이 본 발명에 따른 반도체 소자의 테스트 패턴 형성방법은 반도체 소자의 제조 공정에 사용되는 패턴의 고유 스트레스 특성에 관계없이 후속 열공정에 의한 크랙 현상을 예방할 수 있다.

이에 따라, 본 발명은 테스트 패턴의 크랙으로 인해 다른 반도체 소자들이 전기적으로 그 특성이 저하되면서 오염되는 것을 막을 수 있어 제품의 생산성을 높인다.

Claims (6)

1. 반도체 소자의 제조공정 중 모니터링 패턴 내지 오버레이 측정 패턴을 포함한 테스트 패턴을 형성함에 있어서,

   상기 테스트 패턴의 평면을 원형의 형태로 형성하는 것을 특징으로 하는 반도체 소자의 테스트 패턴 형성방법.
2. 제 1항에 있어서, 상기 오버레이 이외의 테스트 패턴의 평면을 원형 내지 타원형 형태로 형성하는 것을 특징으로 하는 반도체 소자의 테스트 패턴 형성방법.
3. 제 1항에 있어서, 상기 테스트 패턴이 오버레이 측정 패턴일 경우 패턴의 평면은 패턴의 수평선이 소정 길이 이상의 일직선을 갖고 수평선이 서로 연결되는 모서리 부분을 굴곡지게 하여 모서리만 굴곡진 원형 형태로 형성하는 것을 특징으로 하는 반도체 소자의 테스트 패턴 형성방법.
4. 제 3항에 있어서, 상기 테스트 패턴이 오버레이 측정 패턴일 경우 패턴 평면의 일직선 길이를 3㎛이상으로 하는 것을 특징으로 하는 반도체 소자의 테스트 패턴 형성방법.
5. 제 1항 내지 제 3항에 있어서, 상기 패턴의 디파인용 레티클 제작시 모서리 부분의 그리드 크기를 0.16㎛이하로 하는 것을 특징으로 하는 반도체 소자의 테스트 패턴 형성방법.
6. 제 4항에 있어서, 상기 패턴의 디파인용 레티클 제작시 마스크 공정후 노광되는 영역과 노광되지 않는 영역의 경계면의 그리드 블록 처리는 디파인될 라인을 기준으로 한 그리드 블록내에서 노광이 되지 않는 영역이 노광되는 영역보다 많은 블록을 크롬으로 코팅한 것을 특징으로 하는 반도체 소자의 테스트 패턴 형성방법.