KR20100089503A - 반도체 소자 패턴 및 이를 이용한 패턴 선폭 측정 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 44
- 239000004065 semiconductor Substances 0.000 title claims abstract description 42
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 31
- 239000000758 substrate Substances 0.000 claims description 9
- 238000004519 manufacturing process Methods 0.000 claims description 5
- 230000002093 peripheral effect Effects 0.000 claims description 4
- 238000005530 etching Methods 0.000 description 7
- 238000001312 dry etching Methods 0.000 description 5
- 230000005540 biological transmission Effects 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 238000012795 verification Methods 0.000 description 4
- 239000011651 chromium Substances 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 238000010884 ion-beam technique Methods 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 238000002372 labelling Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000005507 spraying Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000004148 unit process Methods 0.000 description 1
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- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
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- G03F7/70—Microphotolithographic exposure; Apparatus therefor
- G03F7/70483—Information management; Active and passive control; Testing; Wafer monitoring, e.g. pattern monitoring
- G03F7/70605—Workpiece metrology
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- H01L21/67005—Apparatus not specifically provided for elsewhere
- H01L21/67242—Apparatus for monitoring, sorting or marking
- H01L21/67253—Process monitoring, e.g. flow or thickness monitoring
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- H—ELECTRICITY
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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- Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
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Abstract
본 발명은 반도체 소자 패턴 및 이를 이용한 패턴 선폭 측정 방법에 관한 것으로, 일방향으로 형성되는 라인 형태의 포토 레지스트 패턴이 서로 인접하여 배치되는 다수의 제1 게이트 패턴들과, 상기 제1 게이트 패턴들과 동일한 방향의 라인 형태이고 상기 제1 게이트 패턴보다 폭이 넓은 포토 레지스트 패턴이며 상기 제1 게이트 패턴들과 인접하여 배치되는 다수의 제2 게이트 패턴들 및 상기 제1 게이트 패턴들의 일단의 부근에 배치되는 포토 레지스트 패턴인 표지 패턴을 포함하기 때문에, 협소하고 유사한 선폭을 갖는 다수의 게이트 패턴이 인접하여 형성된 포토 레지스트 패턴의 선폭 측정시 자동으로 지정(addressing)하는 것이 가능하기 때문에, 수동으로 지정(addressing)하는 것에 비해 공정시간을 단축시킬 수 있다.
게이트 패턴, 포토 레지스트 패턴, CD-SEM, addressing
Description
본 발명은 반도체 소자 패턴 및 이를 이용한 패턴 선폭 측정 방법에 관한 것으로, 특히 미세한 선폭을 갖는 포토 레지스트 패턴의 선폭을 특정할 수 있는 반도체 소자 패턴 및 이를 이용한 패턴 선폭 측정 방법에 관한 것이다.
반도체 메모리 디바이스 제조에 적용되는 여러 단위 공정 중 식각 공정은 웨이퍼 표면 상부에 여러가지 기능을 수행하는 물질막 패턴을 형성하기 위해 진행되는 메인 공정중의 하나이다. 이러한 식각 공정은 반도체 기판 상부에 증착된 전체 물질막 중에서 필요한 부분은 남겨두고 불필요한 부분은 제거하기 위한 공정으로서, 크게 습식 식각 및 건식 식각으로 구분할 수 있다. 상기 습식 식각은 용액성 화학물질을 사용하여 물질막을 패터닝하는 식각 방법이며, 건식 식각은 용액성 화학물질을 사용하지 않고 가스 플라즈마나 이온빔 또는 스퍼터링을 이용하여 물질막을 패터닝하는 식각 방법이다. 그러나, 반도체 소자의 고집적화 추세가 가속됨에 따라 메모리셀을 구성하는 각각의 단위 영역들간의 단차가 증가하여 종횡비(aspect ratio)가 증가되고, 이러한 반도체 소자의 고집적화에 대응하기 위하여 회로패턴의 선폭이 더욱 미세해지고 있는 바, 보다 정밀한 패턴 형성이 가능한 건식 식각이 널리 이용되고 있다.
이러한 건식 식각 공정시 식각 마스크로 사용하기 위해 레티클(마스크)에 새겨진 패턴을 웨이퍼상의 포토 레지스트막에 옮기는 포토 리소그래피 공정은, 웨이퍼 전면 상부에 감광막(photoresist)을 도포하는 단계, 상기 웨이퍼 전면 상부에 도포된 상기 감광막의 균일도를 유지하기 위해 열을 가하는 베이크(bake) 단계, 자외선등의 빛을 조사하여 레티클(마스크)에 형성된 패턴대로 해당 부위의 감광막을 국부적으로 노광하는 단계, 상기 노광이 끝난 웨이퍼에 현상 용액을 분사시켜 노광시 빛이 조사된 부분 또는 빛이 조사되지 않은 부분을 화학작용에 의해 제거하는 현상 단계 및 현상된 상태와 정렬된 상태를 측정하고 결함을 검사하는 단계로 진행된다.
검사 단계에서는 오버레이(overlay) 확인 작업과 함께 전자 주사빔 현미경(Scanning Electronic beam Microscope:SEM)을 이용해서 웨이퍼 상에 전사된 패턴의 폭이 원하는 폭의 CD(Critical Dimension)로 형성되었는지를 확인하게 된다. 그러나, 반도체 칩 제조공정에 있어 집적도의 증가로 인해 각 공정 단계별로 검사해야할 CD(Critical Dimension) 측정 포인트수가 점차 늘어나고 있는 바, CD-SEM(Critical Dimension Scanning Electronic beam Microscope) 장비를 이용하여 자동으로 포토 레지스트 패턴의 선 폭을 측정하는 기술이 중요하게 대두되고 있다.
본 발명은 협소하고 유사한 선폭을 갖는 다수의 게이트 패턴이 인접하여 형성된 포토 레지스트 패턴의 선폭 측정시, 게이트 패턴과 인접한 영역에 표지 패턴이 배치된 포토 레지스트 패턴을 구비하고, CD-SEM 장비에서 표지 패턴의 위치를 자동으로 1차 지정(addressing)한 뒤, 표지 패턴의 위치에서 수평 또는 수직 방향으로 이동하여 게이트 패턴의 위치를 자동으로 2차 지정하여 게이트 패턴의 폭을 측정할 수 있다.
본 발명의 일실시예에 따른 반도체 소자의 패턴은, 일방향으로 형성되는 라인 형태의 포토 레지스트 패턴이 서로 인접하여 배치되는 다수의 제1 게이트 패턴들과, 상기 제1 게이트 패턴들과 동일한 방향의 라인 형태이고 상기 제1 게이트 패턴보다 폭이 넓은 포토 레지스트 패턴이며 상기 제1 게이트 패턴들과 인접하여 배치되는 다수의 제2 게이트 패턴들 및 상기 제1 게이트 패턴들의 일단의 부근에 배치되는 포토 레지스트 패턴인 표지 패턴을 포함한다.
상기 제1 게이트 패턴이 3개 내지 5개 배치될 때마다 상기 표지 패턴이 하나씩 배치될 수 있다. 상기 표지 패턴은 상기 게이트 패턴과 100nm 내지 300nm의 간격으로 배치될 수 있다 상기 표지 패턴은 정방형일 수 있다. 상기 표지 패턴은 한 변의 길이가 80nm 내지 150nm일 수 있다. 상기 제1 게이트 패턴은 플래시 메모리 소자의 워드 라인과 대응할 수 있다. 상기 제2 게이트 패턴은 플래시 메모리 소자 의 선택 라인과 대응할 수 있다. 상기 표지 패턴은 플래시 메모리 소자에서 셀 영역과 주변 회로 영역 사이에 배치될 수 있다.
본 발명의 다른 실시예에 따른 패턴 선폭 측정 방법은, 전술한 반도체 소자용 패턴이 형성된 반도체 기판이 구비되는 단계와, CD-SEM(Critical Dimension Scanning Electronic beam Microscope) 장비를 이용하여 상기 표지 패턴의 위치를 1차 지정(addressing)하는 단계 및 상기 표지 패턴의 위치에서 수평 또는 수직 방향으로 이동하여 상기 제1 게이트 패턴의 위치를 2차 지정하는 단계를 포함한다.
상기 1차 지정 또는 상기 2차 지정은 자동으로 실시할 수 있다. 상기 1차 지정시 CD-SEM장비에서 20k 내지 100k 배로 확대할 수 있다.
본 발명의 반도체 소자 패턴 및 이를 이용한 패턴 선폭 측정 방법에 따르면, 협소하고 유사한 선폭을 갖는 다수의 게이트 패턴이 인접하여 형성된 포토 레지스트 패턴의 선폭 측정시 자동으로 지정(addressing)하는 것이 가능하기 때문에, 수동으로 지정(addressing)하는 것에 비해 공정시간을 단축시킬 수 있다. 따라서 공정 수율을 향상시킬 수 있어 더욱 효율적인 반도체 소자의 제조 공정이 가능하다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다.
그러나, 본 발명은 이하에서 설명하는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예 에 한정되는 것은 아니다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1은 본 발명의 제1 실시예에 따른 반도체 소자 패턴을 설명하기 위하여 도시한 반도체 소자 패턴의 평면도이다. 특히, 도 1은 반도체 소자 중 플래시 메모리 소자와 같이 라인(line) 형태의 다수의 게이트들을 형성하기 위한 식각 공정시 마스크로 사용되는 포토 레지스트 패턴을 도시한 것이다.
도 1을 참조하면, 본 발명의 제1 실시예에 따라 형성된 포토 레지스트 패턴은 제1 게이트 패턴(110)들, 제2 게이트 패턴(112)들 및 제1 게이트 패턴(110)들과 인접하여 형성되는 표지 패턴(120)을 포함한다. 제1 게이트 패턴(110) 및 제2 게이트 패턴(112)은 라인 형태로 형성되는 게이트를 형성하기 위하여 식각하고자 하는 게이트 적층막들(도시하지 않음) 상부에 라인 형태로 형성된다. 즉, 제1 게이트 패턴(110)은 일방향으로 형성되는 라인 형태의 포토 레지스트 패턴이 서로 인접하여 형성되고, 제2 게이트 패턴(112)은 제1 게이트 패턴(110)들과 동일한 방향의 라인 형태이고 제1 게이트 패턴(110)보다 폭이 넓게 형성된 포토 레지스트 패턴이며 제1 게이트 패턴(110)들과 인접하여 형성된다.
제1 게이트 패턴(110) 및 제2 게이트 패턴(112)은 반도체 기판의 셀 영역(B)에 형성된다. 제1 게이트 패턴(110)과 제2 게이트 패턴(112)의 폭은 서로 다르게 형성될 수 있으며, 제2 게이트 패턴(112)의 폭이 제1 게이트 패턴(110)의 폭보다 넓게 형성될 수 있다. 한 쌍의 제2 게이트 패턴(112)이 인접하여 형성되며, 제2 게이트 패턴(122)들의 양쪽으로 다수의 제1 게이트 패턴(110)들이 형성된다. 제1 게이트 패턴(110)들은 16개, 32개 또는 64개가 연속으로 인접하여 형성될 수 있다. 플래시 메모리 소자의 경우, 제1 게이트 패턴(110)은 워드 라인(word line)과 대응하며 제2 게이트 패턴(112)은 소스 선택 라인(Source Select Line; SSL) 또는 드레인 선택 라인(Drain Select Line; DSL)과 같은 선택 라인과 대응할 수 있다. 즉, 제1 게이트 패턴(110)은 워드 라인을 형성하기 위한 포토 레지스트 패턴이며 제2 게이트 패턴(112)은 선택 라인을 형성하기 위한 포토 레지스트 패턴일 수 있다.
표지 패턴(120)은 제1 게이트 패턴(110) 일단의 부근에 위치하여 반도체 소자 동작에 영향을 주지 않는 영역에 형성된다. 즉, 플래시 메모리 소자의 경우, 표지 패턴(120)은 반도체 기판의 셀(B) 영역 및 주변 회로 영역(도시하지 않음)의 사이의 영역(A)에 형성되며, 반도체 기판의 활성 영역이나 반도체 기판 상에 형성되는 비트 라인 등이 형성되는 영역과 겹치지 않게 형성된다. 표지 패턴(120)이 형성되는 개수는 CD-SEM 장비의 해상도가 높을수록 적게 형성되며, 예를 들어 3개 내지 5개의 제1 게이트 패턴(110) 당 하나씩 형성할 수 있다. 한편, 후속하는 제1 게이트 패턴(110) 및 제2 게이트 패턴(112)을 이용한 식각 공정시, 표지 패턴(120)이 디싱(dishing) 현상 등으로 인하여 저절로 소실될 수 있는 크기로 형성함으로써, 표지 패턴(120)이 후속하는 공정에서 잔류하지 않도록 하는 것이 바람직하다.
표지 패턴(120)은 제1 게이트 패턴(110)과의 거리(d)를 100nm 내지 300nm로 형성하며, 가로(q1)와 세로(q2)의 크기가 동일하게 80nm 내지 150nm인 정방형으로 형성할 수 있다. 하지만, 본 발명은 이에 한정하지 않으며, 표지 패턴(120)의 크기는 노광 및 현상으로 형성이 가능한 최소한의 크기로 형성하며 CD-SEM 장비의 해상도에 따라 인식 가능한 최소한의 크기로 형성할 수 있다. 예를 들어, 표지 패턴(120)은 CD-SEM 장비를 통해 20k 내지 1000k로 확대한 범위 내에서 인식될 수 있는 크기로 형성할 수 있다. 또한, 표지 패턴(120)의 형상은 정방형으로 한정하지 않고 원형이나 다각형 등 패턴 형성이 용이하며 CD-SEM 장비를 통해 인식이 용이한 다양한 형태로 형성될 수 있음은 당연하다.
도 2는 본 발명의 제1 실시예에 따른 반도체 소자 패턴의 형성 방법을 설명하기 위하여 도시한 레티클(reticle)의 평면도이다.
도 2를 참조하면, 본 발명에 따른 레티클은 석영(SiO2) 기판 상에 크롬(Cr) 등으로 형성된 차광 패턴(230)으로 한정되는 다수의 투광 패턴들(210, 212, 220)을 포함한다. 제1 투광 패턴(210)은 도 1의 제1 게이트 패턴(110)과 대응하고 제2 투광 패턴(212)은 도 2의 제2 게이트 패턴(112)과 대응하며 제3 투광 패턴(220)은 도 1의 표지 패턴(120)과 대응한다.
이에 따라, 도 1의 제1 게이트 패턴(110)과 제2 게이트 패턴(112)은 게이트를 형성하고자 하는 게이트 적층막(도시하지 않음) 상에 포토 레지스트 막을 형성하고, 포토 레지스트 막에 대해 도 2의 레티클을 이용한 노광 공정 및 현상액을 이용한 현상 공정을 거쳐 형성된다. 이후에, 제1 게이트 패턴(110)과 제2 게이트 패 턴(112)을 형성한 뒤 제1 게이트 패턴(110)과 제2 게이트 패턴(112)이 원하는 폭으로 형성되었는지 확인하는 검증 공정을 실시한다.
그런데, 반도체 소자가 고집적화됨에 따라 단위 면적당 형성되는 패턴의 수가 증가하고 있기 때문에, 검증 공정으로 측정해야 하는 게이트 패턴의 수가 점차 늘어나고 있다. 따라서, CD-SEM 장비를 이용하여 자동으로 게이트 패턴의 선폭을 측정함으로써 검증 공정에 소요되는 시간을 줄이는 것이 필수적이다. CD-SEM 장비를 이용하여 자동으로 검증 공정을 수행하기 위해서는 선폭을 측정하고자 하는 패턴의 위치를 자동으로 지정(addressing)해야 한다.
그런데, 제2 게이트 패턴(112)과 같이 선 폭이 비교적 넓거나 제2 게이트 패턴(112)과 인접한 제1 게이트 패턴(110)과 같이 인접한 게이트 패턴들과의 폭이 차이가 있는 경우에는 선폭을 측정하고자 하는 패턴의 위치를 자동으로 지정(addressing)할 수 있지만, 상대적으로 협소하게 형성되며 인접한 패턴끼리 유사한 선폭으로 형성된 제1 게이트 패턴(110)의 중심부는 선폭을 측정하고자 하는 패턴의 위치를 자동으로 지정(addressing)하기가 어렵다. 이에 따라 불가피하게 수동으로(manual)로 선폭을 측정하고자 하는 패턴의 위치를 지정(addressing)하여 선폭을 측정할 수 밖에 없다. 그런데, 통상적으로 이와 같이 선폭을 측정해야 하는 지점은 약 1000곳 정도 되기 때문에 수동으로 측정하는 경우 공정 시간이 매우 늘어날 수 있다. 이는 반도체 소자의 제조 공정이 발전함에 따라 포토 레지스트 패턴의 선폭이 점차 협소하게 형성될수록 더욱 중요한 이슈가 된다.
따라서, 본 발명은 제1 게이트 패턴(110)의 주변부에 표지 패턴(120)을 더욱 형성하여 CD-SEM 장비를 이용하여 선폭을 측정하고자 하는 제1 게이트 패턴(110)의 위치를 자동으로 지정(addressing)할 때 표지 패턴(120)을 사용한다. 즉, 제1 게이트 패턴(110)의 선폭을 측정할 때, 먼저 도 1과 같이 형성된 포토 레지스트 패턴을 CD-SEM 장비에서 20k 내지 100k 배로 확대하고 표지 패턴(120)의 위치를 자동으로 1차 지정(addressing)한 뒤, 표지 패턴(120)의 위치에서 수평 또는 수직 방향으로 이동하여 제1 게이트 패턴(110)의 위치를 자동으로 2차 지정(addressing)한다. 이와 같이 본 발명은 제1 게이트 패턴(110)의 위치를 자동으로 지정(addressing)하는 것이 가능하기 때문에, 수동으로 지정(addressing)하는 것에 비해 공정시간을 단축시킬 수 있다.
도 3은 본 발명의 제2 실시예에 따른 반도체 소자 패턴을 설명하기 위하여 도시한 반도체 소자 패턴의 평면도이다. 도 3은 반도체 소자 중 플래시 메모리 소자와 같이 라인(line) 형태의 다수의 게이트들을 형성하기 위한 식각 공정시 마스크로 사용되는 포토 레지스트 패턴을 도시한 것이다.
도 3을 참조하면, 본 발명의 제2 실시예에 따라 형성된 포토 레지스트 패턴은 전술한 제1 실시예에 다른 포토 레지스트 패턴과 유사하며, 다만 표지 패턴(120)이 제1 게이트 패턴(110)의 양단에 형성된다. 즉, 플래시 메모리 소자의 경우, 표지 패턴(120)은 반도체 기판의 셀(B) 영역과 주변 회로 영역(도시하지 않음) 사이의 영역(A)에 형성되며, 또한 영역(A)의 반대측에도 표지 패턴(120)이 형성된다. 영역(A)의 반대측에 형성되는 표지 패턴(120)은 셀 동작에 영향을 주지 않는 곳에 배치된다. 또한, 제1 게이트 패턴(110)의 양측에 형성되는 표지 패턴(120)들 은 서로 엇갈리도록 형성된다. 이로써 제1 게이트 패턴(110)의 위치를 자동으로 지정(addressing)할 때 제1 게이트 패턴(110)의 양측에 형성되는 표지 패턴(120) 중 가까운 표지 패턴(120)을 선택하여 사용할 수 있다.
이와 같이, 제1 게이트 패턴(110)의 일측면에만 표지 패턴(120)을 형성하지않고 제1 게이트 패턴(110)의 양측에 표지 패턴(120)을 형성함으로써, 표지 패턴(120) 사이의 간격을 더욱 넓게 형성하면서도 제1 게이트 패턴(110)의 위치를 자동으로 지정할 수 있다.
도 1은 본 발명에 따른 반도체 소자 패턴을 설명하기 위하여 도시한 반도체 소자 패턴의 평면도이다.
도 2는 본 발명에 따른 반도체 소자 패턴의 형성 방법을 설명하기 위하여 도시한 레티클의 평면도이다.
Claims (13)
- 일방향으로 형성되는 라인 형태의 포토 레지스트 패턴이 서로 인접하여 배치되는 다수의 제1 게이트 패턴들;상기 제1 게이트 패턴들과 동일한 방향의 라인 형태이고 상기 제1 게이트 패턴보다 폭이 넓은 포토 레지스트 패턴이며 상기 제1 게이트 패턴들과 인접하여 배치되는 다수의 제2 게이트 패턴들; 및상기 제1 게이트 패턴들의 일단의 부근에 배치되는 포토 레지스트 패턴인 표지 패턴을 포함하는 반도체 소자의 패턴.
- 일방향으로 형성되는 라인 형태의 포토 레지스트 패턴이 서로 인접하여 배치되는 다수의 제1 게이트 패턴들;상기 제1 게이트 패턴들과 동일한 방향의 라인 형태이고 상기 제1 게이트 패턴보다 폭이 넓은 포토 레지스트 패턴이며 상기 제1 게이트 패턴들과 인접하여 배치되는 다수의 제2 게이트 패턴들; 및상기 제1 게이트 패턴들의 양단의 부근에 배치되는 포토 레지스트 패턴인 표지 패턴을 포함하는 반도체 소자의 패턴.
- 제1항 또는 제2항에 있어서,상기 제1 게이트 패턴이 3개 내지 5개 배치될 때마다 상기 표지 패턴이 하나씩 배치되는 반도체 소자의 패턴.
- 제1항 또는 제2항에 있어서,상기 표지 패턴은 상기 게이트 패턴과 100nm 내지 300nm의 간격으로 배치되는 반도체 소자의 패턴.
- 제1항 또는 제2항에 있어서,상기 표지 패턴은 정방형인 반도체 소자의 패턴.
- 제5항에 있어서,상기 표지 패턴은 한 변의 길이가 80nm 내지 150nm인 반도체 소자의 패턴.
- 제1항 또는 제2항에 있어서,상기 제1 게이트 패턴은 플래시 메모리 소자의 워드 라인과 대응하는 반도체 소자의 패턴.
- 제1항 또는 제2항에 있어서,상기 제2 게이트 패턴은 플래시 메모리 소자의 선택 라인과 대응하는 반도체 소자의 패턴.
- 제1항 또는 제2항에 있어서,상기 표지 패턴은 플래시 메모리 소자에서 셀 영역과 주변 회로 영역 사이에 배치되는 반도체 소자의 패턴.
- 제 2 항에 있어서,상기 제1 게이트 패턴들의 양단의 부근에 배치되는 표지 패턴 중 일단에 위치하는 표지 패턴과 타단에 위치하는 표지 패턴이 서로 어긋나게 배치되는 패턴 선폭 측정 방법.
- 제1항 내지 제9항 중 어느 하나의 항에 따른 반도체 소자의 패턴이 형성된 반도체 기판이 구비되는 단계;CD-SEM(Critical Dimension Scanning Electronic beam Microscope) 장비를 이용하여 상기 표지 패턴의 위치를 1차 지정(addressing)하는 단계; 및상기 표지 패턴의 위치에서 수평 또는 수직 방향으로 이동하여 상기 제1 게이트 패턴의 위치를 2차 지정하는 단계를 포함하는 패턴 선폭 측정 방법.
- 제10항에 있어서,상기 1차 지정 또는 상기 2차 지정은 자동으로 실시하는 패턴 선폭 측정 방법.
- 제10항에 있어서,상기 1차 지정시 CD-SEM장비에서 20k 내지 100k 배로 확대하는 패턴 선폭 측정 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090008791A KR20100089503A (ko) | 2009-02-04 | 2009-02-04 | 반도체 소자 패턴 및 이를 이용한 패턴 선폭 측정 방법 |
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| KR1020090008791A KR20100089503A (ko) | 2009-02-04 | 2009-02-04 | 반도체 소자 패턴 및 이를 이용한 패턴 선폭 측정 방법 |
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| Publication Number | Publication Date |
|---|---|
| KR20100089503A true KR20100089503A (ko) | 2010-08-12 |
Family
ID=42755385
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| KR1020090008791A KR20100089503A (ko) | 2009-02-04 | 2009-02-04 | 반도체 소자 패턴 및 이를 이용한 패턴 선폭 측정 방법 |
Country Status (1)
| Country | Link |
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| KR (1) | KR20100089503A (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101311578B1 (ko) * | 2011-08-01 | 2013-09-26 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 정의된 게이트 간격을 갖는 집적 회로 장치 및 집적 회로 장치의 설계 및 제조 방법 |
| CN104609202A (zh) * | 2013-11-04 | 2015-05-13 | 上海宝冶集团有限公司 | 一种大吨位托盘的集装箱装箱方法 |
| US10747123B2 (en) | 2017-11-21 | 2020-08-18 | Samsung Electronics Co., Ltd. | Semiconductor device having overlay pattern |
-
2009
- 2009-02-04 KR KR1020090008791A patent/KR20100089503A/ko not_active Application Discontinuation
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