KR20010006823A - 플라즈마 디스플레이 패널의 구동 방법 - Google Patents

플라즈마 디스플레이 패널의 구동 방법 Download PDF

Info

Publication number
KR20010006823A
KR20010006823A KR1020000013625A KR20000013625A KR20010006823A KR 20010006823 A KR20010006823 A KR 20010006823A KR 1020000013625 A KR1020000013625 A KR 1020000013625A KR 20000013625 A KR20000013625 A KR 20000013625A KR 20010006823 A KR20010006823 A KR 20010006823A
Authority
KR
South Korea
Prior art keywords
voltage
electrode
electrodes
display
discharge
Prior art date
Application number
KR1020000013625A
Other languages
English (en)
Other versions
KR100681773B1 (ko
Inventor
다까야마구니오
사끼다고이찌
요네다야수시
아와모또겐지
하시모또야수노부
요시가와가주오
기시도모까쓰
Original Assignee
아끼구사 나오유끼
후지쯔 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 아끼구사 나오유끼, 후지쯔 가부시끼가이샤 filed Critical 아끼구사 나오유끼
Publication of KR20010006823A publication Critical patent/KR20010006823A/ko
Application granted granted Critical
Publication of KR100681773B1 publication Critical patent/KR100681773B1/ko

Links

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/28—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels
    • G09G3/288—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels using AC panels
    • G09G3/291—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels using AC panels controlling the gas discharge to control a cell condition, e.g. by means of specific pulse shapes
    • G09G3/292—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels using AC panels controlling the gas discharge to control a cell condition, e.g. by means of specific pulse shapes for reset discharge, priming discharge or erase discharge occurring in a phase other than addressing
    • G09G3/2927—Details of initialising
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/28—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels
    • G09G3/288—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels using AC panels
    • G09G3/296—Driving circuits for producing the waveforms applied to the driving electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/06—Details of flat display driving waveforms
    • G09G2310/066—Waveforms comprising a gently increasing or decreasing portion, e.g. ramp

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Control Of Gas Discharge Display Tubes (AREA)
  • Transforming Electric Information Into Light Information (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

본 발명은 어드레싱의 전압 마진을 확대하고, 안정된 표시를 실현하는 것을 목적으로 한다.
면방전을 발생시키기 위한 제1 및 제2 표시 전극(X, Y)과, 표시 전극의 쌍방과 유전체층을 끼워서 교차하는 어드레스 전극(A)을 가진 플라즈마 디스플레이 패널에 있어서, 표시 내용에 따른 전하 분포를 형성하는 어드레싱의 준비 처리로서, 표시 전극끼리의 전극간(XY), 제1 표시 전극과 어드레스 전극과의 전극간(XA) 및 제2 표시 전극과 어드레스 전극과의 전극간(YA)의 3종의 전극간에 대해서, 화면을 구성하는 모든 셀의 동종의 전극간에 동일극성의 벽전압을 발생시키는 전하 형성과, 연속적 또는 단계적으로 단조 증가하는 점증 전압을 인가함으로써 상기 벽전압을 점감시키는 전하 조정을 한다.

Description

플라즈마 디스플레이 패널의 구동 방법{DRIVING METHOD OF PLASMA DISPLAY PANEL}
본 발명은 PDP(Plasma Display Panel:플라즈마 디스플레이 패널)의 구동 방법에 관한 것이다.
대화면의 텔레비전 표시 디바이스로서 면방전 형식의 AC형PDP가 상품화되고 있다. 여기서 말하는 면방전 형식은 휘도를 확보하는 표시 방전에서 양극 및 음극이 되는 제1 및 제2 표시 전극을, 전면측 또는 배면측의 기판 상에 평행으로 배열하는 형식이다. 면방전 형식에서는 컬러 표시를 위한 적(R), 녹(G) 및 청(B)의 3종의 형광체층을 표시 전극쌍으로부터 패널 두께 방향으로 멀리하여 배치할 수 있고, 이에 의하여 방전시의 이온 충격에 의한 형광체층의 열화를 경감하여 장수명의 컬러화면을 실현할 수 있다.
화면이 커질수록 셀 구조의 균등화가 어렵고, 셀이 작을수록 셀 구조의 미묘한 차이의 방전 특성에의 영향이 크다. 따라서 화면의 대형화 및 고세밀화를 더욱 진전시키기 위해서는 방전 특성의 산포를 허용할 수 있는 전압 마진이 넓은 구동 방법이 필요하다.
면방전형PDP의 전극 매트릭스 구조로서, 표시 전극쌍과 교차하도록 어드레스 전극을 배열한 "3전극 구조"가 널리 알려져 있다. 3전극 구조의 기본 형태는 화면의 각 행에 1쌍씩 표시 전극을 배치하는 것이다. 각 행의 표시 전극쌍의 배열 간격(면방전 갭길이)은 150∼200볼트 정도의 전압의 인가로 방전이 발생되도록 수십 ㎛ 정도로 선정된다. 인접하는 행끼리의 전극 갭은 면방전 갭길이보다 충분히 큰 값(수배 정도)으로 되고, 표시 전극의 배열 간격이 행과 행간에서 다르다. 3전극 구조의 다른 형태로서는 화면의 행수n에 1을 더한 개수의 표시 전극을 등간격으로 배열하고, 인접하는 전극끼리를 전극쌍으로 한 면방전을 발생시키는 전극 구성이 있다.
표시 시에는 표시 전극을 피복하는 유전체층의 메모리 기능이 이용된다. 즉 라인 주사 형식으로 표시 내용에 따른 대전 상태를 형성하는 어드레싱을 하고, 그 후에 각 행의 표시 전극쌍에 대하여 교번 극성의 점등 유지 전압(Vs)을 인가한다. 어드레싱에는 표시 전극쌍의 한쪽(제2 표시 전극)을 스캔 전극으로서 이용하고, 어드레스 전극을 데이터 전극으로서 이용한다.
점등 유지 전압(Vs)은 (1)식을 만족한다.
Vf-Vw＜Vs＜Vf…(1)
Vf:방전 개시 전압
Vw:표시 전극간의 벽전압
점등 유지 전압(Vs)의 인가에 의해서, 벽전하가 존재하는 셀에서만 셀 전압(Vc)(인가 전압과 벽전압의 합으로 실효　전압(Veff)이라고도 함)이 방전 개시 전압(Vf)을 넘어가 기판면을 따른 면방전이 발생된다. 점등 유지 전압(Vs)의 인가 주기를 짧게 하면, 외관 상으로 연속한 점등 상태가 얻어진다.
PDP의 셀은 2치 발광 소자이므로, 중간조는 셀마다 1필드의 방전 회수를 계조 레벨에 따라서 설정함으로써 재현된다. 컬러 표시는 계조 표시의 일종으로, 표시색은 3원색의 휘도의 조합에 의하여 결정된다. 또한 본 명세서의 "필드"란, 시계열의 화상 표시의 단위 화상이다. 텔레비전의 경우에는 인터레이스 형식의 프레임의 각 필드를 의미하고, 컴퓨터 출력으로 대표되는 논인터레이스 형식의 경우에는 프레임 자체를 의미한다. 계조 표시에는 1필드를 휘도의 웨이팅을 한 복수의 서브필드로 구성하고, 서브필드 단위의 점등의 유무의 조합에 의하여 1필드의 총방전 회수를 설정하는 방법이 이용된다. 점등 유지 전압(Vs)의 인가 주기(구동 주파수)를 일정으로 한 경우, 휘도의 웨이트가 다르면 점등 유지 전압(Vs)의 인가 시간이 다르다.
일반적으로, 서브필드에는 어드레싱 기간과 점등 유지 기간에 부가하여 어드레싱 준비 기간이 할당된다. 점등 유지의 종료 시점에서는 벽전하가 잔존하는 셀과 잔존하지 않는 셀이 혼재하므로, 어드레싱 준비 기간에서 모든 셀에 대해서 대전 상태를 균등화하여 어드레싱의 신뢰성을 높인다. 원리적으로는 기입형식의 어드레싱의 경우에는 어드레싱 준비 기간에서 모든 셀을 무대전 상태로 하고, 소거 형식의 어드레싱의 경우에는 모든 셀에 일정량의 벽전하를 형성하면 좋다. 그러나 실제로는 셀간에 방전 특성에 미묘한 산포가 있으므로, 모든 셀의 전하량을 동일하게 하면, 특성의 산포분만큼 어드레싱의 전압 마진이 좁아진다.
한편, 어드레싱의 전압 마진을 넓히기 위해서 전하 형성 과정과 전하 조정 과정으로 되는 준비 처리를 하는 수법이 제안되고 있다(미국 특허5745086호 및 일본 특원평10-157107호). 전하 형성 과정에서 모든 셀에 동일 극성의 벽전압을 발생시킨다. 이 때 전하량을 엄밀하게 제어할 필요는 없다. 전하 조정 과정에서는 완만한 구배의 점증 전압(여기서는 램프파형 전압으로 함)의 인가에 의하여 벽전압을 적절치까지 저감시킨다.
전하 조정의 원리를 설명한다. 본원의 발명자들에 의한 상기 일본 특원평10-157107호에 나타나는 선원 발명의 구동법과 같이, 적당히 완만한 램프파형 전압을 인가하면, 셀 전압(Vc)이 방전 개시 전압(Vf)에 달한 시점 이후에 미약한 방전이 주기적으로 일어나 벽전압이 서서히 저하한다. 셀 전압은 벽전압의 저하와 인가 전압의 상승에 동반하여 미소 변동을 하지만, 거의 방전 개시 전압(Vf)으로 유지된다. 또 상기 미국 특허 5745086호에 나타나는 종래법과 같이, 극단적으로 완만한 램프파형 전압을 인가한 경우에는 셀 전압(Vc)이 방전 개시 전압(Vf)에 가깝게 그것을 초과하지 않는 상태대로 연속적으로 전류가 흘러 벽전압이 서서히 저하한다. 본 명세서에서는 주기적인 미소 방전이 일어나는 상태, 이산적인 방전과 연속적인 방전이 혼재하는 상태 및 연속적인 방전이 일어나는 상태를 종합하여, 벽전압을 점감시키기 위한 방전을 "전하 조정 방전"이라고 호칭한다. 램프파형 전압의 인가를 종료하면, 셀 전압(Vc)은 전하 조정 방전의 종료 시점의 벽전압의 값(Vwr)까지 저하한다. 이 값(Vwr)은 (2)식으로 표시될 수 있는 바와 같이, 방전 개시 전압(Vf)과 인가한 램프파형 전압의 최대치(Vr)와의 차에 상당한다.
Vwr=Vf-Vr…(2)
(2)식으로부터 분명한 바와 같이, 벽전압의 값(Vwr)은 램프파형 전압의 인가 개시 시점의 벽전압의 값에는 의존하지 않고, 인가 전압의 최대치(Vr)의 설정에 의하여 결정된다. 따라서 전하 형성 과정에서는 그 후에 전하 조정 방전을 발생시킬 수 있는 범위의 벽전압을 발생시키면 된다.
이와 같은 전하 조정을 한 후의 어드레싱에서는 전하 조정 과정에서 인가한 램프파형 전압과 동극성의 펄스 전압을 인가하여 어드레스 방전을 발생시킨다. 펄스 전압의 파고치(진폭)를 Vp로 하면, 펄스 전압의 인가 시점의 셀 전압(Vc)는 (3)식으로 표시되는 바와 같이 방전 개시 전압(Vf)보다도 ?V(=Vp-Vr)만큼 다른 값이 된다. 그리고 ?V이 정(+)이면 방전이 일어나고, 부(-)이면 방전은 일어나지 않는다.
Vc=Vwr+Vp
=Vf-Vr+Vp=Vf+?V…(3)
?V:Vp-Vr
Vr 및 Vp의 값을 방전이 일어나도록 적절히 선정하면, 셀간에서 방전 개시 전압(Vf)에 산포가 있다고 해도, 셀 전압(Vc)과 방전 개시 전압(Vf)과의 차전압(?V)은 균등이 되고, 모든 셀의 어드레스 방전의 강도가 조정된다. 이에 따라 전압 마진이 넓어진다.
상술의 미국 특허 공보 및 일본 특원평10-157107호 명세서에는 어드레싱의 셀 선택에 의한 스캔 전극과 어드레스 전극간 (이것을 전극간(YA)라고 함) 및 점등 유지에 직접에 관한 표시 전극끼리간(이것을 전극간(XY)라고 함)의 2종의 전극간에 대해서, 동시에 램프파형 전압을 인가하여 전하 형성을 하고, 그 후에 다시 동시에 램프파형 전압을 인가하여 전하 조정을 하는 구동 방법이 기재되어 있다. 즉 종래법 및 선원 발명의 구동법의 준비 처리는 전극간(YA) 및 전극간(XY)에서 전하 형성 방전을 발생시키는 제1과정과, 전극간(YA) 및 전극간(XY)에서 전하 조정 방전을 발생시키는 제2과정의 2단계의 처리였다. 또한 전하 형성 시에 점증 전압을 이용함으로써, 방전 강도를 최소한으로 억제하여 불요한 발광을 회피할 수 있다.
종래법 및 선원 발명의 구동법(2단계의 준비 처리를 하는 구동법)의 적용의 실제의 최적 인가 조건을 탐구하는 실험 과정에서, "전회 점등 셀"과 "전회 비점등 셀"에서 어드레스 방전의 방전 특성에 큰 차가 있는 것이 판단되었다. 이 차가 작게 되면, 전압 마진은 더욱 확대된다. 전회 점등 셀이란 주목하는 어드레싱의 이전에 행하여진 최후의 점등 유지 동작에서 점등한 셀이고, 전회 비점등 셀이란 전회 점등 셀 이외의 셀이다.
도21은 2단계의 준비 처리를 하는 구동법의 전압 파형도, 도22는 2단계의 준비 처리를 하는 구동법에 관한 어드레스 방전의 전압 의존성을 나타내는 그래프, 도23은 2단계의 준비 처리를 하는 구동법에 관한 전극간(XA)의 벽전압을 나타내는 도면이다.
표시 전극(X, Y) 및 어드레스 전극(A)에 인가하는 전압 펄스의 진폭(GND에 대한 바이어스 전위)을 표1 과 같이 선정하고, 표시 기간의 발광의 적분치를 측정했다. 표시 패턴은 적단색, 녹단색 및 청단색의 3가지로 하고, 각각에 대해서 점등 대상의 셀이 전회 점등 셀인 경우와 전회 비점등 셀인 경우로 나누었다. 합계 6종류의 패턴에 대해서 어드레스 전압(Va)을 파라미터로 해서 어드레싱의 상황을 조사했다. 도22의 세로축 스케일은 표시 기간에서 점등해야 할 모든 셀이 옳게 점등했을 때의 발광 적분치를 1로 해서 규격화한 상대 스케일이다.
(표1~표8에 걸쳐서 단위는 볼트이고, *는 파라미터)
도22와 같이, 적 및 녹의 셀에서는 전회 점등 셀의 경우와 전회 비점등 셀의 경우에서 어드레스 특성에 큰 차이가 있다. 색에 의하여 특성이 다른 것은 형광 물질의 대전 특성 및 형광체층의 형상(특히 막두께)이 다르기 때문이다.
2단계의 준비 처리를 하는 구동법에 의한 전하 조정을 평가하기 위해서, 전하 조정의 직후의 전극간(XA)의 벽전압을 여러가지 표시 패턴에 대해서 측정했다. 전극간(XA)은 스캔 전극이 아니라 제1 표시 전극(X)과 어드레스 전극(A)과의 전극간이다. 측정에는 어드레스 동작으로 바꾸어 램프파형 전압의 인가를 하고, 발광을 오실로스코우프로 관측하는 방법을 이용했다. 점증하는 인가 전압과 벽전압의 합이 방전 개시 전압에 달하면, 방전이 발생되어 발광이 나타난다. 도22는 표시 패턴을 전면 백색으로 하고, 어드레싱 준비의 전압을 표2의 값으로 선정했을 때의, 인가 전압 및 발광 센서 출력의 추이를 나타내고 있다.
도23a과 같이 전회 비점등인 경우에는 인가 전압이 4볼트의 시점에서 방전이 발생하고, 도23b과 같이 전회 점등인 경우에는 인가 전압이 -26볼트의 시점에서 방전이 발생하였다. 표시 패턴에 의하여 전극간(XA)의 벽전압에 30볼트의 차이가 발생하는 것이 판단되었다.
본 발명은 어드레싱의 전압 마진을 확대하고, 안정된 표시를 실현하는 것을 목적으로 하고 있다.
도 1은 본 발명에 관한 플라즈마 표시 장치의 구성도.
도2는 PDP의 내부 구조를 나타내는 사시도.
도3은 필드 구성을 나타내는 도면.
도4는 구동 시퀀스의 제1실시예의 전압 파형도.
도5는 도4의 구동법에 관한 어드레스 방전의 전압 의존성을 나타내는 그래프.
도6은 도4의 구동법에 관한 전극간(XA)의 벽전압을 나타내는 도면.
도7은 구동 시퀀스의 제2실시예의 전압 파형도.
도8은 도7의 구동법에 관한 어드레스 방전의 전압 의존성을 나타내는 그래프.
도9는 전극간(IJ)의 전압 변화의 모식도.
도 10은 구동 시퀀스의 제3실시예의 전압 파형도.
도 11은 구동 시퀀스의 제4실시예의 전압 파형도.
도 12는 구동 시퀀스의 제5실시예의 전압 파형도.
도 13은 구동 시퀀스의 제6실시예의 전압 파형도.
도 14는 구동 시퀀스의 제7실시예의 전압 파형도.
도 15는 구동 시퀀스의 제8실시예의 전압 파형도.
도 16은 구동 시퀀스의 제9실시예의 전압 파형도.
도 17은 구동 시퀀스의 제10실시예의 전압 파형도.
도 18은 구동 파형의 제1변형례를 나타내는 도면.
도 19는 구동 파형의 제2변형례를 나타내는 도면.
도20은 램프파형 발생 회로의 구성도.
도21은 2단계의 준비 처리를 하는 구동법의 전압 파형도.
도22는 2단계의 준비 처리를 하는 구동법에 관한 어드레스 방전의 전압 의존성을 나타내는 그래프.
도23은 2단계의 준비 처리를 하는 구동법에 관한 전극간(XA)의 벽전압을 나타내는 도면.
(부호의 설명)
ES화면
X, Y표시 전극
17유전체층
A어드레스 전극
1PDP(플라즈마 디스플레이 패널)
TR준비 기간
TA어드레스 기간
TS표시 기간
Vw벽전압
f필드
sf1∼sf8서브필드
100플라즈마 표시 장치
본 발명에서는 제1 및 제2 표시 전극 및 어드레스 전극에 관한 3종의 전극간의 전체에 대해서, 어드레싱의 직전에 점증 전압의 인가에 의한 전하 조정을 한다.
청구항1의 발명의 방법은 화면의 행마다 면방전을 발생시키기 위한 전극쌍을 구성하는 제1 및 제2 표시 전극과, 상기 전극쌍을 방전 공간에 대하여 절연하는 유전체층과, 상기 제1 및 제2 표시 전극의 쌍방과 상기 유전체층을 끼워서 교차하는 어드레스 전극을 가진 플라즈마 디스플레이 패널의 구동 방법으로, 표시 내용에 따른 전하 분포를 형성하는 어드레싱의 준비 처리로서, 상기 제1 표시 전극과 상기 제2 표시 전극과의 전극간(XY), 상기 제1 표시 전극과 상기 어드레스 전극과의 전극간(XA) 및 상기 제2 표시 전극과 상기 어드레스 전극과의 전극간(YA)의 3종의 전극간에 대해서, 상기 화면을 구성하는 모든 셀의 동종의 전극간에 동일극성의 벽전압을 발생시키는 전하 형성과, 연속적 또는 단계적으로 단조 증가하는 점증 전압을 인가함으로써 상기 벽전압을 점감시키는 전하 조정을 하는 것이다.
청구항2의 발명의 구동 방법은 상기 전하 형성을 연속적 또는 단계적으로 단조 증가하는 점증 전압의 인가에 의하여 행하는 것이다.
청구항3의 발명의 구동 방법에 있어서, 적어도 1종의 전극간에 인가하는 상기 점증 전압은 램프파형 전압이다.
청구항4의 발명의 구동 방법에 있어서, 적어도 1종의 전극간에 인가하는 상기 점증 전압은 둔파파형 전압이다.
청구항5의 발명의 구동 방법에 있어서, 적어도 1종의 전극간에 인가하는 상기 점증 전압은 계단파형 전압이다.
청구항6의 발명의 구동 방법은 적어도 1종의 전극간에 인가하는 상기 점증 전압에 인가 기간을 단축하기 위한 바이어스 전압을 웨이팅하는 것이다.
청구항7의 발명의 구동 방법은 상기 3종의 전극간의 각각에 대해서 차례로 전하 형성과 전하 조정을 하는 것이다.
청구항8의 발명의 구동 방법은 상기 점증 전압의 인가를, 상기 3종의 전극간 중의 2종에 대하여 동시에 하는 것이다.
청구항9의 발명의 구동 방법은 상기 어드레싱을, 상기 제2 표시 전극을 음극으로 해서 상기 전극간(YA) 및 상기 전극간(XY)의 쌍방에서 어드레스 방전을 발생시킴으로써 행하고, 상기 준비 처리는 상기 전극간(XA) 및 상기 전극간(YA)에 상기 어드레스 전극을 음극으로 해서 전하 형성 방전을 발생시키기 위한 전압을 인가하는 제1과정과, 그 후에 상기 제1 표시 전극이 음극이 되는 극성의 상기 점증 전압을 상기 전극간(XA)에 인가하고, 또한 상기 전극간(XY)에 상기 제1 표시 전극을 음극으로 해서 전하 형성 방전을 발생시키기 위한 전압을 인가하는 제2과정과, 또한 그 후에 상기 전극간(XY) 및 상기 전극간(YA)의 각각에, 상기 제2 표시 전극이 음극이 되는 극성의 상기 점증 전압을 인가하는 제3과정으로 되는 것이다.
청구항10의 발명의 구동 방법에 있어서, 상기 준비 처리는 상기 전극간(XY) 및 상기 전극간(XA)에 상기 제1 표시 전극을 음극으로 해서 전하 형성 방전을 발생시키기 위한 전압을 인가하는 제1과정과, 그 후에 상기 어드레스 전극이 음극이 되는 극성의 상기 점증 전압을 상기 전극간(XA)에 인가하고, 또한 상기 전극간(YA)에 상기 어드레스 전극을 음극으로 해서 전하 형성 방전을 발생시키기 위한 전압을 인가하는 제2과정과, 또한 그 후에 상기 전극간(XY) 및 상기 전극간(YA)의 각각에, 상기 제2 표시 전극이 음극이 되는 극성의 상기 점증 전압을 인가하는 제3과정으로 된다.
청구항11의 발명의 구동 방법은 상기 어드레싱을, 상기 제2 표시 전극을 양극으로 해서 상기 전극간(YA) 및 상기 전극간(XY)의 쌍방에서 어드레스 방전을 발생시킴으로써 행하고, 상기 준비 처리는 상기 전극간(XA) 및 상기 전극간(YA)에 상기 어드레스 전극을 양극으로 해서 전하 형성 방전을 발생시키기 위한 전압을 인가하는 제1과정과, 그 후에 상기 제1 표시 전극이 양극이 되는 극성의 상기 점증 전압을 상기 전극간(XA)에 인가하고, 또한 상기 전극간(XY)에 상기 제1 표시 전극을 양극으로 해서 전하 형성 방전을 발생시키기 위한 전압을 인가하는 제2과정과, 또한 그 후에 상기 전극간(XY) 및 상기 전극간(YA)의 각각에, 상기 제2 표시 전극이 양극이 되는 극성의 상기 점증 전압을 인가하는 제3과정으로 되는 것이다.
청구항12의 발명의 구동 방법에 있어서, 상기 준비 처리는 상기 전극간(XY) 및 상기 전극간(XA)에 상기 제1 표시 전극을 양극으로 해서 전하 형성 방전을 발생시키기 위한 전압을 인가하는 제1과정과, 그 후에 상기 어드레스 전극이 양극이 되는 극성의 상기 점증 전압을 상기 전극간(XA)에 인가하고, 또한 상기 전극간(YA)에 상기 어드레스 전극을 양극으로 해서 전하 형성 방전을 발생시키기 위한 전압을 인가하는 제2과정과, 또한 그 후에 상기 전극간(XY) 및 상기 전극간(YA)의 각각에, 상기 제2 표시 전극이 양극이 되는 극성의 상기 점증 전압을 인가하는 제3과정으로 된다.
청구항13의 발명의 구동 방법은 상기 어드레스 방전을 벽전압을 증대시켜야 할 셀에서만 발생시키는 기입형식의 어드레싱을 하는 것이다.
청구항14의 발명의 구동 방법은 상기 어드레스 방전을 벽전압을 저감시켜야 할 셀에서만 발생시키는 소거 형식의 어드레싱을 하는 것이다.
청구항15의 발명의 구동 방법은 모든 셀에서 제1강도 또는 제2강도의 어드레스 방전을 발생시켜 어드레싱을 하는 것이다.
청구항16의 발명의 구동 방법은 상기 전극간(XY)에, 상기 전하 형성을 위한 전압 인가에 앞서 벽전압을 저감시키는 전압을 인가하는 것이다.
청구항17의 발명의 구동 방법은 상기 준비 처리에 있어서, 상기 전극간(YA)에 마지막에 인가하는 점증 전압의 최대치에 일정치를 웨이팅하는 구성의 전원을 이용하여, 상기 전극간(YA)에 어드레스 방전을 발생시키기 위한 전압을 인가하는 것이다.
청구항18의 발명의 구동 방법은 표시 정보인 필드를 휘도의 웨이팅을 한 복수개의 서브필드로 구성하고, 상기 각 서브필드마다 상기 어드레싱 및 상기 전극간(XY)에 교류 전압을 인가하는 점등 유지를 하고, 상기 복수개의 서브필드 중의 적어도 1개를 제외한 다른 서브필드에서 상기 준비 처리를 하는 것이다.
청구항19의 발명의 구동 방법은 상기 3종의 전극간에 대해서 상기 전하 형성 및 상기 전하 조정을 하는 준비 처리와, 상기 전극간(XY) 및 상기 전극간(YA)의 2종의 전극간에 대해서 상기 전하 형성 및 상기 전하 조정을 하는 단축 준비 처리를, 표시 내용에 따라서 선택적으로 하는 것이다.
청구항20의 발명의 장치는 화면의 행마다 면방전을 발생시키기 위한 전극쌍을 구성하는 제1 및 제2 표시 전극과, 상기 전극쌍을 방전 공간에 대하여 절연하는 유전체층과, 상기 제1 및 제2 표시 전극의 쌍방과 상기 유전체층을 끼워서 교차하는 어드레스 전극을 가진 플라즈마 디스플레이 패널 및 어드레싱의 준비 처리로서3종의 전극간에 대해서 점증 전압의 인가에 의한 전하 조정을 하는 구동 회로를 구비하고 있다.
(실시예)
도 1은 본 발명에 관한 플라즈마 표시 장치의 구성도이다.
플라즈마 표시 장치(100)는 매트릭스 형식의 박형 컬러 표시 디바이스인 AC형의 PDP(1)와,㎛ 렬n행의 화면(ES)을 구성하는 종횡으로 나란히 된 다수의 셀(C)을 선택적으로 점등시키기 위한 구동 유니트(80)로 구성되어 있고, 벽걸이식 텔레비전 수상기, 컴퓨터 시스템의 모니터 등으로서 이용된다.
PDP(1)은 점등 유지 방전(표시 방전이라고도 함)을 발생시키기 위한 전극쌍을 이루는 제1 및 제2 표시 전극(X, Y)이 평행 배치되고, 각 셀(C)에서 표시 전극(X, Y)과 어드레스 전극(A)이 교차하는 3전극면방전 구조의 PDP다. 표시 전극(X, Y)은 화면(ES)의 행 방향(수평 방향)으로 연재하고, 표시 전극(Y)은 어드레싱 시에 행 단위로 셀(C)을 선택하기 위한 스캔 전극으로서 이용된다. 어드레스 전극(A)은 열 방향(수직 방향)으로 연재하고 있고, 열 단위로 셀(C)을 선택하기 위한 데이터 전극으로서 이용된다.
구동 유니트(80)는 콘트롤러(81), 데이터 처리 회로(83), 전원 회로(84), X드라이버(85), 스캔 드라이버(86), Y공통 드라이버(87) 및 어드레스 드라이버(89)를 갖고 있고, PDP(1)의 배면 측에 배치된다. 구동 유니트(80)에는 TV튜너, 컴퓨터 등이 외부 장치로부터 R, G, B의 각 색의 휘도 레벨(계조 레벨)을 나타내는 화소 단위의 필드 데이터(DF)가 각종의 동기 신호와 함께 입력된다.
필드 데이터(DF)는 데이터 처리 회로(83)의 프레임 메모리(830)에 일단 저장된 후, 후술한 바와 같이 필드를 소정수의 서브필드로 분할하여 계조 표시를 하기 위한 서브필드 데이터(Dsf)로 변환된다. 서브필드 데이터(Dsf)는 프레임 메모리(830)에 저장되고, 적시에 어드레스 드라이버(89)에 전송된다. 서브필드 데이터(Dsf)의 각 비트의 값은 서브필드의 셀의 점등의 필요와 불필요를 나타내는 정보, 엄밀하게는 어드레스 방전의 필요와 불필요를 나타내는 정보다.
X드라이버(85)는 모든 표시 전극(X)에 일괄하여 구동 전압을 인가한다. 표시 전극(X)의 전기적인 공통화는 도시와 같은 패널상의 연결에 한정되지 않고, X드라이버(85)의 내부 배선, 또는 접속용 케이블 상에서의 배선에 의하여 할 수 있다. 스캔 드라이버(86)는 어드레싱에서 각 표시 전극(Y)에 개별로 구동 전압을 인가한다. Y공통 드라이버(87)는 점등 유지 시에 모든 표시 전극(Y)에 일괄하여 구동 전압을 인가한다. 또 어드레스 드라이버(89)는 서브필드 데이터(Dsf)에 따라서 합계m개의 어드레스 전극(A)에 선택적으로 구동 전압을 인가한다. 이들 드라이버에는 전원 회로(84)로부터 도시하지 않는 배선 도체를 통해서 소정의 전력이 공급된다.
도2는 PDP(1)의 내부 구조를 나타내는 사시도이다.
PDP(1)에서는 전면측 기판 구체의 기재인 유리 기판(11)의 내면에, 행마다 1쌍씩 표시 전극(X, Y)이 배열되어 있다. 행은 화면의 수평 방향의 셀열이다. 표시 전극(X, Y)은 각각이 투명 도전막(41)과 금속막(버스 도체)(42)로 되고, 저융점 유리로 되는 두께30㎛ 정도의 유전체층(17)으로 피복되어 있다. 유전체층(17)의 표면에는 마그네시아(MgO)로 되는 두께 수1000옴스트롬의 보호막(18)이 설치되어 있다. 어드레스 전극(A)은 배면측 기판 구체의 기재인 유리 기판(2I)의 내면에 배열되어 있고, 두께10㎛ 정도의 유전체층(24)에 의하여 피복되어 있다. 유전체층(24) 상에는 높이150㎛ 의 평면에서 보아 직선 띠형상의 격벽(29)이 각 어드레스 전극(A) 사이에 1개씩 설치되어 있다. 이들 격벽(29)에 의하여 방전 공간(30)이 행 방향으로 서브픽셀(단위 발광 영역)마다 구획되고, 또한 방전 공간(30)의 갭 치수가 규정되어 있다. 그리고 어드레스 전극(A)의 위쪽 및 격벽(29)의 측면을 포함하여 배면측의 내면을 피복하도록, 컬러 표시를 위한 R, G,B의 3색의 형광체층(28R, 28G, 28B)이 설치되어 있다. 방전 공간(30)에는 주성분의 네온에 크세논을 혼합한 방전 가스가 충전되어 있고, 형광체층(28R, 28G, 28B)은 방전 시에 크세논이 발하는 자외선에 의하여 국부적으로 여기되어 발광한다. 표시의 1픽셀(화소)은 행 방향으로 나란히 되는 3개의 서브픽셀로 구성된다. 각 서브픽셀 내의 구조체가 셀(표시 소자)(C)이다. 격벽(29)의 배치 패턴이 스트라이프 패턴이므로, 방전 공간(30) 중의 각 열에 대응한 부분은 모든 행에 걸쳐서 열 방향으로 연속되어 있다.
이하 플라즈마 표시 장치(100)의 PDP(1)의 구동 방법을 설명한다. 최초에 계조 표시 및 구동 시퀀스의 개요를 설명하고, 그 후에 본 발명에 특유한 동작에 대해서 상술한다.
도3은 필드 구성을 나타내는 도면이다.
텔레비전 영상의 표시에서는 입력 화상인 시계열의 각 필드f(부호의 첨자는 표시 순위를 표시함)를 예를 들면 8개의 서브프레임(sf1, sf2, sf3, sf4, sf5, sf6, sf7, sf8)으로 분할한다. 환언하면, 프레임을 구성하는 각 필드f를 8개의 서브 프레임(sf1∼sf8)의 집합으로 치환한다. 또한 컴퓨터 출력 등의 논인터레이스 형식의 화상을 재생하는 경우에는 각 프레임을 8분할한다. 그리고 이들 서브필드(sf1∼sf8)의 휘도의 상대 비율이 대체로 1:2:4:8:16:32:64:128이 되도록 웨이팅을 하여 각 서브필드(sf1∼sf8)의 서스테인 방전 회수를 설정한다. 필드 단위의 점등/비점등의 조합으로 RGB의 각 색마다 256단계의 휘도 설정을 할 수 있으므로, 표시 가능한 색의 수는 2563이 된다. 단, 서브필드(sf1∼sf8)를 휘도의 웨이트의 차례로 표시할 필요는 없다. 예를 들면 웨이트의 큰 서브필드(sf8)를 필드 기간(Tf)의 중간에 배치하는 최적화를 할 수 있다.
각 서브필드sfj(j=1∼8)에 할당하는 서브필드 기간(Tsfj)은 본 발명에 특유한 전하 제어를 하는 준비 기간(TR), 표시 내용에 따른 대전 분포를 형성하는 어드레스 기간(TA) 및 계조 레벨에 따른 휘도를 확보하기 위해서 점등 상태를 유지하는 표시 기간(TS)으로 된다. 각 서브필드기간(Tsfj)에서, 준비 기간(TR) 및 어드레스 기간(TA)의 길이는 휘도의 웨이트에 관계 없이 일정이지만, 표시 기간(TS)의 길이는 휘도의 웨이트가 클수록 길다. 즉 8개의 서브필드 기간(Tsfj)의 길이는 서로 다르다.
도4는 구동 시퀀스의 제1실시예의 전압 파형도이다. 동 도면에서 표시 전극(Y)의 부호에 더한 괄호 내의 문자 1, n은 대응하는 행의 배열 순위를 가리킨다. 이하에 설명하는 다른 도면에 있어서도 마찬가지이다.
서브필드마다 반복되는 구동 시퀀스의 개요는 다음과 같다. 준비 기간(TR)에서는 3종의 전극간(XY, XA, YA)에 대해서, 점증 전압으로서의 램프파형 전압을 인가하여 전하 형성과 전하 조정을 한다. 그 상세는 후술한다. 어드레스 기간(TA)에서는 1개씩 차례로 표시 전극(Y)에 스캔 펄스(Py)를 인가하여 행 선택을 한다. 행 선택과 동시에, 어드레스 방전을 일으키게 해야 할 셀에 상기 해당하는 어드레스 전극(A)에 대하여 스캔 펄스(Py)와 반대 극성의 어드레스 펄스(Pa)를 인가한다. 도4에서 예시한 기입 어드레스 형식의 경우에는 점등해야 할 셀(금회 점등 셀)에 어드레스 펄스(Pa)를 인가하고, 반대로 소거 어드레스 형식의 경우는 점등하지 말아야 할 셀 (금회 비점등 셀)에 어드레스 펄스(Pa)를 인가한다. 스캔 펄스(Py)와 어드레스 펄스(Pa)가 인가된 셀에서는 어드레스 전극(A)과 표시 전극(Y) 간에서 방전이 일어나고, 이것이 트리거가 되어 표시 전극(X, Y) 간에서도 방전이 일어난다. 이들 일련의 방전을 어드레스 방전으로 호칭한다. 표시 기간(TS)에서는 최초에 모든 표시 전극(Y)에 대하여 소정 극성(예시에서는 정극성)의 서스테인 펄스(Ps)를 인가한다. 그 후, 표시 전극(X)과 표시 전극(Y)에 대하여 교대로 서스테인 펄스(Ps)를 인가한다. 서스테인 펄스(Ps)의 인가에 의하여 금회 점등 셀에서 면방전이 발생하고, 방전이 발생될 때 마다 전극간의 벽전압의 극성이 반전된다.
〔본 발명을 적용한 준비 처리〕
그런데 준비 기간(TR)에서는 2종의 전극간에 동시에 점증 전압을 인가한다. 복수의 전극간에 동시에 방전을 일으키는 것에 의해서, 전압의 인가 회수가 줄어들어 준비 처리의 소요 시간을 단축할 수 있다. 전극간의 전압은 전극 전위의 상대차이므로, 인가의 형태로서는 한쪽의 전극에 대한 램프파형 펄스의 인가하고, 양 전극에 대한 서로 반대 극성의 램프파형 펄스의 인가하여, 램프파형 펄스 및 그것과 반대 극성의 직사각형 펄스의 인가중 어느 것이어도 된다. 여기서 말하는 펄스의 인가란, 일시적으로 전극을 GND라인과 다른 전위에 바이어스하는 동작을 의미한다.
먼저 전극간(XA) 및 전극간(XY)에서 전하 형성 방전을 일으키고, 이들 전극간(XA, XY)에 적당한 벽전압을 발생시킨다(제1과정). 다음에 전극간(XA)에 제1과정과 반대 극성의 램프파형 전압을 인가하고 또한 전극간(YA)에 전하 형성 방전이 일어나는 램프파형 전압을 인가하여, 전극간(XA)의 벽전압의 저감(전하 조정)과 전극간(YA)의 전하 형성을 한다(제2과정). 그리고 전극간(XY)에 제1과정과 반대 극성의 램프파형 전압을 인가하고 또한 전극간(YA)에 제2과정과 반대 극성의 램프파형 전압을 인가하여, 전극간(YA) 및 전극간(XY)의 전하 조정을 한다(제3과정).
도5는 도4의 구동법에 관한 어드레스 방전의 전압 의존성을 나타내는 그래프이고, 도6은 도4의 구동법에 관한 전극간(XA)의 벽전압을 나타내는 도면이다. 이들 도면에 관한 측정의 요령은 종래법의 평가에 준한다. 도5의 전압 조건을 표3, 표4에, 도6의 전압 조건을 표5, 표6에 나타낸다.
도5와 도22과의 비교로부터 분명한 바와 같이, 본 발명에 의하면 발광 적분치가 1이 되는 바른 어드레싱을 할 수 있는 어드레스 전압(Va)의 하한치가 2단계의 준비 처리의 경우보다도 낮아지고, 어드레싱의 전압 마진이 확대된다. 도6a와 같이, 전회 비점등인 경우에는 인가 전압이 -16볼트의 시점에서 방전이 발생하고, 도6b와 같이 전회 점등인 경우에는 인가 전압이 -15볼트의 시점에서 방전이 발생되었다. 표시 패턴에 의한 전극간(XA)의 벽전압의 차이는 불과 1볼트로 저감되었다. 도7은 구동 시퀀스의 제2 실시예의 전압 파형도이다. 본 실시예에서는 3종의 전극간에 대한 전하 형성 및 전하 조정의 순서가 도4의 예와 다르다.
먼저 전극간(XA) 및 전극간(YA)에서 전하 형성 방전을 일으키고, 이들 전극간(XA, YA)에 적당한 벽전압을 발생시킨다(제1과정). 다음에 전극간(XA)에 제1과정과 반대 극성의 램프파형 전압을 인가하고 또한 전극간(XY)에 전하 형성 방전이 일어나는 램프파형 전압을 인가하여, 전극간(XA)의 벽전압의 저감(전하 조정)과 전극간(XY)의 전하 형성을 한다(제2과정). 그리고 전극간(YA)에 제1과정과 반대 극성의 램프파형 전압을 인가하고 또한 전극간(XY)에 제2과정과 반대 극성의 램프파형 전압을 인가하여, 전극간(YA) 및 전극간(XY)의 전하 조정을 한다(제3과정).
도8은 도7의 구동법에 관한 어드레스 방전의 전압 의존성을 나타내는 그래프다. 측정의 요령은 종래법의 평가에 준한다. 도8의 전압 조건을 표7, 8에 나타낸다.
도8에서는 도5보다도 욱 표시 패턴에 의한 어드레스 전압의 산포가 경미하다.
표시 패턴에 관계 없이 바른 어드레싱을 할 수 있는 어드레스 전압이 낮고, 전압 마진이 넓다.
다음에 램프파형 전압의 조건을 설명한다. 여기서는 전극(I, J)을 상정하고, 전극간(IJ)의 전압을 다음의 기호로 표기한다.
전하 형성을 위해서 인가하는 램프파형 전압의 진폭:(IJ)Vm,(JI)Vm
전하 조정을 위해서 인가하는 램프파형 전압의 진폭:(IJ)Vn,(JI)Vn
방전 개시 전압(전극(J)이 음극인 경우):(IJ)Vft(＞O)
방전 개시 전압(전극(I)이 음극인 경우):(JI)Vft(＞0)
전하 형성전의 벽전압:(IJ)Vw0,(JI)Vw0
전하 형성 후에 전하 조정전의 벽전압:(IJ)Vwm,(JI)Vwm
전하 조정 후의 벽전압:(IJ)Vwn,(JI)Vwn
또한 상기 첨자(IJ)은 전극(J)의 전위를 기준으로 한 전압을 표시하고, 상기 첨자(JI)는 전극(I)의 전위를 기준으로 한 전압을 표시한다. 전극간(IJ)은 전극간(XY, XA, YA)의 어느 것에도 잘 맞는다.
도9는 전극간(IJ)의 전압 변화의 모식도다.
전하 조정을 행에는 2회째의 램프 전압 인가로 미소 방전(전하 조정 방전)이 일어나지 않으면 안 된다. 방전이 일어나면,
(JI)Vwn=(JI)VL-(JI)Vn…(2-1)
이 되고, 벽전압이(JI)Vn으로 정해지는 일정치로 조정된다. 이를 위한 조건은
(JI)Vn+(JI)Vwm＞(JI)Vft…(2-2)
이다.
전하 형성의 단계에서는 방전이 일어나지 않는 경우와 일어나는 경우가 있다. 방전이 일어나지 않으면(IJ)Vwm=(I/J)Vw0이 되고, 방전이 일어나면,(IJ)Vwm=(IJ)Vft-(IJ)Vm이 된다.
전하 형성 단계에서 방전이 일어나는 조건은
(IJ)Vm+(IJ)Vw0＞(IJ)Vft…(2-3)
이다. 따라서
(IJ)Vwm=min((IJ)Vft-(IJ)Vm,(IJ)Vw0)
=-(JI)Vwm… (2-4)
가 되고,
(JI)Vwm＞-((IJ)Vft-(IJ)Vm) …(2-5)
가 되므로, (2-2)식에 의해
(IJ)Vm+(IJ)Vn＞(IJ)Vft+(JI)Vft…(2-6)
이 되어 있으면 전하 형성 단계에서 방전이 일어난다. 이와 같이 극성이 다른 램프파형 전압의 인가에 의하여 전극간(IJ)의 벽전압을 조정할 수 있다.
따라서(2-6)식의 조건을 3종의 전극간(XY, XA, YA)에서 만족하도록 전압을 설정하면 좋다. 단, 예를 들면 도4의 시퀀스의 전극간(XY) 같이, 전하 형성과 전하 조정 간에서 전극간(XA, YA)의 방전이 일어나는 경우는 전하 형성 후의 대전 상태가 흐트러져 (2-6)식이 성립하지 않을 가능성이 있다. 이 경우에도, 설정의 미세 조정은 필요해지지만, (2-6)식이 대체로의 설정의 목표가 된다. 또 모든 전극간에 (2-6)식이 성립하고 있지 않은 경우에서도, 2종의 전극간에 동시에 전압을 인가함으로써 벽전압을 얻을 수 있는 범위가 제한되므로, 부분적으로 초기화의 효과를 기대할 수 있다. 또 각 전극간에 대한 최후의 램프파형 전압의 인가로 방전이 일어나는 것이 어드레싱 준비의 요건이므로, 최초에 램프파형 전압에 대신하여 직사각형 펄스 전압을 인가하고, 이것에 의하여 최후의 램프파형 전압에서 방전이 일어나도록 최후의 인가의 직전의 벽전압을 조정하는 것도 가능하다. 또한, 준비 처리전의 벽전압을 얻을 수 있는 값을 제한하도록 구동 파형을 구성하면, 편극성의 램프파형 전압 파형만으로도 준비 처리를 하는 것이 가능하다.
도 10은 구동 시퀀스의 제3실시예의 전압 파형도이다.
준비 기간(TR)에서, 도4와 마찬가지의 순서로 3종의 전극간에 대해서 전하 형성과 전하 조정을 한다. 어드레스 기간(TA)에서 소거 형식의 어드레싱을 한다. 표시 기간(TS)에서는 불요한 방전을 방지하기 위해서 어드레스 전극(A)을 바이어스하고, 표시 전극(X)을 최초의 인가대상으로 해서 표시 전극(X, Y)에 교대로 서스테인 펄스(Ps)를 인가한다.
도 11은 구동 시퀀스의 제4실시예의 전압 파형도이다.
준비 기간(TR)에서, 도7과 마찬가지의 순서로 3종의 전극간에 대해서 전하 형성과 전하 조정을 한다. 이후의 동작은 도 10과 마찬가지이다.
또한 어드레싱에서는 어드레스 방전의 유무에서의 점등/비점등의 설정에 한정하지 않고, 표시 데이터에 따라서 강도가 다른 어드레스 방전을 일으키는 프라이밍 어드레스법을 적용해도 좋다.
도 12는 구동 시퀀스의 제5실시예의 전압 파형도이고, 도 13은 구동 시퀀스의 제6실시예의 전압 파형도이다.
어드레스 기간(TA)에서, 어드레스 전극(A)을 음극으로 해서 어드레스 방전을 발생시킨다. 이에 맞추어 준비 기간(TR)의 인가 전압의 극성이 선정된다. 3종의 전극간에 대해서 전하 형성과 전하 조정의 순서는 도 12에서는 도4와 마찬가지이고, 도 13에서는 도7과 마찬가지이다.
도 14는 구동 시퀀스의 제7실시예의 전압 파형도이다.
전원 회로의 간단화하기 위해서, 전극(X, Y,A)을 GND에 대하여 정극성의 전위에 바이어스하는 전원만을 이용하여 구동한다. 램프파형의 증가 개시 전압에 오프셋을 부여한 사다리꼴 전압을 인가하여 준비 처리의 소요 시간을 단축한다.
도 15는 구동 시퀀스의 제8실시예의 전압 파형도이다.
3종의 전극간(XY, XA, YA)에 대해서 1종씩 차례로 전하 조정을 한다. 각 전극에 대하여 램프파형 펄스를 합계 4회 인가한다. 각 전극간에 대해서는 2회씩 점증 전압을 인가하게 된다. 예시에서는 전극간(XA), 전극간(XY), 전극간(YA)의 순으로 전하 형성과 전하 조정을 한다. 2종의 전극간에 동시에 전압을 인가하는 경우와 비교하여 전하의 흐트러짐이 적고, 전압 설정이 용이해진다. 단, 준비 기간(TR)이 길어지는 단점이 있다. 필드를 고정세하는 복수의 서브필드 중의 일부에 대한 준비 처리를 하는 경우에 본 실시예는 적합하다.
이상과 같이 점증 전압에 의한 전하 제어에는 방전 특성의 산포를 보상하는 것 이외에, 콘트래스트의 점에서 유리한 발광량이 적은 미약 방전으로 전하 분포를 균등화할 수 있는 장점이 있다. 그러나 어느 서브필드가 전면 점등이면, 그것에 계속되는 서브필드의 준비 기간에서 강방전이 발생되어도 콘트래스트는 저하하지 않는다. 따라서 이와 같은 경우는 상술의 (2-6) 식의 조건은 완화되고, 램프파형의 구배를 크게 하여 인가 시간을 짧게 할 수 있다.
또 어느 서브필드가 점등 상태시일 때만, 표시 기간의 종료 단계에서 소거 방전을 일으켜 벽전압을 비점등 상태에 가까운 값까지 저하시키고, 준비 기간에서는 강방전을 일으키지 않는 구성도 가능하다. 이 구성의 경우에 대해서 이하에 설명한다.
직전 서브필드가 점등인지 비점등인지에 의하여 벽전압(IJ)Vw0의 값이 다르다. 직전 서브필드가 비점등인 경우에는 벽전압(IJ)Vw0의 값을 O이라고 간주할 수 있다. 직전 서브필드가 점등인 경우에는 전극간(XY)의 벽전압은 표시 방전마다 그 극성을 바꾼다. 예를 들면, 도7의 시퀀스에서는 표시 기간(TS)의 종료 시점에서 표시 전극(X)에는 부, 표시 전극(Y)에는 정의 벽전하가 잔존된다. 어드레스 전극(A)의 근방의 벽전하는 아주 근소하다. 점등 유지 전압(Vs)과의 관계에서는 는(YA)Vw0≒Vs/2이고,(XA)Vw0≒-Vs/2다.(YA)Vw0는 V1과 동극성이 되고,(XA)Vw0는(XA)V1과 반대 극성이 된다.
도 16의 제9실시예 또는 도 17의 제10실시예와 같이, 표시 기간의 최종 단계에서 펄스폭이 500ns정도의 세폭 펄스(Pd), 또는 기울기가 급준한 램프파형 펄스(Pe)를 인가하여 소거 방전을 일으키면 비점등인 경우와 마찬가지의 상태를 얻을 수 있다. 직전 서브필드의 표시 패턴에 관계 없이(XA)Vw0및(YA)Vw0를 거의 0으로 할 수 있고, 미소 방전을 일으키기 위한 시간을 단축할 수 있다. 여기서 말하는 기울기가 급준한 램프파형이란 임펄스 상의 강방전을 일으키는 기울기를 갖는 것으로, 둔파이어도 좋다.
구동 시퀀스에 대해서는 여러가지 변형이 가능하고, 상술의 각 실시예를 조합시켜 이용하는 것도 가능하다. 미소 방전을 발생시키기 위해서 인가하는 전압은 램프파형 전압에 한정하지 않고, 반드시 영으로부터 일정한 변화율로 점증할 필요는 없다. 인가 전압이 방전 개시 전압(Vf)에 달할 때까지는 방전이 일어나지 않기 때문에, 벽전압을 고려하여 셀 전압이 방전 개시 전압을 넘지 않는 범위 내의 설정치까지 급격하게 상승하고, 그 후에 설정치(Vr)까지 완만하게 상승하는 전압을 인가해도 좋다.
도 18은 구동 파형의 제1변형례를 나타내는 도면이고, 도 19는 구동 파형의 제2변형례를 나타내는 도면이다.
램프파형 전압의 대신에 둔파파형의 전압을 인가하여 미소 방전을 일으키게 할 수 있다. 단, 전압의 상승이 완만해지기 이전에 셀 전압이 방전 개시 전압에 달해서는 안 된다. 미소한 스텝을 갖는 계단파형의 전압을 인가하여 미소 방전을 일으키게 할 수 있다. 스텝의 설정에 의하여 미소 방전의 크기를 제어할 수 있다. 또한 실제의 구동에서는 전원 임피던스에 기인하여 방전시에 일시적으로 전압이 강하하는 경우가 있다. 본 명세서의 점증 전압은 방전마다의 일시적인 강하에 의하여 파형이 미시적으로 물결 치면서 증대하는 전압을 포함한다.
도20은 램프파형 발생 회로의 구성도이다.
램프파 발생 회로(90)는 전압(V1)을 발생하는 전원(PW1), 스위치용 트랜지스터(T1) 및 트랜지스터(T1)의 게이트 전극을 구동하기 위한 게이트 드라이버(DR1)를 가진다. 전원(PW1)과 트랜지스터(T1)의 소스 전극 간에 저항(R1)이 삽입되고, 용량(C1)을 개재한 교류 결합에 의하여 게이트 드라이버(DR1)의 출력이 트랜지스터(T1)의 게이트 전극에 주어진다. 게이트 드라이버(DR1)는 타이밍 신호(S1)를 정형하여 진폭(Ve)의 펄스를 출력한다. 트랜지스터(T1)의 게이트 전극에는 전원 전압(V1)을 기준으로 진폭(Ve)의 제어 펄스가 인가되고, 전위는 Ve-V1이 된다. 게이트 소스간 임계치를 Vth로 해서Ve＞Vth가 되도록 설정하고 있다. 트랜지스터(T1)가 ON상태에서 전원(PW1)으로부터, 예를 들면 전극간(XY)의 부하 용량(Cxy)을 향하여 전류가 흐르고 있는 상태에서, 저항(R1)의 양단에는 전압 강하가 발생되고, 트랜지스터(T1)의 소스 전극 전위는 V1-Ve+Vth로 유지된다. 이 때 트랜지스터(T1)는 ON상태가 유지되지만, 트랜지스터(T1)를 흐르는 전류는 일정치 (Ve-Vth)/R1이 되고, 부하 용량(Cxy)의 전위는 일정한 기울기로 상승한다. 이 기울기는 저항(R1) 또는 전압(Ve)으로 제어할 수 있고, dV/dt=((Ve-Vth)/RI)/Cx-y가 된다. 트랜지스터(T1)를 OFF으로 하고 트랜지스터(T2)를 ON으로 한 시점에서 부하 용량(Cxy)의 전하는 다이오드(D2), 트랜지스터(T2)를 거쳐 접지 라인에 방출되고, 파형은 0V(GND전위)로 돌아온다. 상술과 같이 준비 기간(TR)에서 진폭이 다른 램프파형 전압을 인가하려면 도20과 마찬가지의 구성의 회로를 필요수 설치하면 된다.
본 발명의 어드레싱 준비 처리를 한 경우는 어드레싱 직전의 램프파형 전압의 도달 전압을 인가하고 있는 시점에서, 각 셀의 셀 전압이 각각의 셀의 방전 개시 전압이 되고 있다. 따라서 어드레스 방전의 강도는 어드레스 방전을 일으키는 전극간에 어드레스 방전시에 인가하는 전압(IJ)V20과, 그 전극간에 마지막에 인가된 램프파의 도달 전압(IJ)V10의 차전압(IJ)V30=(IJ)V20-(IJ)V10으로 결정된다. 이 차전압(IJ)(IJ)V30을 직접 설정하는 차분 구성의 전원(전원(V10 ,V30))을 이용함으로써, 독립 전원 구성(전원(V10, V20))보다도 전원 전압의 변동에 강한 구동 회로가 된다.
청구항1~ 청구항20에 의하면, 어드레싱의 전압 마진을 확대하여 안정된 표시를 실현할 수 있다.

Claims (20)

  1. 화면의 행마다 면방전을 발생시키기 위한 전극쌍을 구성하는 제1 및 제2 표시 전극과, 상기 전극쌍을 방전 공간에 대하여 절연하는 유전체층과, 상기 제1 및 제2 표시 전극의 쌍방과 상기 유전체층을 끼워서 교차하는 어드레스 전극을 가진 플라즈마 디스플레이 패널의 구동 방법으로서,
    표시 내용에 따른 전하 분포를 형성하는 어드레싱의 준비 처리로서, 상기 제1 표시 전극과 상기 제2 표시 전극과의 전극간(XY), 상기 제1 표시 전극과 상기 어드레스 전극과의 전극간(XA) 및 상기 제2 표시 전극과 상기 어드레스 전극과의 전극간(YA)의 3종의 전극간에 대해서, 상기 화면을 구성하는 모든 셀의 동종의 전극간에 동일 극성의 벽전압을 발생시키는 전하 형성과, 연속적 또는 단계적으로 단조 증가하는 점증 전압을 인가함으로써 상기 벽전압을 점감시키는 전하 조정을 하는
    것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법.
  2. 제1항에 있어서,
    상기 전하 형성을 연속적 또는 단계적으로 단조 증가하는 점증 전압의 인가에 의하여 행하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법.
  3. 제1항에 있어서,
    적어도 1종의 전극간에 인가하는 상기 점증 전압은 램프파형 전압인 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법.
  4. 제1항에 있어서,
    적어도 1종의 전극간에 인가하는 상기 점증 전압은 둔파파형 전압인 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법.
  5. 제1항에 있어서,
    적어도 1종의 전극간에 인가하는 상기 점증 전압은 계단파형 전압인 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법.
  6. 제1항에 있어서,
    적어도 1종의 전극간에 인가하는 상기 점증 전압에 인가 기간을 단축하기 위한 바이어스 전압을 웨이팅하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법.
  7. 제1항에 있어서,
    상기 3종의 전극간의 각각에 대해서 차례로 전하 형성과 전하 조정을 하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법.
  8. 제1항에 있어서,
    상기 점증 전압의 인가를, 상기 3종의 전극간 중의 2종에 대하여 동시에 하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법.
  9. 제8항에 있어서,
    상기 어드레싱을, 상기 제2 표시 전극을 음극으로 해서 상기 전극간(YA) 및 상기 전극간(XY)의 쌍방에서 어드레스 방전을 발생시킴으로써 행하고,
    상기 준비 처리는, 상기 전극간(XA) 및 상기 전극간(YA)에 상기 어드레스 전극을 음극으로 해서 전하 형성 방전을 발생시키기 위한 전압을 인가하는 제1과정과, 그 후에 상기 제1 표시 전극이 음극이 되는 극성의 상기 점증 전압을 상기 전극간(XA)에 인가하고, 또한 상기 전극간(XY)에 상기 제1 표시 전극을 음극으로 해서 전하 형성 방전을 발생시키기 위한 전압을 인가하는 제2과정과, 또한 그 후에 상기 전극간(XY) 및 상기 전극간(YA)의 각각에, 상기 제2 표시 전극이 음극이 되는 극성의 상기 점증 전압을 인가하는 제3과정으로 되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법.
  10. 제8항에 있어서,
    상기 어드레싱을, 상기 제2 표시 전극을 음극으로 해서 상기 전극간(YA) 및 상기 전극간(XY)의 쌍방에서 어드레스 방전을 발생시킴으로써 행하고,
    상기 준비 처리는, 상기 전극간(XY) 및 상기 전극간(XA)에 상기 제1 표시 전극을 음극으로 해서 전하 형성 방전을 발생시키기 위한 전압을 인가하는 제1과정과, 그 후에 상기 어드레스 전극이 음극이 되는 극성의 상기 점증 전압을 상기 전극간(XA)에 인가하고, 또한 상기 전극간(YA)에 상기 어드레스 전극을 음극으로 해서 전하 형성 방전을 발생시키기 위한 전압을 인가하는 제2과정과, 또한 그 후에 상기 전극간(XY) 및 상기 전극간(YA)의 각각에, 상기 제2 표시 전극이 음극이 되는 극성의 상기 점증 전압을 인가하는 제3과정으로 되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법.
  11. 제8항에 있어서,
    상기 어드레싱을, 상기 제2 표시 전극을 양극으로 해서 상기 전극간(YA) 및 상기 전극간(XY)의 쌍방에서 어드레스 방전을 발생시킴으로써 행하고,
    상기 준비 처리는, 상기 전극간(XA) 및 상기 전극간(YA)에 상기 어드레스 전극을 양극으로 해서 전하 형성 방전을 발생시키기 위한 전압을 인가하는 제1과정과, 그 후에 상기 제1 표시 전극이 양극이 되는 극성의 상기 점증 전압을 상기 전극간(XA)에 인가하고, 또한 상기 전극간(XY)에 상기 제1 표시 전극을 양극으로 해서 전하 형성 방전을 발생시키기 위한 전압을 인가하는 제2과정과, 또한 그 후에 상기 전극간(XY) 및 상기 전극간(YA)의 각각에, 상기 제2 표시 전극이 양극이 되는 극성의 상기 점증 전압을 인가하는 제3과정으로 되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법.
  12. 제8항에 있어서,
    상기 어드레싱을, 상기 제2 표시 전극을 양극으로 해서 상기 전극간(YA) 및 상기 전극간(XY)의 쌍방에서 어드레스 방전을 발생시킴으로써 행하고,
    상기 준비 처리는, 상기 전극간(XY) 및 상기 전극간(XA)에 상기 제1 표시 전극을 양극으로 해서 전하 형성 방전을 발생시키기 위한 전압을 인가하는 제1과정과, 그 후에 상기 어드레스 전극이 양극이 되는 극성의 상기 점증 전압을 상기 전극간(XA)에 인가하고, 또한 상기 전극간(YA)에 상기 어드레스 전극을 양극으로 해서 전하 형성 방전을 발생시키기 위한 전압을 인가하는 제2과정과, 또한 그 후에 상기 전극간(XY) 및 상기 전극간(YA)의 각각에, 상기 제2 표시 전극이 양극이 되는 극성의 상기 점증 전압을 인가하는 제3과정으로 되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법.
  13. 제1항에 있어서,
    상기 어드레스 방전을 벽전압을 증대시켜야 할 셀에서만 발생시키는 기입 형식의 어드레싱을 하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법.
  14. 제1항에 있어서,
    상기 어드레스 방전을 벽전압을 저감시켜야 할 셀에서만 발생시키는 소거 형식의 어드레싱을 하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법.
  15. 제1항에 있어서,
    모든 셀에서 제1강도 또는 제2강도의 어드레스 방전을 발생시켜 어드레싱을 하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법.
  16. 제1항에 있어서,
    상기 전극간(XY)에, 상기 전하 형성을 위한 전압 인가에 앞서 벽전압을 저감시키는 전압을 인가하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법.
  17. 제1항에 있어서,
    상기 준비 처리에서, 상기 전극간(YA)에 마지막에 인가하는 점증 전압의 최대치에 일정치를 웨이팅하는 구성의 전원을 이용하여, 상기 전극간(YA)에 어드레스 방전을 발생시키기 위한 전압을 인가하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법.
  18. 제1항에 있어서,
    표시 정보인 필드를 휘도의 웨이팅을 한 복수개의 서브필드로 구성하고, 상기 각 서브필드마다 상기 어드레싱 및 상기 전극간(XY)에 교류 전압을 인가하는 점등 유지를 하고, 상기 복수개의 서브필드 중의 적어도 1개를 제외한 다른 서브필드에서 상기 준비 처리를 하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법.
  19. 제1항에 있어서,
    상기 3종의 전극간에 대해서 상기 전하 형성 및 상기 전하 조정을 하는 준비 처리와, 상기 전극간(XY) 및 상기 전극간(YA)의 2종의 전극간에 대해서 상기 전하 형성 및 상기 전하 조정을 하는 단축 준비 처리를, 표시 내용에 따라서 선택적으로 하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법.
  20. 화면의 행마다 면방전을 발생시키기 위한 전극쌍을 구성하는 제1 및 제2 표시 전극과, 상기 전극쌍을 방전 공간에 대하여 절연하는 유전체층과, 상기 제1 및 제2 표시 전극의 쌍방과 상기 유전체층을 끼워서 교차하는 어드레스 전극을 가진 플라즈마 디스플레이 패널 및 제1항 내지 제19중 어느 한항에 기재한 플라즈마 디스플레이 패널의 구동 방법을 적용한 구동 회로를 구비하는 것을 특징으로 하는 표시 장치.
KR1020000013625A 1999-06-29 2000-03-17 플라즈마 디스플레이 패널의 구동 방법 KR100681773B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP18274499A JP3455141B2 (ja) 1999-06-29 1999-06-29 プラズマディスプレイパネルの駆動方法
JP99-182744 1999-06-29

Publications (2)

Publication Number Publication Date
KR20010006823A true KR20010006823A (ko) 2001-01-26
KR100681773B1 KR100681773B1 (ko) 2007-02-12

Family

ID=16123687

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000013625A KR100681773B1 (ko) 1999-06-29 2000-03-17 플라즈마 디스플레이 패널의 구동 방법

Country Status (5)

Country Link
US (1) US6249087B1 (ko)
EP (1) EP1065646A3 (ko)
JP (1) JP3455141B2 (ko)
KR (1) KR100681773B1 (ko)
TW (1) TW519604B (ko)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100388912B1 (ko) * 2001-06-04 2003-06-25 삼성에스디아이 주식회사 콘트라스트 향상을 위한 플라즈마 디스플레이 패널의리셋팅 방법
KR100432648B1 (ko) * 2001-09-18 2004-05-22 삼성에스디아이 주식회사 유지 방전 특성을 개선한 플라즈마 디스플레이 패널의구동 장치 및 그 구동 방법
KR100477601B1 (ko) * 2002-04-22 2005-03-18 엘지전자 주식회사 플라즈마 디스플레이 패널의 구동방법
US7817112B2 (en) 2001-05-15 2010-10-19 Lg Electronics Inc. Method of driving plasma display panel and apparatus thereof

Families Citing this family (64)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4210805B2 (ja) * 1998-06-05 2009-01-21 株式会社日立プラズマパテントライセンシング ガス放電デバイスの駆動方法
JP3466098B2 (ja) 1998-11-20 2003-11-10 富士通株式会社 ガス放電パネルの駆動方法
JP3266191B2 (ja) * 1998-12-25 2002-03-18 日本電気株式会社 プラズマ・ディスプレイ、その画像表示方法
JP2001013912A (ja) * 1999-06-30 2001-01-19 Fujitsu Ltd 容量性負荷の駆動方法及び駆動回路
JP3679704B2 (ja) * 2000-02-28 2005-08-03 三菱電機株式会社 プラズマディスプレイ装置の駆動方法及びプラズマディスプレイパネル用駆動装置
JP2002132208A (ja) * 2000-10-27 2002-05-09 Fujitsu Ltd プラズマディスプレイパネルの駆動方法および駆動回路
JP2002140033A (ja) * 2000-11-02 2002-05-17 Fujitsu Hitachi Plasma Display Ltd プラズマディスプレイの駆動方法
JP2002175043A (ja) * 2000-12-06 2002-06-21 Nec Corp プラズマディスプレイパネルの駆動方法、その回路及び表示装置
US7071911B2 (en) * 2000-12-21 2006-07-04 Semiconductor Energy Laboratory Co., Ltd. Light emitting device, driving method thereof and electric equipment using the light emitting device
JP2002215089A (ja) * 2001-01-19 2002-07-31 Fujitsu Hitachi Plasma Display Ltd 平面表示装置の駆動装置および駆動方法
CN1608279A (zh) * 2001-01-26 2005-04-20 松下电器产业株式会社 信号处理装置
JP4656742B2 (ja) * 2001-02-27 2011-03-23 パナソニック株式会社 プラズマディスプレイパネルの駆動方法
JP4512971B2 (ja) * 2001-03-02 2010-07-28 株式会社日立プラズマパテントライセンシング 表示駆動装置
JP3529737B2 (ja) * 2001-03-19 2004-05-24 富士通株式会社 プラズマディスプレイパネルの駆動方法および表示装置
US7145582B2 (en) 2001-05-30 2006-12-05 Matsushita Electric Industrial Co., Ltd. Plasma display panel display device and its driving method
JP4749601B2 (ja) * 2001-06-04 2011-08-17 パナソニック株式会社 プラズマディスプレイパネルの駆動方法およびプラズマディスプレイ装置
US7365708B2 (en) 2001-06-12 2008-04-29 Matsushita Electric Industrial Co., Ltd. Plasma display and its driving method
JP4945033B2 (ja) * 2001-06-27 2012-06-06 日立プラズマディスプレイ株式会社 プラズマディスプレイ装置
KR100438907B1 (ko) * 2001-07-09 2004-07-03 엘지전자 주식회사 플라즈마 디스플레이 패널의 구동방법
KR100452688B1 (ko) * 2001-10-10 2004-10-14 엘지전자 주식회사 플라즈마 디스플레이 패널의 구동방법
KR100493912B1 (ko) * 2001-11-24 2005-06-10 엘지전자 주식회사 플라즈마 디스플레이 패널의 구동장치 및 방법
KR100467691B1 (ko) * 2001-11-28 2005-01-24 삼성에스디아이 주식회사 어드레스 전압의 여유도를 넓히기 위한 플라즈마디스플레이 패널의 어드레스-디스플레이 동시 구동 방법
JP3695746B2 (ja) * 2001-12-27 2005-09-14 パイオニア株式会社 プラズマディスプレイパネルの駆動方法
KR100452701B1 (ko) * 2002-01-31 2004-10-14 엘지전자 주식회사 플라즈마 디스플레이 패널의 구동방법
KR100458569B1 (ko) * 2002-02-15 2004-12-03 삼성에스디아이 주식회사 플라즈마 디스플레이 패널의 구동방법
JP3683223B2 (ja) * 2002-02-26 2005-08-17 富士通株式会社 プラズマディスプレイパネルの駆動方法
KR100450192B1 (ko) * 2002-03-12 2004-09-24 삼성에스디아이 주식회사 플라즈마 디스플레이 패널 및 그 구동방법
KR100438718B1 (ko) * 2002-03-30 2004-07-05 삼성전자주식회사 플라즈마 디스플레이 패널의 리세트 램프 파형 자동 조정장치 및 방법
JP2003330411A (ja) 2002-05-03 2003-11-19 Lg Electronics Inc プラズマディスプレイパネルの駆動方法及び装置
JP4557201B2 (ja) * 2002-08-13 2010-10-06 株式会社日立プラズマパテントライセンシング プラズマディスプレイパネルの駆動方法
KR100484647B1 (ko) * 2002-11-11 2005-04-20 삼성에스디아이 주식회사 플라즈마 디스플레이 패널의 구동장치 및 구동방법
KR100490620B1 (ko) * 2002-11-28 2005-05-17 삼성에스디아이 주식회사 플라즈마 디스플레이 패널의 구동 방법
KR100487809B1 (ko) 2003-01-16 2005-05-06 엘지전자 주식회사 플라즈마 디스플레이 패널 및 그 구동방법
DE602004023553D1 (de) * 2003-03-04 2009-11-26 Lg Electronics Inc Plasmaanzeigetafel mit verbesserter Entladungsstabilität und verbessertem Wirkungsgrad und Steuerungsverfahren dafür
KR100502895B1 (ko) * 2003-03-18 2005-07-20 삼성에스디아이 주식회사 플라즈마 디스플레이 패널의 구동 회로
JP4321675B2 (ja) * 2003-03-31 2009-08-26 株式会社日立プラズマパテントライセンシング プラズマディスプレイパネルの駆動方法
KR100525732B1 (ko) * 2003-05-23 2005-11-04 엘지전자 주식회사 플라즈마 디스플레이 패널의 구동방법 및 장치
JP5009492B2 (ja) * 2003-06-23 2012-08-22 三星エスディアイ株式会社 プラズマディスプレイパネルの駆動装置及び駆動方法
KR100488463B1 (ko) * 2003-07-24 2005-05-11 엘지전자 주식회사 플라즈마 디스플레이 패널의 구동장치 및 방법
KR100490632B1 (ko) * 2003-08-05 2005-05-18 삼성에스디아이 주식회사 플라즈마 디스플레이 패널 및 그의 구동 방법
KR100570613B1 (ko) 2003-10-16 2006-04-12 삼성에스디아이 주식회사 플라즈마 디스플레이 패널과 그 구동방법
KR100499100B1 (ko) * 2003-10-31 2005-07-01 엘지전자 주식회사 플라즈마 디스플레이 패널의 구동방법 및 장치
KR100570967B1 (ko) * 2003-11-21 2006-04-14 엘지전자 주식회사 플라즈마 디스플레이 패널의 구동방법 및 구동장치
JP2005292840A (ja) * 2004-04-02 2005-10-20 Lg Electronics Inc プラズマ表示装置とその駆動方法
KR100551008B1 (ko) 2004-05-20 2006-02-13 삼성에스디아이 주식회사 플라즈마 디스플레이 패널과 그의 구동 방법
JP4577681B2 (ja) 2004-07-30 2010-11-10 株式会社日立プラズマパテントライセンシング プラズマディスプレイパネルの駆動方法
US20060050024A1 (en) * 2004-09-06 2006-03-09 Kim Oe D Plasma display apparatus and driving method thereof
KR20060022602A (ko) * 2004-09-07 2006-03-10 엘지전자 주식회사 플라즈마 표시 패널의 구동 장치 및 구동 방법
JP4585258B2 (ja) * 2004-09-29 2010-11-24 パナソニック株式会社 プラズマディスプレイ装置
KR100680709B1 (ko) * 2004-12-23 2007-02-08 엘지전자 주식회사 플라즈마 디스플레이 패널의 구동 장치
KR101193396B1 (ko) * 2005-03-25 2012-10-24 파나소닉 주식회사 플라스마 디스플레이 패널 장치 및 그 구동방법
US8013826B1 (en) * 2005-06-25 2011-09-06 Nongqiang Fan Method of driving active matrix displays having nonlinear elements in pixel elements
US20070008248A1 (en) * 2005-07-05 2007-01-11 Lg Electronics Inc. Plasma display apparatus and driving method thereof
KR100692041B1 (ko) * 2005-07-15 2007-03-09 엘지전자 주식회사 플라즈마 디스플레이 장치 및 그 구동 방법
KR100724362B1 (ko) * 2005-07-30 2007-06-04 엘지전자 주식회사 플라즈마 디스플레이 패널 구동 장치 및 방법
KR100692811B1 (ko) * 2005-08-23 2007-03-14 엘지전자 주식회사 플라즈마 디스플레이 패널의 구동방법 및 장치
TWI319556B (en) * 2005-12-23 2010-01-11 Chi Mei Optoelectronics Corp Compensation circuit and method for compensate distortion of data signals of liquid crystal display device
KR100774869B1 (ko) * 2006-04-06 2007-11-08 엘지전자 주식회사 플라즈마 디스플레이 장치
KR100755327B1 (ko) * 2006-06-13 2007-09-05 엘지전자 주식회사 플라즈마 디스플레이 장치
JP2008129552A (ja) * 2006-11-27 2008-06-05 Hitachi Ltd プラズマディスプレイ装置
JP2008171670A (ja) * 2007-01-11 2008-07-24 Pioneer Electronic Corp プラズマディスプレイパネルおよびその駆動方法
JP2008181676A (ja) * 2007-01-23 2008-08-07 Pioneer Electronic Corp プラズマディスプレイパネルおよびその駆動方法
CN101578647B (zh) * 2007-12-06 2011-07-20 松下电器产业株式会社 等离子体显示面板显示装置及其驱动方法
JP4657376B2 (ja) * 2010-07-29 2011-03-23 パナソニック株式会社 プラズマディスプレイパネルの駆動方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3025598B2 (ja) * 1993-04-30 2000-03-27 富士通株式会社 表示駆動装置及び表示駆動方法
US5745086A (en) * 1995-11-29 1998-04-28 Plasmaco Inc. Plasma panel exhibiting enhanced contrast
JP3433032B2 (ja) * 1995-12-28 2003-08-04 パイオニア株式会社 面放電交流型プラズマディスプレイ装置及びその駆動方法
JP3345399B2 (ja) * 1995-12-28 2002-11-18 パイオニア株式会社 面放電交流型プラズマディスプレイ装置及びその駆動方法
JPH10157107A (ja) 1996-11-28 1998-06-16 Tec Corp インクジェットプリンタヘッドの製造方法
JP3457173B2 (ja) * 1997-03-18 2003-10-14 富士通株式会社 プラズマディスプレイパネルの駆動方法
US6020687A (en) * 1997-03-18 2000-02-01 Fujitsu Limited Method for driving a plasma display panel
JP3633761B2 (ja) * 1997-04-30 2005-03-30 パイオニア株式会社 プラズマディスプレイパネルの駆動装置
JP3573968B2 (ja) * 1997-07-15 2004-10-06 富士通株式会社 プラズマディスプレイの駆動方法及び駆動装置
JP3429438B2 (ja) * 1997-08-22 2003-07-22 富士通株式会社 Ａｃ型ｐｄｐの駆動方法
US5962983A (en) * 1998-01-30 1999-10-05 Electro Plasma, Inc. Method of operation of display panel

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7817112B2 (en) 2001-05-15 2010-10-19 Lg Electronics Inc. Method of driving plasma display panel and apparatus thereof
US7839360B2 (en) 2001-05-15 2010-11-23 Lg Electronics Inc. Method of driving plasma display panel and apparatus thereof
US7852291B2 (en) 2001-05-15 2010-12-14 Lg Electronics Inc. Method of driving plasma display panel and apparatus thereof
US7911415B2 (en) 2001-05-15 2011-03-22 Lg Electronics Inc. Method of driving plasma display panel and apparatus thereof
US7920106B2 (en) 2001-05-15 2011-04-05 Lg Electronics Inc. Method of driving plasma display panel and apparatus thereof
US7920105B2 (en) 2001-05-15 2011-04-05 Lg Electronics Inc. Method of driving plasma display panel and apparatus thereof
KR100388912B1 (ko) * 2001-06-04 2003-06-25 삼성에스디아이 주식회사 콘트라스트 향상을 위한 플라즈마 디스플레이 패널의리셋팅 방법
KR100432648B1 (ko) * 2001-09-18 2004-05-22 삼성에스디아이 주식회사 유지 방전 특성을 개선한 플라즈마 디스플레이 패널의구동 장치 및 그 구동 방법
KR100477601B1 (ko) * 2002-04-22 2005-03-18 엘지전자 주식회사 플라즈마 디스플레이 패널의 구동방법

Also Published As

Publication number Publication date
KR100681773B1 (ko) 2007-02-12
JP3455141B2 (ja) 2003-10-14
TW519604B (en) 2003-02-01
EP1065646A3 (en) 2002-04-17
US6249087B1 (en) 2001-06-19
JP2001013911A (ja) 2001-01-19
EP1065646A2 (en) 2001-01-03

Similar Documents

Publication Publication Date Title
KR100681773B1 (ko) 플라즈마 디스플레이 패널의 구동 방법
EP1837848B1 (en) Method for driving a gas-discharge panel
KR100320333B1 (ko) 가스 방전장치의 구동방법
USRE37083E1 (en) Method and apparatus for driving surface discharge plasma display panel
JP4269133B2 (ja) Ａｃ型ｐｄｐの駆動装置および表示装置
US6720940B2 (en) Method and device for driving plasma display panel
US7123218B2 (en) Method for driving plasma display panel
US6833823B2 (en) Method and device for driving AC type PDP
KR20010006906A (ko) 용량성 부하의 구동 방법 및 구동 회로
JP2001350445A (ja) Ａｃ型プラズマディスプレイパネルの駆動方法
JP2002351397A (ja) プラズマディスプレイパネルおよびその駆動方法
JP4223059B2 (ja) 面放電表示デバイスの駆動方法
JP5116574B2 (ja) ガス放電デバイスの駆動方法

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130118

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140120

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee