KR100582355B1 - 반도체소자의 콘택플러그 형성 방법 - Google Patents

반도체소자의 콘택플러그 형성 방법 Download PDF

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Abstract

본 발명은 LPC-하드마스크질화막을 적용함에 따라 발생하는 웨이퍼내 균일도 불량을 방지하는데 적합한 반도체소자의 콘택플러그 형성 방법을 제공하기 위한 것으로, 이를 위해 본 발명은 반도체 기판 상부에 자신의 최상부층이 게이트하드마스크질화막인 복수개의 게이트라인을 형성하는 단계, 상기 게이트라인을 포함한 전면에 층간절연막을 형성하는 단계, 상기 게이트라인 상부에서 일정 두께로 잔류할때까지 상기 층간절연막을 평탄화시키는 단계, 상기 평탄화된 층간절연막 상에 콘택마스크 형태로 패터닝된 하드마스크를 형성하는 단계, 상기 하드마스크를 식각배리어로 상기 층간절연막을 식각하여 상기 게이트라인 사이의 반도체 기판 표면을 오픈시키는 콘택홀을 형성하는 단계, 상기 콘택홀을 포함한 상기 하드마스크상에 폴리실리콘막을 증착하는 단계, 상기 콘택홀을 제외한 지역의 폴리실리콘막을 제거하기 위해 에치백하되 상기 하드마스크까지 에치백하는 단계, 및 상기 게이트라인의 표면이 드러날때까지 상기 폴리실리콘막을 화학적기계적연마하여 상기 콘택홀에 매립되는 콘택플러그를 형성하는 단계를 포함한다.
랜딩플러그콘택, CMP, LPC, 균일도, 하드마스크질화막, 에치백

Description

반도체소자의 콘택플러그 형성 방법{METHOD FOR FORMING CONTACT PLUG IN SEMICONDUCTOR DEVICE}
도 1a 내지 도 1e는 종래 기술에 따른 반도체소자의 랜딩플러그콘택 형성 방법을 도시한 공정 단면도,
도 2a는 주변지역에 근접한 셀영역에서의 LPP-CMP후의 결과를 나타낸 SEM 사진,
도 2b는 주변지역에서 먼 셀영역에서의 LPP-CMP후의 결과를 나타낸 SEM 사진,
도 3a 내지 도 3e는 본 발명의 실시예에 따른 랜딩플러그콘택 형성 방법을 도시한 공정 단면도,
도 4a는 본 발명의 실시예에 따른 주변지역에 근접한 셀영역에서의 LPP-CMP후의 결과를 나타낸 SEM 사진,
도 4b는 본 발명의 실시예에 따른 주변지역에서 먼 셀영역에서의 LPP-CMP후의 결과를 나타낸 SEM 사진,
도 5는 종래기술과 본 발명의 실시예에 따른 LPP-CMP후에 잔류하는 게이트하드마스크질화막의 두께를 비교한 도면.
* 도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 32 : 필드산화막
33 : 게이트산화막 34 : 게이트전극
35 : 게이트하드마스크질화막 36 : 소스/드레인
37 : 게이트스페이서 38 : LPC-스톱질화막
39 : 층간절연막 40 : LPC-하드마스크질화막
41 : LPC-마스크 42 : 콘택홀
44b : 랜딩플러그폴리실리콘
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체소자의 콘택플러그 형성 방법에 관한 것이다.
일반적으로 반도체소자 제조시 트랜지스터의 소스/드레인에 연결된 콘택(contact)을 통해 캐패시터 및 비트라인과의 전기적 동작이 가능하다.
최근에 반도체 소자의 집적도가 증가함에 따라 게이트라인과 같은 전도라인 간의 간극이 좁아지고 있으며, 이에 따라 콘택 공정 마진이 줄어들고 있다. 이러한 콘택 공정 마진을 확보하기 위하여 자기정렬콘택(Self Aligned Contact; SAC) 공정을 진행하고 있다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체소자의 랜딩플러그콘택(Landing Plug Contact; LPC) 형성 방법을 도시한 공정 단면도이다.
도 1a에 도시된 바와 같이, 반도체 기판(11)에 소자간 분리를 위한 필드산화막(12)을 형성한 후, 반도체 기판(11) 상에 게이트산화막(13), 게이트전극(14) 및 게이트하드마스크질화막(15)의 순서로 적층된 게이트라인을 복수개 형성한다.
다음으로, 게이트전극(14) 외측의 반도체 기판(11) 내에 이온주입공정을 통해 소스/드레인(16)을 형성한 후, 게이트라인의 양측벽에 접하는 게이트스페이서(17)를 형성한다.
다음으로, 게이트라인을 포함한 전면에 랜딩플러그콘택(LPC) 식각시 식각스톱(Etch stop) 역할을 하는 LPC-스톱질화막(18)을 증착한 후, LPC-스톱질화막(18) 상에 게이트라인 사이의 갭(gap)을 충분히 채울때까지 층간절연막(Inter Layer Dielectric, 19)을 증착한다. 계속해서, 게이트라인 상부에서 일정두께로 잔류할 때까지 층간절연막(19)을 화학적기계적연마(Chemical Mechanical Polishing; CMP)를 통해 평탄화시킨다. 이와 같이, 층간절연막(19)을 미리 화학적기계적연마를 통해 평탄화시키면 후속 LPC 마스크(LPC Mask) 공정의 마진을 확보하고, 또한 화학적기계적연마시에 게이트라인 위에 층간절연막(19)을 일정두께로 남겨 이를 자기정렬콘택식각 공정시에 이용한다. 이하, 층간절연막(19)을 평탄화시키기 위한 화학적기계적연마 공정을 'ILD-CMP'라고 약칭한다.
다음에, 평탄화된 층간절연막(19) 상에 랜딩플러그콘택 식각시 패터닝을 용이하기 진행하기 위한 LPC-하드마스크질화막(20)을 형성한 후, LPC-하드마스크질화 막(20) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 LPC-마스크(21)를 형성한다. LPC-마스크(21)는 'T' 또는 'I'와 같은 라인형(Line type) 콘택마스크이다.
도 1b에 도시된 바와 같이, LPC-마스크(21)를 식각마스크로 LPC-하드마스크질화막(20)을 패터닝한 후 LPC-마스크(21) 및 LPC-하드마스크질화막(20)을 식각마스크로 층간절연막(19)을 식각하여 랜딩플러그콘택(LPC)을 위한 콘택홀(22)을 오픈시키는 자기정렬콘택식각(SAC) 공정을 진행한다. 이때, 층간절연막(19)은 LPC-스톱질화막(18)에서 식각이 스톱될때까지 진행하고, 이후 LPC-스톱질화막(18)을 식각하여 반도체 기판(11) 표면을 노출시킨다.
도 1c에 도시된 바와 같이, LPC-마스크(21)를 제거한 후에, 콘택홀(22)을 충분히 채울때까지 LPC-하드마스크질화막(20)을 포함한 전면에 BO USG(Barrier Oxide Undoped Silicate Glass, 23)를 증착한 후 에치백공정을 진행하여 콘택홀(22)을 오픈시킨다.
다음으로, 콘택홀(22)을 채울때까지 BO USG(23) 상에 폴리실리콘막(24)을 증착한다.
도 1d에 도시된 바와 같이, 주변영역의 폴리실리콘막(24)을 제거하기 위해 에치백공정을 진행한다. 이로써, 셀영역에만 폴리실리콘막(24a)이 잔류한다.
도 1e에 도시된 바와 같이, 게이트라인의 최상부층인 게이트하드마스크질화막(15)의 표면이 드러날때까지 폴리실리콘(24a)을 화학적기계적연마하여 콘택홀(22)에 매립되는 랜딩플러그콘택(LPC), 즉 랜딩플러그폴리실리콘(Landing Plug Polysilicon; LPP)(24b)을 형성한다.
상기에서 랜딩플러그폴리실리콘(LPP, 24b)을 형성하기 위한 화학적기계적연마를 'LPP-CMP'라고 약칭한다.
상술한 종래 기술은 자기정렬콘택식각 공정시 패터닝의 마진 확보를 위하여 LPC-하드마스크질화막(20)을 사용하고 있으나, LPC-하드마스크질화막(20)은 후속 LPP-CMP에서 좋지 않은 영향을 준다.
즉, 콘택홀(22) 형성후에 주변지역에서 잔류하는 LPC-하드마스크질화막(20)은 질화막에 선택비를 갖는 산화막용 슬러리를 사용하는 LPP CMP에서 연마를 지연시켜 주변지역에 인접하는 셀의 랜딩플러그폴리실리콘(24b)의 분리불량(도 1e의 'x' 참조)을 초래하게 되고, 반면에 주변지역으로부터 먼 곳에 위치하는 랜딩플러그폴리실리콘(24b)은 충분히 분리가 되어(도 1e의 'y' 참조), 웨이퍼 전체적으로 랜딩플러그폴리실리콘(24b)의 균일도가 불량해진다.
게다가, 주변지역에 근접하는 셀을 완전히 분리시키기 위해 연마시간을 길게 가져가면 주변지역에서 먼 셀은 타겟보다 과도연마가 일어나 LPP-CMP후에 잔류하는 게이트하드마스크질화막이 얇게 잔류하게 된다(도 1e의 'd' 참조), 이는 후속 비트라인콘택이나 스토리지노드콘택 형성시에 추가로 게이트하드마스크질화막의 손실을 초래함에 따라 비트라인콘택이나 스토리지노드콘택이 게이트전극과 숏트되는 자기정렬콘택 페일(SAC Fail)을 유발시키는 문제가 있다.
도 2a는 주변지역에 근접한 셀영역에서의 LPP-CMP후의 결과를 나타낸 SEM(Secondary Electron Microscope) 사진이고, 도 2b는 주변지역에서 먼 셀영역에 서의 LPP-CMP후의 결과를 나타낸 SEM 사진이다.
도 2a 및 도 2b에 도시된 바와 같이, 주변지역에 근접한 셀영역과 주변지역에서 먼 셀영역에서의 랜딩플러그폴리실리콘이 각각 56nm, 76nm로 형성되어 웨이퍼의 전체 영역에서 균일도가 불량함을 알 수 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, LPC-하드마스크질화막을 적용함에 따라 발생하는 웨이퍼내 균일도 불량을 방지하는데 적합한 반도체소자의 콘택플러그 형성 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 콘택플러그 형성 방법은 반도체 기판 상부에 자신의 최상부층이 게이트하드마스크질화막인 복수개의 게이트라인을 형성하는 단계, 상기 게이트라인을 포함한 전면에 층간절연막을 형성하는 단계, 상기 게이트라인 상부에서 일정 두께로 잔류할때까지 상기 층간절연막을 평탄화시키는 단계, 상기 평탄화된 층간절연막 상에 콘택마스크 형태로 패터닝된 하드마스크를 형성하는 단계, 상기 하드마스크를 식각배리어로 상기 층간절연막을 식각하여 상기 게이트라인 사이의 반도체 기판 표면을 오픈시키는 콘택홀을 형성하는 단계, 상기 콘택홀을 포함한 상기 하드마스크상에 폴리실리콘막을 증착하는 단계, 상기 콘택홀을 제외한 지역의 폴리실리콘막을 제거하기 위해 에치백하되 상기 하드마스크까지 에치백하는 단계, 및 상기 게이트라인의 표면이 드러날때까지 상기 폴리실리콘막을 화학적기계적연마하여 상기 콘택홀에 매립되는 콘택플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 콘택플러그 형성 방법은 셀영역과 주변영역이 정의된 반도체 기판 상부에 자신의 최상부층이 게이트하드마스크질화막인 복수개의 게이트라인을 형성하는 단계, 상기 게이트라인을 포함한 전면에 층간절연막을 형성하는 단계, 상기 게이트라인 상부에서 일정 두께로 잔류할때까지 상기 층간절연막을 평탄화시키는 단계, 상기 평탄화된 층간절연막 상에 콘택마스크 형태로 패터닝된 하드마스크를 형성하는 단계, 상기 하드마스크를 식각배리어로 상기 층간절연막을 식각하여 상기 셀영역에콘택홀을 형성하는 단계, 상기 콘택홀을 포함한 상기 하드마스크 상에 폴리실리콘막을 증착하는 단계, 상기 주변지역의 폴리실리콘막을 제거하기 위해 에치백하되 상기 하드마스크까지 에치백하는 단계, 및 상기 게이트라인의 표면이 드러날때까지 상기 폴리실리콘막을 화학적기계적연마하여 상기 콘택홀에 매립되는 콘택플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 콘택플러그 형성 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 반도체 기판(31)에 소자간 분리를 위한 필드산화막(32)을 형성한 후, 반도체 기판(31) 상에 게이트산화막(33), 게이트전극(34) 및 게이트하드마스크질화막(35)의 순서로 적층된 게이트라인을 복수개 형성한다.
다음으로, 게이트전극(34) 외측의 반도체 기판(31) 내에 이온주입공정을 통해 소스/드레인(36)을 형성한 후, 게이트라인의 양측벽에 접하는 게이트스페이서(37)를 형성한다.
다음으로, 게이트라인을 포함한 전면에 랜딩플러그콘택(LPC) 식각시 식각스톱(Etch stop) 역할을 하는 LPC-스톱질화막(38)을 증착한 후, LPC-스톱질화막(38) 상에 게이트라인 사이의 갭(gap)을 충분히 채울때까지 층간절연막(Inter Layer Dielectric, 39)을 증착한다.
계속해서, 게이트라인 상부에서 일정두께로 잔류할 때까지 층간절연막(39)을 화학적기계적연마(Chemical Mechanical Polishing; CMP)를 통해 평탄화시킨다. 이와 같이, 층간절연막(39)을 미리 화학적기계적연마를 통해 평탄화시키면 후속 LPC 마스크(LPC Mask) 공정의 마진을 확보하고, 또한 화학적기계적연마시에 게이트라인 위에 층간절연막(39)을 일정두께로 남겨 이를 자기정렬콘택식각 공정시에 이용한다. 이하, 층간절연막(39)을 평탄화시키기 위한 화학적기계적연마 공정을 'ILD-CMP'라고 약칭한다.
다음에, 평탄화된 층간절연막(39) 상에 랜딩플러그콘택 식각시 패터닝을 용이하기 진행하기 위한 LPC-하드마스크질화막(40)을 형성한다. 이때, LPC-하드마스 크질화막(40)은 실리콘질화막(Si3N4) 또는 실리콘산화질화막(SiON)을 이용한다.
계속해서, LPC-하드마스크질화막(40) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 LPC-마스크(41)를 형성한다. LPC-마스크(41)는 'T' 또는 'I'와 같은 라인형(Line type) 콘택마스크이다.
도 3b에 도시된 바와 같이, LPC-마스크(41)를 식각마스크로 LPC-하드마스크질화막(40)을 패터닝한 후 LPC-마스크(41) 및 LPC-하드마스크질화막(40)을 식각마스크로 층간절연막(39)을 식각하여 랜딩플러그콘택(LPC)을 위한 콘택홀(42)을 오픈시키는 자기정렬콘택식각(SAC) 공정을 진행한다. 이때, 층간절연막(39)은 LPC-스톱질화막(38)에서 식각이 스톱될때까지 진행하고, 이후 LPC-스톱질화막(38)을 식각하여 반도체 기판(31) 표면을 노출시킨다.
도 3c에 도시된 바와 같이, LPC-마스크(41)를 제거한 후에, 콘택홀(42)을 충분히 채울때까지 LPC-하드마스크질화막(40)을 포함한 전면에 BO USG(Buffer Oxide Undoped Silicate Glass, 43)를 증착한 후 에치백공정을 진행하여 콘택홀(42)을 오픈시킨다.
다음으로, 콘택홀(42)을 채울때까지 BO USG(43) 상에 폴리실리콘막(44)을 증착한다.
도 3d에 도시된 바와 같이, 주변영역의 폴리실리콘막(44)을 제거하기 위해 에치백공정을 진행하되, LPC-하드마스크질화막(40)과 BO USG(43)도 에치백하여 층간절연막(39)만 잔류시킨다. 이로써, 셀영역에만 폴리실리콘막(44a)이 잔류하고, 셀영역과 주변영역에는 LPC-하드마스크질화막(40)과 BO USG(43)가 잔류하지 않는다.
도 3e에 도시된 바와 같이, 게이트라인의 최상부층인 게이트하드마스크질화막(35)의 표면이 드러날때까지 폴리실리콘막(44a)을 화학적기계적연마하여 콘택홀(42)에 매립되는 랜딩플러그콘택(LPC), 즉 랜딩플러그폴리실리콘(Landing Plug Polysilicon; LPP)(44b)을 형성한다.
상기에서 랜딩플러그폴리실리콘(LPP, 44b)을 형성하기 위한 화학적기계적연마를 'LPP-CMP'라고 약칭하며, LPP-CMP시에 슬러리는 일반적인 산화막용 슬러리를 이용하여 층간절연막(39)까지 연마한다. 즉, LPP-CMP 시에 연마선택비가 유사한 폴리실리콘막(44a)과 층간절연막(39)을 화학적기계적연마하므로 연마시간을 길게 가져갈 필요가 없다. 한편, 종래기술은 LPP-CMP 시에 LPC-하드마스크질화막까지 화학적기계적연마해야 하므로 연마시간을 길게 가져가는 문제가 있었다.
상술한 실시예에 따르면, LPP-CMP 진행전에 미리 LPC-하드마스크질화막(40)과 BO USG(43)를 제거하므로 LPP-CMP 진행시 과도연마없이 폴리실리콘(44a)을 균일하게 화학적기계적연마할 수 있다.
먼저, LPP-CMP 진행시 연마를 지연시키는 LPC-하드마스크질화막(40)과 BO USG(43)가 없으므로 주변지역에 인접하는 셀과 주변지역으로부터 먼 곳에 위치하는 셀의 랜딩플러그폴리실리콘(44b)이 충분히 분리가 되어 웨이퍼 전체적으로 랜딩플러그폴리실리콘(44b)의 균일도가 좋아진다.
위와 같이 LPC-하드마스크질화막(40)과 BO USG(43)가 없이 LPP-CMP를 진행하 면, 주변지역에 근접하는 랜딩플러그폴리실리콘(44b)을 분리시키기 위해 연마시간을 길게 가져갈 필요가 없고, 이는 LPP-CMP후에 잔류하는 게이트하드마스크질화막(35)을 셀영역에서 전체적으로 균일하면서도 두껍게 잔류시킬 수 있다(도 3e의 'd1' 참조). 이로써 후속 비트라인콘택이나 스토리지노드콘택 형성시에 추가로 게이트하드마스크질화막(35)이 손실되더라도 그 두께가 충분히 두꺼우므로 비트라인콘택이나 스토리지노드콘택이 게이트전극과 숏트되는 자기정렬콘택 페일(SAC Fail)이 유발되지 않는다.
도 4a는 본 발명의 실시예에 따른 주변지역에 근접한 셀영역에서의 LPP-CMP후의 결과를 나타낸 SEM 사진이고, 도 4b는 본 발명의 실시예에 따른 주변지역에서 먼 셀영역에서의 LPP-CMP후의 결과를 나타낸 SEM 사진이다.
도 4a 및 도 4b에 도시된 바와 같이, 주변지역에 근접한 셀영역과 주변지역에서 먼 셀영역에서의 랜딩플러그폴리실리콘이 각각 72nm, 74nm로 형성되어 균일도가 좋아짐을 알 수 있다.
도 5는 종래기술과 본 발명의 실시예에 따른 LPP-CMP후에 잔류하는 게이트하드마스크질화막의 두께를 비교한 도면이다.
도 5에 도시된 바와 같이, 본 발명과 같이 LPC-하드마스크질화막과 BO USG을 제거한 후에 LPP-CMP를 진행하면 게이트하드마스크질화막을 800Å 이상 특히, 2000Å 두께 이상으로 충분히 두껍게 잔류시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여 야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 랜딩플러그를 형성하기 위한 LPP-CMP 시의 균일도를 웨이퍼 전체 영역에서 균일하게 확보할 수 있는 효과가 있다.
또한, LPP-CMP후의 연마균일도를 확보함과 동시에 게이트하드마스크질화막의 두께를 충분히 확보하므로써 후속 비트라인콘택 및 스토리지노드콘택 식각시 페일을 줄여 반도체소자의 수율을 향상시킬 수 있는 효과가 있다.

Claims (8)

  1. 반도체 기판 상부에 자신의 최상부층이 게이트하드마스크질화막인 복수개의 게이트라인을 형성하는 단계;
    상기 게이트라인을 포함한 전면에 층간절연막을 형성하는 단계;
    상기 게이트라인 상부에서 일정 두께로 잔류할때까지 상기 층간절연막을 평탄화시키는 단계;
    상기 평탄화된 층간절연막 상에 콘택마스크 형태로 패터닝된 하드마스크를 형성하는 단계;
    상기 하드마스크를 식각배리어로 상기 층간절연막을 식각하여 상기 게이트라인 사이의 반도체 기판 표면을 오픈시키는 콘택홀을 형성하는 단계;
    상기 콘택홀을 포함한 상기 하드마스크상에 폴리실리콘막을 증착하는 단계;
    상기 콘택홀을 제외한 지역의 폴리실리콘막을 제거하기 위해 에치백하되 상기 하드마스크까지 에치백하는 단계; 및
    상기 게이트라인의 표면이 드러날때까지 상기 폴리실리콘막을 화학적기계적연마하여 상기 콘택홀에 매립되는 콘택플러그를 형성하는 단계
    를 포함하는 반도체소자의 콘택플러그 형성 방법.
  2. 제1항에 있어서,
    상기 콘택홀을 제외한 지역의 폴리실리콘막을 제거하기 위해 에치백하되 상기 하드마스크까지 에치백하는 단계는,
    상기 콘택홀 지역에 상기 폴리실리콘막을 일부 잔류시키는 조건으로 진행하는 것을 특징으로 하는 반도체소자의 콘택플러그 형성 방법.
  3. 제1항에 있어서,
    상기 하드마스크를 형성하는 단계는,
    상기 층간절연막 상에 하드마스크를 형성하는 단계;
    상기 하드마스크 상에 콘택마스크를 형성하는 단계; 및
    상기 콘택마스크를 식각배리어로 하여 상기 하드마스크를 패터닝하는 단계
    를 포함하는 것을 특징으로 하는 반도체소자의 콘택플러그 형성 방법.
  4. 제1항 또는 제3항에 있어서,
    상기 하드마스크는 실리콘질화막 또는 실리콘산화질화막으로 형성하는 것을 특징으로 하는 반도체소자의 콘택플러그 형성 방법.
  5. 셀영역과 주변영역이 정의된 반도체 기판 상부에 자신의 최상부층이 게이트 하드마스크질화막인 복수개의 게이트라인을 형성하는 단계;
    상기 게이트라인을 포함한 전면에 층간절연막을 형성하는 단계;
    상기 게이트라인 상부에서 일정 두께로 잔류할때까지 상기 층간절연막을 평탄화시키는 단계;
    상기 평탄화된 층간절연막 상에 콘택마스크 형태로 패터닝된 하드마스크를 형성하는 단계;
    상기 하드마스크를 식각배리어로 상기 층간절연막을 식각하여 상기 셀영역에콘택홀을 형성하는 단계;
    상기 콘택홀을 포함한 상기 하드마스크 상에 폴리실리콘막을 증착하는 단계;
    상기 주변지역의 폴리실리콘막을 제거하기 위해 에치백하되 상기 하드마스크까지 에치백하는 단계; 및
    상기 게이트라인의 표면이 드러날때까지 상기 폴리실리콘막을 화학적기계적연마하여 상기 콘택홀에 매립되는 콘택플러그를 형성하는 단계
    를 포함하는 반도체소자의 콘택플러그 형성 방법.
  6. 제5항에 있어서,
    상기 콘택홀을 제외한 지역의 폴리실리콘막을 제거하기 위해 에치백하되 상기 하드마스크까지 에치백하는 단계는,
    상기 콘택홀 지역에 상기 폴리실리콘막을 일부 잔류시키는 조건으로 진행하 는 것을 특징으로 하는 반도체소자의 콘택플러그 형성 방법.
  7. 제5항에 있어서,
    상기 하드마스크를 형성하는 단계는,
    상기 층간절연막 상에 하드마스크를 형성하는 단계;
    상기 하드마스크 상에 콘택마스크를 형성하는 단계; 및
    상기 콘택마스크를 식각배리어로 하여 상기 하드마스크를 패터닝하는 단계
    를 포함하는 것을 특징으로 하는 반도체소자의 콘택플러그 형성 방법.
  8. 제5항 또는 제7항에 있어서,
    상기 하드마스크는 실리콘질화막 또는 실리콘산화질화막으로 형성하는 것을 특징으로 하는 반도체소자의 콘택플러그 형성 방법.
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