KR20000045327A - 반도체소자 제조방법 - Google Patents

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KR20000045327A
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Abstract

본 발명은 반도체 소자에 있어서, 고집적화됨에 따라 발생되는 쇼트 채널 효과를 개선하기 위하여 게이트 전극 패턴을 형성한 후, 쇼트 채널 트랜지스터의 소오스/드레인 지역에 LDD Vt 임플란트를 실시하여 점 결함(Point Defect)이 생기도록 한후, 계속하여 LDD 임플란트를 실시하여 점 결함이 있는 곳으로 LDD Vt 임플란트 소오스가 확산되어 롱 채널 트랜지스터의 문턱전압은 변화시키지 않고 쇼트 채널 트랜지스터의 문턱전압만 약간 상승시켜 초 고집적 소자의 쇼트 채널 효과를 극복할 수가 있다.

Description

반도체소자 제조방법
본 발명은 반도체소자 제조방법에 관한 것으로, 특히 쇼트 채널(Short Channel) 특성을 개선할 수 있는 반도체 소자의 트래지스터 제조방법에 관한 것이다
반도체 소자의 집적도가 증가함에 따라 칩 사이즈(Chip Size)가 감소하게 되고 이에 따라 반도체 소자의 사이즈도 감소하게 된다. 이에 따라 반도체 소자의 쇼트 채널 특성이 취약해지게 된다.
따라서 반도체 소자의 집적도가 증가함에 따라 쇼트 채널 효과를 극복하는 것이 최대의 관심이 되고 있다.
본 발명에서는 이러한 쇼트 채널 효과를 개선하기 위하여 게이트 전극 패턴을 형성한 후, 쇼트 채널 트랜지스터의 소오스/드레인 지역에 LDD Vt 임플란트를 실시하여 점 결함(Point Defect)를 이용하여 쇼트 채널 효과를 개선하는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
도1 및 도2는 본 발명의 실시예에 의해 쇼트 채널 효과를 개선 시킨 반도체소자를 제조하는 단계를 도시한 것이다.
도3 및 도4는 본 발명의 다른 실시예에 의해 쇼트 채널 효과를 개선 시킨 반도체소자를 제조하는 단계를 도시한 것이다.
도5 및 도6는 본 발명의 다른 실시예에 의해 쇼트 채널 효과를 개선 시킨 반도체소자를 제조하는 단계를 도시한 것이다.
도7은 본 발명에 의해 LDD Vt 임플란트를 실시하거나 하지 않을 때 도핑 프로파일을 도시한 그패프도이다.
<도면의 주요 부분에 대한 부호설명>
1, 30, 60 : 반도체 기판 2. 36, 66 : 필드 산화막
3, 38, 68 : 게이트 산화막 4, 40 : 70 : 게이트 전극
5, 44, 67 : LDD 포켓 영역 6, 48, 68 : 산화막 스페이서
7, 50, 74, 76 : 소오스/드레인 영역
상기한 목적을 달성하기 위한 본 발명은 반도체 기판상에 소자 분리를 위한 필드 산화막을 형성하고 문턱전압을 조절하기 위한 채널 임플란트를 주입하는 단계와,
상기 기판 상부에 게이트 산화막을 형성하고, 그상부에 게이트 전극을 형성하는 단계와, 기판과 같은 타입의 불순물을 소오스/드레인이 형성되는 지역에 LDD Vt 임플란트(Implant)를 실시하는 단계와,
기판과 반대 타입의 불순물을 LDD 에너지로 주입하여 저농도 영역(LDD Juction)을 형성하는 단계와,
게이트 전극의 측벽에 산화막 스페이서를 형성하고, 기판과 반대 타입의 불순물을 높은 도즈로 주입하여 소오스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기한 목적을 달성하기 위한 본 발명은 반도체 소자 제조방법에 있어서,
P-형 반도체 기판상에 P-웰과 N-웰을 형성하고 소자 분리를 위한 필드 산화막을 형성하는 단계와,
문턱전압을 조절하기 위한 채널 임플란트를 상기 기판으로 주입한 후, 상기 기판 상부면에 게이트 산화막과 게이트 전극을 형성하는 단계와,
소오스/드레인이 형성되는 기판으로 LDD Vt 임플란트로 이온주입하고, 상기 P-웰과 N-웰에 저농도 포켓 영역을 형성하는 단계와,
상기 게이트 잔극의 측벽에 산화막 스페이서를 형성하고, 마스크 없이 P-웰은 N형의 불순물을 주입하고, N 웰l은 P형 불순물을 주입하여 소오스/드레인 영역을 형성하는 단계를 포함한다.
상기한 목적을 달성하기 위한 본 발명은 반도체 소자 제조방법에 있어서,
P-형 반도체 기판상에 P-웰과 N-웰을 형성하고 소자 분리를 위한 필드 산화막을 형성하는 단계와,
문턱전압을 조절하기 위한 채널 임플란트를 상기 기판으로 주입한 후, 상기 기판 상부면에 게이트 산화막과 게이트 전극을 형성하는 단계와,
마스크를 사용하여 선택적으로 P-웰 영역의 예정된 소오스/드레인 지역에 LDD Vt 임플란트를 실시하고, 상기 P-웰과 N웰에 저농도 포켓 영역(LDD Pocket Junction)을 형성하는 단계와,
상기 게이트 잔극의 측벽에 산화막 스페이서를 형성하고, 마스크 없이 P-웰은 N형의 불순물을 주입하고, N 웰은 P형 불순물을 주입하여 소오스/드레인 영역을 형성하는 단계를 포함한다.
상기 산화막 스페이서의 폭을 조절하여 상기 LDD 쓰레쉬 홀드 임플란트에 의한 불순물의 쌓이는 위치를 조절하며, 상기 LDD Vt 임플란트는 B11을 0.5E13∼2E13의 도즈와 5∼10KeV에너지로 주입하는 것을 특징으로 한다.
이하, 첨부된 도면을 첨조하여 본 발명을 상세히 설명하기로 한다.
도1 및 도2는 본 발명의 실시예에 의해 쇼트 채널 효과를 개선 시킨 반도체소자를 제조하는 단계를 도시한 것이다.
도1은 반도체 기판(1)상에 소자 분리를 위한 필드 산화막(2)을 형성하고 질화막(도시안됨)을 증착한 후 채널의 문턱전압을 조절하기 위한 채널 문턱전압 임플란트를 실시한다음, 상기 반도체 기판(1) 상부에 게이트 산화막(3)과 폴리실리콘층을 증착한다음, 폴리실리콘층을 식각하여 게이트 전극(4)의 패턴을 형성하고 소오스/드레인이 형성될 지역에 LDD 에너지로 기판과 같은 타입의 불순물을 LDD Vt 임플란트를 실시하여 점 결함(Point Defect)이 생기도록 한후 계속하여 LDD 임플란트(5)를 실시한 것을 도시한 단면도이다.
도2는 상기 게이트 전극(4)의 측벽에 산화막 스페이서(6)를 형성한 후 소오스/드레인 임플란트를 실시하여 소오스/드레인 영역(7)을 형성한 도면으로서, 점 결함이 있는 곳으로 LDD Vt 임플란트 소오스가 확산되어 롱 채널 트랜지스터의 문턱전압은 변화시키지 않고 쇼트 채널 트랜지스터의 문턱전압만 약간 상승시켜 초 고집적 소자의 쇼트 채널 효과를 극복할 수가 있다.
도3 및 도4는 본 발명의 다른 실시예에 의해 쇼트 채널 효과를 개선 시킨 반도체소자를 제조하는 단계를 도시한 것이다.
도3은 P-형 반도체 기판(30)상에 P-웰(32)과 N-웰(34)을 형성하고 소자 분리를 위한 필드 산화막(36)을 형성한다음, 문턱전압을 조절하기 위한 채널 임플란트(38)를 실시한 후, 상기 기판 상부면에 게이트 산화막(38)가 게이트 전극(40)을 형성한후, 마스크 없이 소오스/드레인(44)이 형성되는 지역에 P-형 불순물을 LDD Vt 임플란트를 실시하고, N-형 불순물을 주입하여 저농도 포켓 영역(LDD Pocket Junction)(44)을 형성한 단면도이다.
도4는 상기 게이트 전극(40)의 측벽에 산화막 스페이서(48)를 형성하고, 마스크 없이 상기 P-웰(32)에는 N형 불순물을 주입하고, 상기 N-웰(34)에는 P형 불순물을 주입하여 소오스/드레인 영역(50)을 형성한 단면도이다.
도5 및 도6는 본 발명의 다른 실시예에 의해 쇼트 채널 효과를 개선 시킨 반도체소자를 제조하는 단계를 도시한 것이다.
도5는 P-형 반도체 기판(60)상에 P-웰(62)과 N-웰(64)을 형성하고 소자 분리를 위한 필드 산화막(66)을 형성한다음, 문턱전압을 조절하기 위한 채널 임플란트(68)를 실시한 후, 상기 기판 상부면에 게이트 산화막(60)가 게이트 전극(62)을 형성한다음, 마스크(도시안됨)를 이용하여 P-웰(62) 지역에만 선택적으로 LDD Vt 임플란트를 실시하고, P-웰(62)과 N-웰(64)에 전체적으로 N형 불순물을 저농도로 주입하여 저농도 포켓 영역(LDD Pocket Junction)(67)을 형성한 단면도이다.
도6는 상기 게이트 전극(62)의 측벽에 산화막 스페이서(68)를 형성하고, 마스크 없이 상기 P-웰(52)에는 N형 불순물을 주입하고, 상기 N-웰(54)에는 P형 불순물을 주입하여 소오스/드레인 영역(74,76)을 형성한 단면도이다.
도7은 본 발명에 의해 LDD Vt 임플란트를 실시하였을때와 임플란트를 실시하지 않을 때 기판의 도핑 프로파일을 도시한 그패프도이다.
도7의 (a)는 게이트 채널 길이 0.5㎛에서는 LDD Vt 임플란트를 실시하여도 채널 도핑 프로파일(Channel Doping Profile)이 별 차이가 차이가 없는 것을 도시한다.
도7의 (b)는 게이트 채널 길이가 0.3㎛에서는 LDD Vt 임플란트를 실시한 경우 채널 도핑 프로파일의 농도가 증가되는 것을 나타낸다.
도7의 (c)는 LDD Vt 임플란트를 생략한 경우와 LDD Vt 임플란트를 실시한 것의 차이를 도시한다.
즉, 본 발명은 채널 길이가 긴 곳에서의 문턱전압은 차이가 없지만 쇼트 채널에서는 LDD Vt 임플란트를 주입하는 경우 현저하게 개선됨을 알 수 있다.
상기한 본 발명에 의하면 LDD Vt 임플란트를 실시하여 점 결함(Point Defect)이 생기도록 한후 계속하여 LDD 임플란트를 실시하여 점 결함이 있는 곳으로 LDD Vt 임플란트 소오스가 확산되어 롱 채널 트랜지스터의 문턱전압은 변화시키지 않고 쇼트 채널 트랜지스터의 문턱전압만 약간 상승시켜 초 고집적 소자의 쇼트 채널 효과를 극복할 수가 있다. 그로인하여 트랜지스터의 쇼트 채널 특성이 개선되어 제품 특성을 향상시킬수 있으며 고집적화에 유리하다.

Claims (3)

  1. 반도체소자 제조방법에 있어서,
    반도체 기판상에 소자 분리를 위한 필드 산화막을 형성하고 문턱전압을 조절하기 위한 채널 임플란트를 주입하는 단계와,
    상기 기판 상부에 게이트 산화막을 증착하고 그상부에 게이트 전극을 형성하는 단계와,
    상기 기판과 같은 타입의 불순물을 소오스/드레인이 형성되는 지역에 LDD Vt 임플란트(Implant)로 주입하여 기판에 점결함이 생성되도록 하는 단계와,
    상기 기판과 반대 타입의 불순물을 LDD 에너지로 주입하여 저농도 영역(LDD Juction)을 형성하는 단계와,
    게이트 전극의 측벽에 산화막 스페이서를 형성하고, 기판과 반대 타입의 불순물을 높은 도즈로 주입하여 소오스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
  2. 제1항에 있어서,
    상기 LDD Vt 임플란트는 B11을 0.5E13∼2E13 도즈량과 5∼10KeV 에너지로 임플란트 하는 것을 특징으로 하는 반도체 소자 제조방법.
  3. 제1항에 있어서,
    상기 산화막 스페이서의 폭을 조절하여 상기 LDD 쓰레쉬 홀드 임플란트에 의한 불순물의 쌓이는 위치를 조절하는 것을 특징으로 하는 반도체 소자 제조방법.
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