KR100734651B1

KR100734651B1 - 반도체 소자 제조방법

Info

Publication number: KR100734651B1
Application number: KR1020020086646A
Authority: KR
Inventors: 박철수
Original assignee: 동부일렉트로닉스 주식회사
Priority date: 2002-12-30
Filing date: 2002-12-30
Publication date: 2007-07-02
Also published as: KR20040060117A

Abstract

본 발명은 반도체 소자 제조방법에 관한 것이다. 즉, 본 발명은 반도체 소자 제조에 있어서, 소오스/드레인 에피텍셜 활성화 영역을 습식 크리닝으로 노출시킨 후, 습식 크리닝 타겟의 조절을 통해 트랜지스터의 채널 길이 및 LDD 길이의 조절이 가능하도록 함으로써, 리소그라피 툴을 ArF대신 KrF로의 대체가 가능해져 반도체 소자 나노기술 실현에 있어 리소그라피 툴의 부담을 줄이면서도 소자의 동작 특성을 개선시킬 수 있는 이점이 있다.

Description

반도체 소자 제조방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}

도 1은 본 발명의 실시 예에 따른 반도체 소자 제조를 위한 레이아웃도,

도 2a 내지 도 2g는 본 발명의 실시 예에 따른 트랜지스터 제조방법을 도시한 공정 수순도,

본 발명은 반도체 소자 제조방법에 관한 것으로, 특히 반도체 소자 나노기술 실현에 있어 리소그라피 툴의 부담을 줄이면서 동작 특성을 개선한 트랜지스터 제조 방법에 관한 것이다.

근래에 들어 반도체 소자의 집적도가 증가함에 따라 리소그라피 툴(Lithography tool) 또한 계속해서 변화되는 추세에 있다.

그러나, 반도체의 집적도가 증가함에 따라 리소 그라피 툴을 구매하는 초기비용 뿐만아니라 공정 비용 또한 과도하게 증가되는 문제점이 있었다. 또한 디자인 룰 압박에 따른 STI Refilling 도 씸(Seem)과 디벗(Divot)에 기인한 생산성 저하로 이어지는 문제점이 있었다.

따라서 상기 반도체 소자 집적도에 따른 Duv ArF대신 종래 KrF를 동일하게 사용하면서도 고 집적 반도체 소자 디자인 룰을 만족시키게 된다면 많은 비용을 절감할 수 있을 것으로 기대된다.

따라서, 본 발명의 목적은 반도체 소자 나노기술 실현에 있어 리소그라피 툴의 부담을 줄이면서 동작 특성을 개선한 트랜지스터 제조 방법을 제공함에 있다.

상술한 목적을 달성하기 위한 본 발명은 반도체 소자 제조 방법에 있어서, (a)소자 분리막이 형성된 반도체 소자 활성 영역내 제1질화막 및 소자 분리 산화막을 식각하여 실리콘 기판을 노출시키는 단계와; (b)에피텍셜 성장으로 상기 반도체 소자 활성 영역을 에피텍셜 활성화 영역으로 형성시키고, 그 상부에 제1산화막을 적층시키는 단계와; (c)게이트 전극용 마스크를 이용해 소오스/드레인 형성부분에 적층된 제1산화막을 소정의 두께가 남도록 건식 식각시킨 후, 소오스/드레인을 형성시키는 단계와; (d)습식 크리닝으로 상기 제1산화막을 식각하여 상기 소오스/드레인이 형성된 활성 영역을 노출시키고, 습식 크리닝 타겟 설정을 통해 상기 소오스/드레인과 게이트 전극 사이의 LDD 길이를 조절한 후, LDD 임플란트를 수행하는 단계와; (e)상기 LDD 임플란트 수행후, 그 상부에 제2질화막과 제2산화막을 순차적으로 적층하여 CMP로 평탄화시키는 단계와; (f)게이트 전극용 오픈 마스크를 이용해 상기 게이트 영역에 노출된 제1산화막을 제거시켜 에피텍셜 활성 영역을 노출시키는 단계와; (g)상기 에피텍셜 활성 영역을 통해 로컬 채널 임플란트 및 채널 V_T 임플란트를 수행하는 단계와; (h)게이트 절연막 게이트 전극을 차례로 적층하고, 그 상부에 평탄화 절연막을 적층시킨 후, 게이트 전극 플러그, 소오스/드레인 전극 플러그를 형성시키는 단계;를 포함하는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시 예의 동작을 상세하게 설명한다.

도 1은 본 발명의 트랜지스터 제조를 위해 사용되는 레이아웃도를 도시한 것으로, 상기 도 1에서 보여지는 바와 같이 소자분리용 마스크(100), 게이트 전극용 더미 마스크(200), 게이트 전극용 마스크(300)로 구성된다.

도 2a 내지 도 2g는 본 발명의 실시 예에 따른 트랜지스터 제조 방법을 도시한 공정 수순도이다. 이하 상기 도 2a 내지 도 2g를 참조하여 본 발명의 트랜지스터 제조방법을 상세히 설명한다.

먼저 도 2a에서와 같이 실리콘 기판(1) 상부에 소자분리 산화막(2)을 분리깊이(Isolation Depth)만큼 두껍게(3000∼4000Å) 열적으로 성장시키고, 그 상부에 제1질화막(3)을 적층시킨다. 이어 소자 분리용 마스크(100)를 사용해 감광막 패터닝을 수행하고, 활성영역(Active region)이 형성될 부분의 제1질화막(3), 소자분리 산화막(2)을 순차적으로 건식 식각을 하여 실리콘 기판을 노출시킨 후, 감광막을 제거시키고, 실리콘 기판에 대해 크리닝(Cleaning)을 수행한다. 그리고 에피텍셜 성장(Epitaxial Growth)으로 에피텍셜 활성영역(4)을 형성시키고 그 상부에 이후에 형성될 게이트 전극의 두께만큼 제1산화막(5)을 적층시킨 후, 게이트 전극용 더미 마스크(200)를 사용하여 게이트 전극용 더미 감광막(6)을 패터닝하고 하부에 노출된 제1산화막(5)을 건식 식각시킨다. 그리고 상기 제1산화막(5)에 대해서는 건식 식각으로 식각하되 소정의 두께가 남도록 한 후, 감광막(6)을 제거하고 임플란트를 수행하여 소오스(7a)와 드레인(7b)을 형성시킨다.

이어 도 2b에서와 같이 습식 크리닝으로 상기 제1산화막을 식각하여 상기 소오스/드레인이 형성된 활성영역(4)을 노출시키고, 습식 크리닝 타겟을 조절하여 상기 소오스/드레인과 게이트 사이의 LDD길이(c)를 조절한다.
이때 소오스(7a)와 드레인(7b)사이의 거리는 일반 트랜지스터의 "게이트 전극 길이 + LDD" 이므로 상기 도 2b에서 보여지는 바와 같이, 습식 크리닝으로 게이트 전극 길이를 마음대로 조절할 수 있으며, 또한 상기 LDD의 길이(c)는 습식 크리닝 타겟 설정을 통해 제어할 수 있으므로, 트랜지스터의 채널 길이 및 LDD의 길이(c)에 대한 조절이 가능하다. 이에 따라 리소그라피 툴을 ArF 대신 KrF로 대체가 가능해진다.
그런 후 도 2c에서와 같이, LDD 임플란트를 수행하고, 그 상부에 제2질화막(8)과 제2산화막(9)을 순차적으로 적층시킨 후, CMP로 평탄화를 수행하여 도 2d에서와 같은 구조를 형성시킨다.
이때 상기 도 2d를 참조하면, 소오스(7a), 드레인(7b) 상부의 제2질화막(8) 사이의 거리 "L"이 게이트 전극 길이에 해당되고, 소오스(7a)와 드레인(7b)사이의 거리를 "d"라고 가정하는 경우 "LDD길이(c)≒(d-L)/2"이 된다.

삭제

그리고 도 2e에서와 같이 게이트 전극용 오픈 마스크(300)를 사용해 게이트 전극용 감광막(10) 패터닝을 수행하고, 노출된 제1산화막(5)을 습식식각으로 제거시킨다.

이어 도 2f에서와 같이 노출된 에피텍셜 활성화 영역(4)을 통해 로컬 채널 임플란트 및 채널 V_T임플란트(11)를 나누어서 수행시킨다. 여기서 상기 로컬 채널 임플란트 영역(11)의 형성 목적은 N⁺ 소오스/드레인(Source/Drain) 혹은 P⁺ 소오스/드레인의 측면 확산(Lateral diffusion)을 억제해서 쇼트 채널 효과(Short channel effect) 현상을 줄이기 위함이며, 유효 채널을 최대화하기 위함이다.

그리고 도 2g에서와 같이 게이트 절연막(12)을 형성하고, 그 상부에 게이트 전극(13)을 적층시킨 후, 블랭킷 에치백(Blanket Etch-back) 또는 CMP를 통하여 게이트 전극 형성을 완료한다. 그런 후 그 상부에 평탄화 절연막(14)을 두껍게 적층시키고 게이트 전극(15a), 소오스 전극(15b), 드레인 전극(15c)을 형성시킨다.

한편 상술한 본 발명의 설명에서는 구체적인 실시 예에 관해 설명하였으나, 여러 가지 변형이 본 발명의 범위에서 벗어나지 않고 실시될 수 있다. 따라서 발명의 범위는 설명된 실시 예에 의하여 정할 것이 아니고 특허청구범위에 의해 정하여져야 한다.

이상에서 설명한 바와 같이, 본 발명은 반도체 소자 제조에 있어서, 소오스/드레인 에피텍셜 활성화 영역을 습식 크리닝으로 노출시킨 후, 습식 크리닝 타겟의 조절을 통해 트랜지스터의 채널 길이 및 LDD 길이의 조절이 가능하도록 함으로써, 리소그라피 툴을 ArF대신 KrF로의 대체가 가능해져 반도체 소자 나노기술 실현에 있어 리소그라피 툴의 부담을 줄이면서도 소자의 동작 특성을 개선시킬 수 있는 이점이 있다.

Claims

반도체 소자 제조 방법에 있어서,

(a)소자 분리막이 형성된 반도체 소자 활성 영역내 제1질화막 및 소자 분리 산화막을 식각하여 실리콘 기판을 노출시키는 단계와;

(b)에피텍셜 성장으로 상기 반도체 소자 활성 영역을 에피텍셜 활성화 영역으로 형성시키고, 그 상부에 제1산화막을 적층시키는 단계와;

(c)게이트 전극용 마스크를 이용해 소오스/드레인 형성부분에 적층된 제1산화막을 소정의 두께가 남도록 건식 식각시킨 후, 소오스/드레인을 형성시키는 단계와;

(d)습식 크리닝으로 상기 제1산화막을 식각하여 상기 소오스/드레인이 형성된 활성 영역을 노출시키고, 습식 크리닝 타겟 설정을 통해 상기 소오스/드레인과 게이트 전극 사이의 LDD 길이를 조절한 후, LDD 임플란트를 수행하는 단계와;

(e)상기 LDD 임플란트 수행후, 그 상부에 제2질화막과 제2산화막을 순차적으로 적층하여 CMP로 평탄화시키는 단계와;

(f)게이트 전극용 오픈 마스크를 이용해 상기 게이트 영역에 노출된 제1산화막을 제거시켜 에피텍셜 활성 영역을 노출시키는 단계와;

(g)상기 에피텍셜 활성 영역을 통해 로컬 채널 임플란트 및 채널 V_T 임플란트를 수행하는 단계와;

(h)게이트 절연막 게이트 전극을 차례로 적층하고, 그 상부에 평탄화 절연막을 적층시킨 후, 게이트 전극 플러그, 소오스/드레인 전극 플러그를 형성시키는 단계;를 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
제1항에 있어서,

상기 (a)단계에서, 상기 소자분리막은, STI 형태로 형성되는 것을 특징으로 하는 반도체 소자 제조방법.
제1항에 있어서,

상기 (b)단계에서, 상기 제1산화막은, 상기 게이트 전극 두께만큼 형성되는 것을 특징으로 하는 반도체 소자 제조방법.