KR20000029354A - 다이나믹 메모리 장치 - Google Patents

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KR20000029354A
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아이모토요시하루
키무라토루
타케다코이치
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카네코 히사시
닛뽄덴끼 가부시끼가이샤
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Abstract

메모리 셀의 비트 라인에 직접적으로 연결된 제 1의 감지증폭기 회로와, 데이터 입출력 회로에 직접적으로 연결된 제 2의 감지증폭기 회로와, 상기 제 1 및 제 2의 감지증폭기 회로 사이에 연결된 스위칭 회로를 포함하는 다이나믹 메모리. 판독 동작에 있어서, 스위칭 회로는 데이터가 메모리 셀로부터 판독된 후 상기 제 1 및 제 2의 감지증폭기 회로를 분리하도록 제어되어, 그 결과 판독된 데이터는 제 2의 감지증폭기 회로에 의해 증폭되고 상기 제 2의 감지증폭기 회로로부터 메모리 외부로 출력된다. 한편, 상기 제 1의 감지증폭기 회로는 판독된 데이터를 증폭하고 메모리 셀로 상기 판독된 데이터를 다시 기록한다. 기록 동작에 있어서, 상기 스위칭 회로는 상기 제 1 및 제 2의 감지증폭기 회로를 상호 연결하도록 제어되어, 그 결과 외부로부터의 기록될 데이터는 상기 제 1 및 제 2의 감지증폭기 회로를 통해 메모리 셀로 기록된다.

Description

다이나믹 메모리 장치{DYNAMIC MEMORY}
본 발명은 다이나믹 메모리에 관한 것으로, 특히 액세스 속도 및 사이클 속도를 고속화하고, 또한 메모리 칩 내부에서 사용되는 타이밍 제어회로의 칩 면적이나 메모리 칩의 전력소비를 감소시킬 수 있게 한 다이나믹 메모리에 관한 것이다.
도 4a 및 도 4b에는 종래의 다이나믹 랜덤 액세스 메모리(DRAM)의 회로구성이 도시되어 있다. 도 4a는 종래의 DRAM의 구성을 도시하는 블록도이고, 도 4b는 종래의 DRAM에 포함되는 DRAM 셀 회로 및 그와 결합되는 감지증폭기 회로로 구성되는 한 세트의 메모리 셀 회로의 상세한 회로구조를 도시하는 블록도이다.
도 4a에서 도시된 바와 같이, 종래의 DRAM은 여러 세트의 메모리 셀 회로를 포함하는데, 그 각각은 DRAM 셀(메모리 셀) 회로(1)와 SA(감지증폭기) 회로(2)를 포함한다. 여러 세트의 메모리 셀 회로는 어레이의 형태로 배치되어 있다. DRAM셀 회로(1) 각각은 워드 드라이버(3)와 결합되어 있고, 각각의 DRAM 셀 회로에 결합된 SA 회로(2)는 SA 드라이버(4)와 결합되어 있으며, SA 회로(2)에는 감지증폭기 인에이블 신호(SAE)가 공급된다.
더욱이, DRAM셀 회로(1)와 SA 회로(2)로 이루어지는 각 세트의 모든 메모리 회로에 공통으로, SA 선택회로(6), DA(데이터 증폭기) 회로(7), 데이터 입출력회로(5)가 마련되어 있다. DA 회로(7)는 데이터 증폭기 제어신호(DAE)를 수신하고, 또한 데이터 입출력회로(5)는 기록 인에이블신호(WE) 및 판독 인에이블신호(RE)를 수신한다.
DRAM셀 회로(l)와 SA 회로(2)로 이루어지는 제 1 세트의 상세한 회로 블록도를 참조하면, DRAM셀 회로(1)는 복수의 워드 라인(SWL)(도면의 간략화를 위해 2개의 워드 라인(SWL1 SWL2)만을 도시하고 있다)과 복수의 비트 라인(BL 및 BL바)을 포함한다. 워드 라인과 비트 라인의 각 교점에서, DRAM 메모리 셀(11)은 대응하는 워드 라인과 대응하는 비트 라인에 위치되고 연결된다. 하나의 SA 회로(2)는 각각의 비트 라인쌍을 위해 제공되는데, SA 회로(2)가 DRAM셀 회로(1)의 상부측 및 하부측에서 DRAM셀 회로(1)에 대칭으로 위치되는 것은 집적 회로 설계에서 일반적이다. 그러나, 도면의 복잡화를 피하기 위해 하부측 SA 회로만이 도면에 도시되어 있다.
SA 회로(2)는 대응하는 비트 라인쌍(BL 및 BL바)에 연결된 한 쌍의 (입출력) 단자를 구비하는 감지증폭기(21)와, 대응하는 비트 라인쌍(BL 및 BL바)에 연결된 한 쌍의 입력 단자와 한 쌍의 출력 단자(OL 및 OL바)에 연결된 한 쌍의 출력 단자를 구비하는 판독 스위치(25)와, 한 쌍의 입력 단자(IL 및 IL바)에 연결된 한 쌍의 입력 단자와 대응하는 비트 라인쌍(BL 및 BL바)에 연결된 한 쌍의 출력 단자를 구비하는 기록 스위치, 및 대응하는 비트 라인쌍(BL 및 BL바)을 프리차지(precharge)하고 이퀄라이징하기 위한 프리차지 이퀄라이저(precharge equalizer; 27)를 포함한다. 상기 프리차지 이퀄라이저(27)는 1/2전원전압(half power supply voltage; HVCC)(=VCC/2)에 연결되고 프리차지 이퀄라이저 신호(PDL)에 의해 제어된다. 각각의 감지증폭기(21)는 한 쌍의 감지증폭기 전원전압(SAN 및 SAP)에 연결된다. 각각의 판독 스위치(25)는 대응하는 판독 신호(RSi (i는 1 내지 4))에 의해 제어되고, 각각의 기록 스위치(26)는 대응하는 기록 신호(WSi (i는 1 내지 4))에 의해 제어된다.
도 5를 참조하면, 도 4a 및 도 4b에 도시된 종래의 DRAM의 실제 동작을 설명하기 위한 타이밍도가 도시되어 있다. 이하, 판독 동작이 설명될 것이다. 먼저, 하나의 워드 라인(SWL(SWL1, SWL2, 등등))이 선택되고, 선택된 워드 라인에 연결된 각각의 메모리 셀(11)로부터 대응하는 비트 라인쌍으로 데이터가 판독된다. 그 다음, SA 회로는 SA 인에이블 신호(SAE)에 의해 인에이블되고, 메모리 셀로 데이터가 다시 기록되며, SA 선택 회로의 동작에 의한 판독 신호(RS(RS1, RS2, RS3, RS4 등등))에 의해 선택된 SA 회로의 데이터는 DA 회로(7)로 전송된다. DA 회로(7)는 DA 제어 신호(DAE)에 의해 인에이블되고, 데이터를 다시 증폭한다. 증폭된 데이터는 데이터 입출력 회로(5)로 출력되고, 최종적으로, 데이터 입출력 회로(5)에서 메모리 외부의 장치로 데이터가 출력된다.
상기 언급된 동작에 있어서, 판독 신호(RS)는 비트 라인쌍의 신호가 충분히 증폭된 다음 입력되어야 한다. 그러나, 비트 라인쌍의 정전용량(capacitance)과 저항이 크기 때문에, SA 인에이블 신호(SAE)의 활성화와 판독 신호(RS)의 입력 사이에 시간차를 두어야 한다.
이하, 기록 동작이 설명될 것이다. 데이터 입출력 회로(5)를 통해 제공되는 데이터는 DA 제어 신호(DAE)에 의해 인에이블되는 DA 회로(7)에 의해 증폭되고, SA 선택 회로(6)의 동작에 의한 기록 신호(WS(WS1, WS2, WS3, WS4, 등등))에 의해 선택된 SA 회로로 전송된다. DA 회로(7)로부터 제공된 데이터에 의해 SA 회로에 데이터를 강제적으로 재기록함으로써 DRAM 셀(11)에 데이터가 기록된다. 따라서, SA 회로 및 DA 회로의 동작 순서는 데이터 판독 동작과 데이터 기록 동작시 반대로 되어야 하며, 따라서 DRAM을 동작하기 위한 제어 회로는 복잡하게 된다.
상기 언급된 종래의 DRAM에서의 첫 번째 문제점은 고속의 액세스가 실현될 수 없다는 것이다. 그 이유로는 비트 라인의 정전용량과 저항이 크기 때문에 SA 인에이블 신호(SAE)의 활성화와 판독 신호(RS)의 입력 사이에 시간 차이를 두어야 하기 때문이다.
상기 언급된 종래의 DRAM에서의 두 번째 문제점은 판독/기록 동작을 위한 타이밍 제어 회로가 복잡하고, 그 결과 액세스 속도와, 칩 영역 및 전력 소비가 불가피하게 증가한다는 것이다. 이 이유로는 SA 회로 및 DA 회로를 포함하는 메모리에서, SA 회로 및 DA 회로의 활성화 순서가 판독 동작과 기록 동작에서 변경되어야 한다는 것 때문이다.
발명의 요약
따라서, 상기 언급된 종래의 DRAM의 문제점을 극복하는 DRAM을 제공하는 것이 본 발명의 목적이다.
본 발명의 다른 목적은 DRAM에서 데이터 판독 및 기록 동작의 속도를 향상하고, DRAM 내부에 사용되는 타이밍 제어 회로의 면적과 DRAM의 소비 전력을 감소시켜서, 고속이고, 저전력, 저가격의 DRAM을 제공하는 것이다.
도 1a는 본 발명의 실시예의 구성을 도시하는 블록도.
도 1b는 본 발명에 따른 DRAM의 실시예에 포함되는 DRAM 셀 회로 및 관련된 감지증폭기 회로(sense amplifier circuit)로 구성되는 하나의 메모리 셀 회로 세트의 상세한 회로 구성을 도시하는 회로도.
도 2는 본 발명에 따른 DRAM의 실시예의 실제 동작을 도시하는 타이밍도.
도 3a, 도 3b 및 도 3c는 본 발명에 따른 DRAM의 실시예에서의 기록 동작의 상이한 모드를 설명하는 파형도.
도 4a는 종래의 DRAM의 구성을 도시하는 블록도.
도 4b는 종래의 DRAM에 포함되는 DRAM 셀 회로 및 관련된 감지증폭기 회로로 구성되는 하나의 메모리 셀 회로 세트의 상세한 회로 구성을 도시하는 회로도.
도 5는 도 4a 및 도 4b에 도시된 종래의 DRAM의 실제 동작을 나타내는 타이밍도.
＜도면의 주요부분에 대한 부호의 설명＞
1 : DRAM셀 회로 2 : SA 회로
3 : 워드 드라이버 4 : SA 제어회로
5 : 데이터 입출력회로 11 : 메모리 셀
22 : 기록 SA부 23 : SA 선택회로
24 : 판독 SA부 28 : 제 2의 SA부
29 : 판독 스위치 30 : 기록 스위치
31, 33 : 프리차지 이퀄라이저 32 : 제 1의 SA부
BL, BL바 : 비트 라인쌍 OL, OL바 : 출력 데이터 라인쌍
IL, IL바 : 입력 데이터 라인쌍 SWL : 워드 라인
PDL : 프리차지 이퀄라이즈 신호 WS : 기록 신호
RS : 판독 신호 SAN, SAP : 감지증폭기 전원
HVCC : 1/2전원전압 TG : 전송 게이트 제어신호
SAE : 감지증폭기 인에이블 신호 WE : 기록 제어신호
RE : 판독 제어신호
본 발명의 상기의 목적 및 다른 목적은 본 발명에 따른 DRAM에 의해 달성되는데, 본 발명에 따른 DRAM은 메모리 셀의 비트 라인에 직접 접속된 제 1의 감지증폭기 회로와, 데이터 입출력 회로에 직접 접속된 제 2의 감지증폭기 회로와, 이들 제 1 및 제 2의 감지증폭기 회로 사이에 마련된 스위칭 회로와, 데이터가 메모리 셀로부터 판독된 후 상기 제 1의 감지증폭기 회로와 제 2의 감지증폭기 회로를 분리하여 판독된 데이터가 상기 제 2의 감지증폭기 회로에 의해 증폭되고 그 다음 상기 제 2의 감지증폭기 회로로부터 메모리 외부로 출력되도록 상기 스위칭 회로를 제어하기 위한 제어 수단을 포함한다.
또한, 판독된 데이터는 상기 제 1의 감지증폭기 회로에 의해 증폭되고 그 다음 메모리 셀에 재기록된다. 기록 동작에 있어서, 제어 수단은 제 1의 감지증폭기 회로와 제 2의 감지증폭기 회로를 상호 연결하여 외부로부터의 기록될 데이터가 제 1 및 제 2의 감지증폭기 회로를 통해 메모리 셀로 기록되도록 스위칭 회로를 제어한다.
제어 수단은 기록 동작에서 사용되는 제 1 및 제 2의 감지증폭기 회로에 대한 여러 제어 신호의 타이밍과 동일한 타이밍에서 판독 동작에 사용되는 제 1 및 제 2의 감지증폭기 회로에 대한 여러 제어 신호를 생성하도록 구성되는 것이 바람직하다. 또한, 기록 동작에 있어서, 소정의 논리 레벨은 제 1의 감지증폭기 회로의 단자 쌍 중 하나의 단자에만 기록된다. 또한, 하나의 제 2의 감지증폭기 회로가 다수의 제 1의 감지증폭기 회로에 공통으로 제공된다.
상기와 같은 배치에서, 제 1 및 제 2의 감지증폭기 회로는 메모리 셀에 연결된 비트 라인을 위해 제공되고, 메모리 셀의 기록 동작을 위해 사용되는 감지증폭기는 메모리 셀로부터 외부로 데이터를 출력하기 위한 판독 동작을 위해 사용되는 감지증폭기와 분리되어, 상기 제 1 및 제 2의 감지증폭기 회로의 각각의 입출력 단자에 대한 부하가 감소된다. 따라서, 고속의 판독 및 기록이 가능하게 된다.
또한, 기록 동작에 있어서, 증폭된 데이터가 메모리 셀에 기록되도록 외부로부터 제공되는 데이터는 제 2의 감지증폭기 회로를 통해 전달되고 제 1의 감지증폭기 회로에 의해 증폭된다. 결과적으로, 제 1 및 제 2의 감지증폭기 회로에 대한 여러 제어 신호의 타이밍은 판독 동작 및 기록 동작에 있어서 동일하게 된다. 따라서, 메모리 칩 내부에 사용되는 타이밍 제어 회로의 면적과 메모리 칩의 소비 전력이 감소시킬 수 있다.
본 발명의 상기 및 다른 목적, 특징 및 이점은 첨부된 도면을 참조한 본 발명의 양호한 실시예를 통해 명백하게 될 것이다.
도 1a는 본 발명에 따른 DRAM의 실시예의 구성을 도시하는 블록도이고, 도 1b는 본 발명에 따른 DRAM의 실시예에 포함되는 DRAM 셀 회로 및 관련된 감지증폭기 회로로 구성되는 하나의 메모리 셀 회로 세트의 상세한 구성을 도시하는 회로도이다. 도 1a와 도 1b에서, 도 4a와 도 4b에 도시된 소자에 대응하는 소자는 동일한 도면 부호를 갖는다.
도 1a에 도시된 바와 같이, 도시된 DRAM은 어레이 형태로 정렬된 다수의 메모리 셀 회로 세트를 포함하며, 상기 메모리 셀 회로 세트의 각각은 DRAM 셀 회로(1) 및 관련된 SA(감지증폭기) 회로(2A)를 포함한다. DRAM 셀 회로(2A)의 각각은 워드 드라이버(3)와 관련되고, SA 회로(2A)의 각각은 SA(감지증폭기) 제어 회로(4A)와 관련되며, 상기 SA 제어 회로(4A)는 기록 SA 인에이블 신호(SAE1) 및 판독 SA 인에이블 신호(SAE2)를 제공받는다.
DRAM 셀 회로(1) 및 관련된 감지증폭기 회로(2A)로 각각 구성된 모든 메모리 셀 회로 세트에 공통으로, 데이터 입출력 회로(5)가 제공되며, 상기 데이터 입출력 회로(5)는 기록 인에이블 신호(WE) 및 판독 인에이블 신호(RE)를 수신한다. SA 회로(2A) 각각은 기록 SA부(22)와, SA 선택 회로(23) 및 판독 SA부(24)를 포함한다.
DRAM 셀 회로(1) 및 관련된 감지증폭기 회로(2A)의 제 1의 메모리 셀 회로 세트의 상세한 회로도인 도 1b를 참조하면, DRAM 셀 회로(1)는 다수의 워드 라인(SWL)(간략화를 위해 단지 두 개의 워드 라인(SWL1 및 SWL2) 만이 도시되었다), 및 다수의 비트 라인쌍(BL 및 BL바)을 포함한다. 워드 라인과 비트 라인의 각 교점에는, DRAM 메모리 셀(11)이 위치되고 대응하는 워드 라인과 대응하는 비트 라인에 연결되어 있다. 각각의 비트 라인쌍에 대해 하나의 SA 회로(2A)가 제공되는데, SA 회로(2A)는 DRAM 셀 회로(1)의 상부측 및 하부측에서 DRAM 셀 회로(1)에 대칭으로 위치되는 것이 집적회로 설계에서 일반적이다. 그러나, 도면의 간략화를 위해 하부측 SA 회로의 상세한 회로도만이 도시되어 있다.
각각의 기록 SA부(22)는 DRAM 셀 회로(1)에서 대응하는 비트 라인쌍(BL 및 BL바)에 직접적으로 연결되며, 대응하는 비트 라인쌍(BL 및 BL바)에 연결된 한 쌍의 (입출력) 단자와 대응하는 비트 라인쌍(BL 및 BL바)을 프리차지하고 이퀄라이징하기 위한 프리차지 이퀄라이저(33)를 포함한다.
판독 SA부(24)는 다수의 기록 SA부(22)에 공통으로 제공된다. 이 판독 SA부(24)는 판독 비트 라인쌍(RBL 및 RBL바)에 연결된 한 쌍의 (입출력) 단자를 구비하는 제 2의 감지증폭기(28)와, 상기 판독 비트 라인쌍(RBL 및 RBL바)에 각각 연결된 한 쌍의 단자를 각각 구비하는 판독 스위치(29)와, 기록 스위치(30) 및 프리차지 이퀄라이저(31)를 포함한다.
SA 선택 회로(23)는 판독 SA부(24)와 다수의 기록 SA부(22) 사이에 위치되어, 상기 판독 SA부(24)와 다수의 기록 SA부(22)를 분리하고 상호 연결시킨다. SA 선택 회로(23)는 전송 게이트 제어 신호(TG1, TG2, TG3, 및 TG4)에 의해 각각 제어되는 다수의 전송 게이트를 포함한다. 특히, 제 2의 감지증폭기(28)의 한 쌍의 (입출력) 단자, 즉 판독 비트 라인쌍(RBL 및 RBL바)은 전송 게이트 제어 신호(TG1)에 의해 제어되는 제 1의 전송 게이트 쌍을 통해 DRAM 셀 회로(1)의 제 1의 비트 라인쌍(BL 및 BL바)에 각각 연결된다. 또한 상기 판독 비트 라인쌍(RBL 및 RBL바)은 전송 게이트 제어 신호(TG2)에 의해 제어되는 제 2의 전송 게이트 쌍을 통해 DRAM 셀 회로(1)의 제 2의 비트 라인쌍에 각각 연결된다. 또한 상기 판독 비트 라인쌍(RBL 및 RBL바)은 전송 게이트 제어 신호(TG3)에 의해 제어되는 제 3의 전송 게이트를 통해 DRAM 셀 회로(1)의 제 3의 비트 라인쌍에 각각 연결된다. 또한 상기 판독 비트 라인쌍(RBL 및 RBL바)은 전송 게이트 제어 신호(TG4)에 의해 제어되는 제 4의 전송 게이트를 통해 DRAM 셀 회로(1)의 제 3의 비트 라인쌍에 각각 연결된다.
판독 SA부(24)에 포함된 판독 스위치(29)의 한 쌍의 출력부는 출력 데이터 라인쌍(OL1 및 OL1바 또는 OL2 및 OL2바)을 통해 데이터 입출력 회로(5)에 연결된다. 판독 스위치(29)는 판독 신호(RS)에 의해 제어된다. 한편, 입력 데이터 라인쌍(IL1 및 IL1바 또는 IL2 및 IL2바)을 통한 데이터 입출력 회로(5)로부터의 입력 데이터는 기록 스위치(30)의 한 쌍의 입력부로 제공된다. 기록 스위치(30)는 기록 신호(WS)에 의해 제어된다. 프리차지 이퀄라이저(33)는 프리차지 이퀄라이저 신호(PDL1)에 의해 제어되고, 프리차지 이퀄라이저(31)는 프리차지 이퀄라이저 신호(PDL2)에 의해 제어된다. 상기 언급된 여러 제어 신호(RS, WS, PDL1, PDL2, TG1, TG2, TG3 및 TG4)는 SA 제어 회로(4A)에 의해 생성된다.
본 발명에 따른 DRAM의 실시예의 실제동작을 도시하는 타이밍도가 도 2에 도시되어 있다. 이하, 판독 동작이 기술될 것이다. 우선, 프리차지가 완료된 후, 즉, 프리차지 이퀄라이저 신호(PDL1 및 PDL2)가 비활성화 되는 경우, 판독 SA부(24)에 접속되는 한 쌍의 비트 라인은 전송 게이트제어신호(TG1 내지 TG4)중의 하나를 선택적으로 활성화시킴으로써 SA 선택회로(23)의 동작에 의해 선택된다. 그 후, 하나의 워드 라인(SWL(SWL1, SWL2 등))은, 데이터가 선택된 워드 라인에 접속되는 메모리셀(11)로부터 DRAM셀 회로(1)내의 대응하는 비트 라인쌍(BL과 BL바)에, 또한 SA 선택회로(23)를 통하여 판독 비트 라인쌍(RBL과 RBL바)에 판독되도록, 워드 드라이버(3)에 의해 선택적으로 구동된다. 그 후, DRAM셀 회로(1)내의 비트 라인쌍(BL과 BL바)은 모든 전송 게이트제어신호(TG1 내지 TG4)를 비활성 상태로 설정함으로서 SA 선택회로(23)의 동작에 의해 판독 비트 라인쌍(RBL과 RBL바)으로부터 분리된다. 그 후, 기록 SA 회로(22) 및 판독 SA부(24)는 데이터가 기록 SA 회로(22)의 동작에 의해 메모리 셀로 재기록되고 반면에 데이터가 판독 SA부(24)로부터 데이터입출력회로(5)까지 판독신호(RS)를 활성화함으로써 출력되어, 최종적으로, 데이터가 데이터 입출력회로(5)에서부터 메모리 외부의 장치까지 출력되도록, 기록 SA 인에이블신호(SAE1) 및 판독 SA 인에이블신호(SAE2)의 각각에 의해 활성화된다.
상기에 언급된 동작에 있어서, 정전용량 및 저항이 큰 비트 라인쌍 및, 부하가 적은 판독 SA부(24)는 각각 별도로 구동되므로, 판독 SA 인에이블신호(SAE2)의 활성화와 판독신호(RS)의 활성화의 입력 시간차를 작게 할 수 있다.
다음에 판독동작이 기술될 것이다. 먼저, 프리차지가 완료된 후, 즉, 프리차지 이퀄라이저 신호(PDL1 및 PDL2)가 비활성으로 되는 경우, 기록되는 메모리 셀에 접속되는 한 쌍의 비트 라인은 전송 게이트 제어신호(TG1 내지 TG4)중의 하나를 선택적으로 활성화시킴으로서 SA 선택회로(23)의 동작에 의해 판독 SA부(24)에 선택적으로 접속된다. 상기 상태에서, 데이터 입출력회로(5)를 통하여 공급된 데이터는 판독 SA부(24)를 통하여 SA 선택회로(23)에 의해 선택된 기록 SA부(22)까지 전송된다. 그 후, 기록되는 메모리 셀에 접속된 하나의 워드 라인(SWL(SWL1, SWL2 등))은 워드 드라이버(3)에 의해 선택적으로 구동된다. 그 후, 기록신호(WS)는 비활성화 되고, 기록 SA부(22)는 모든 전송 게이트 제어신호(TG1 내지 TG4)를 비활성 상태로 설정함으로서 SA 선택회로(23)의 동작에 의해 판독 SA부(24)로부터 분리된다. 그 후, 기록 SA 회로(22) 및 판독 SA부(24)는 데이터입출력회로(5)을 통해 공급된 데이터가 제 1의 감지증폭기(32)에 의해 증폭되고, 워드 라인에 의해 선택된 메모리 셀에 기록되도록, 기록 SA 인에이블신호(SAE1) 및 판독 SA 인에이블신호(SAE2) 각각에 의해 활성화된다. 상기 동작에서, DRAM 셀(11)로부터 판독된 데이터는 데이터 입출력회로(5)로부터 공급된 데이터에 의해 강제적으로 재기록된다.
상기에서 언급된 타이밍으로 실행된 동작에서, 도 2에 도시된 바와 같이, 판독시에 사용되는 판독신호(RS)를 제외한 여러 제어신호의 타이밍은 기록시에 사용되는 기록신호(WS)를 제외한 여러 제어신호의 타이밍과 동일한 타이밍으로 제어될 수 있다.
종래의 기술에 의한 기록 동작시에, 기록은 감지증폭기가 활성화 된 후에 강제적으로 실행되므로, 기록은 전원전압레벨에서 실행이 된다. 반면에 본 발명에서는, 도 3a에 도시된 바와 같이 데이터는 감지증폭기가 활성화되기 이전에 DRAM내의 비트 라인쌍에 전송되므로, 미소 신호로 기록을 실행할 수 있다. 또한, 도 3c에 도시된 바와 같이, 한 쌍의 상보신호 중 하나만을 로우(low)레벨로 함으로서 기록을 실행하는 것이 가능하다. 상기의 경우에, 도 3c에 도시된 바와 같이, 기록레벨을 미소신호로 하는 것도 또한 가능하다. 상기와 같은 구성으로 인해 기록시의 소비 전력을 작게 할 수가 있다.
상기에서 기술한 바와 같이, 본 발명에 의한 제 1의 효과는, 판독 기록 동작을 고속으로 실행할 수 있다는 점이다. 그 이유는, 메모리 셀에 접속된 비트 라인쌍에 제 1 및 제 2의 감지증폭기가 제공되어 있고 메모리 셀을 기록하는 감지증폭기 및 외부로의 데이터 판독을 출력하는 감지증폭기가 서로 분리되어 있으므로, 제 1 및 제 2의 감지증폭기단자의 부하량이 감소될 수 있기 때문이다.
또한, 본 발명에 의한 제 2의 효과는 집적회로 칩 내부에서 쓰이는 타이밍 제어회로의 면적이나 소비전력을 삭감할 수 있다는 점이다. 그 이유는, 데이터가 기록되도록, 외부로부터 공급된 데이터는 제 2의 감지증폭기를 통하게 되고 제 1의 감지증폭기에 의해 증폭되므로, 데이터가 기록되고 제 1 및 제 2의 감지 증폭기를 제어하는데 사용되는 여러 제어신호의 타이밍이 판독동작과 기록동작에서 동일할 수 있기 때문이다.
또한, 본 발명에 의한 제3의 효과는 기록시의 소비전력을 작게 할 수 있는 것이다. 그 이유는, 기록데이터가 제 1의 감지증폭기의 입출력 단자쌍에 공급되는 경우, 입출력단자의 쌍에 공급된 한 쌍의 신호중의 단지 하나만으로 저레벨 신호 또는 미세한 저레벨 신호를 공급하는 것이 가능하기 때문이다.
이상과 같이 본 발명이 특정 실시예를 통해 기술되었지만, 그에 제한되지 않고 첨부된 특허청구범위의 영역 내에서 본 발명에 대한 변형 및 수정이 가능함을 주지해야 한다.

Claims (8)

  1. 메모리 셀의 비트 라인에 직접 접속된 제 1의 감지증폭기 회로와, 데이터 입출력회로에 직접 접속된 제 2의 감지증폭기 회로와, 상기 제 1의 감지증폭기 회로와 상기 제 2의 감지증폭기 회로의 사이에 접속된 스위칭 회로와, 판독 데이터가 제 2의 감지증폭기 회로에 의해 증폭되고 상기 제 2의 감지증폭기 회로로부터 외부로 출력되도록, 데이터가 메모리 셀로부터 판독된 이후에 상기 제 1의 감지증폭기 회로와 상기 제 2의 감지증폭기 회로를 상호 분리하는 스위칭 회로를 제어하는 제어수단을 포함하는 것을 특징으로 하는 다이나믹 메모리 장치.
  2. 제 1항에 있어서,
    상기 제 1의 감지증폭기 회로는 상기 판독 데이터를 증폭하고 상기 판독 데이터를 메모리 셀에 재기록하는 것을 특징으로 하는 다이나믹 메모리 장치.
  3. 제 1항에 있어서,
    기록 동작시에 상기 제어수단은 외부로부터 기록되는 데이터가 상기 제 1 및 제 2의 감지증폭기 회로를 통하여 메모리에 기록되도록, 상기 제 1의 감지증폭기 회로와 제 2의 감지증폭기 회로를 상호 접속하는 스위칭 회로를 제어하는 것을 특징으로 하는 다이나믹 메모리 장치.
  4. 제 3항에 있어서,
    상기 제어수단은 판독 동작시에 사용되는 제 1 및 제 2의 감지증폭기 회로에 대한 여러 제어신호를, 기록 동작시에 사용되는 제 1 및 제 2의 감지증폭기 회로에 대한 여러 제어신호의 타이밍과 동일한 타이밍에서 발생시키는 것을 특징으로 하는 다이나믹 메모리 장치.
  5. 기록 동작시에 상기 제어수단은 외부로부터 기록되는 데이터가 상기 제 1 및 제 2의 감지증폭기 회로를 통하여 메모리에 기록되도록, 상기 제 1의 감지증폭기 회로와 상기 제 2의 감지증폭기 회로를 상호 접속하는 스위칭 회로를 제어하는 것을 특징으로 하는 다이나믹 메모리 장치.
  6. 제 1항에 있어서,
    상기 제어수단은 판독 동작시에 사용되는 제 1 및 제 2의 감지증폭기 회로에 대한 여러 제어신호를, 기록 동작시에 사용되는 제 1 및 제 2의 감지증폭기 회로에 대한 여러 제어신호의 타이밍과 동일한 타이밍에서 발생시키는 것을 특징으로 하는 다이나믹 메모리 장치.
  7. 제 1항에 있어서,
    기록 동작시에, 소정의 논리 레벨이 상기 제 1의 감지증폭기 회로의 한 쌍의 단자 중 하나의 단자에만 기록되는 것을 특징으로 하는 다이나믹 메모리 장치.
  8. 제 1항에 있어서,
    하나의 제 2의 감지증폭기 회로는 다수의 제 1의 감지증폭기 회로에 공통적으로 제공되어 있는 것을 특징으로 하는 다이나믹 메모리 장치.
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