KR20000026675A - Semiconductor apparatus and manufacturing method - Google Patents
Semiconductor apparatus and manufacturing method Download PDFInfo
- Publication number
- KR20000026675A KR20000026675A KR1019980044322A KR19980044322A KR20000026675A KR 20000026675 A KR20000026675 A KR 20000026675A KR 1019980044322 A KR1019980044322 A KR 1019980044322A KR 19980044322 A KR19980044322 A KR 19980044322A KR 20000026675 A KR20000026675 A KR 20000026675A
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- metal
- metal layer
- silicide
- semiconductor device
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
- H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
- H01L21/28052—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a silicide layer formed by the silicidation reaction of silicon with a metal layer
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
Abstract
Description
본 발명은 반도체 장치 제조방법에 관한 것으로, 특히 실리사이드층의 형성시 금속막을 제거하는 과정을 생략하여 제조공정을 단순화하는데 적당하도록 한 반도체 장치 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a semiconductor device, which is suitable for simplifying a manufacturing process by eliminating a process of removing a metal film when forming a silicide layer.
일반적으로, 반도체 장치는 모스 트랜지스터 등의 특정한 반도체 소자를 형성하고 그 소자의 전극 부분에 금속배선과의 접속시 접촉저항을 줄이는 금속실리사이드를 형성하고, 필요에 따라 각 소자간의 배선을 형성한다. 이때의 배선을 특별히 내부 접속(inter connection)층이라 하며 보통 산화막을 상기 반도체 장치의 상부에 증착하고, 콘택홀을 형성하여 연결하고자 하는 반도체 소자의 두 영역을 노출시킨 후, 그 노출된 영역에 금속을 증착하여 형성하게 되며, 이와 같은 종래 반도체 장치 제조방법을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.In general, a semiconductor device forms a specific semiconductor element such as a MOS transistor, forms metal silicide that reduces contact resistance upon connection with a metal wiring on the electrode portion of the element, and forms wiring between the elements as necessary. The wiring at this time is specifically called an inter connection layer, and usually an oxide film is deposited on top of the semiconductor device, and a contact hole is formed to expose two regions of the semiconductor element to be connected, and then a metal is exposed to the exposed region. It is formed by depositing, and will be described in detail with reference to the accompanying drawings, such a conventional semiconductor device manufacturing method as follows.
도1a 내지 도1e는 종래 반도체 장치 제조공정 수순단면도로서, 이에 도시한 바와 같이 각각 필드산화막(2)에 의해 상호 분리되며, 기판(1) 상에 형성된 제 1 및 제 2엔모스 트랜지스터(M1),(M2)의 상부에 텅스텐과 같은 금속을 증착하여 금속층(3)을 형성하는 단계(도1a)와; 상기 금속층(3)이 증착된 기판(1)을 열처리하여 상기 금속층(3)의 원소가 상기 제 1 및 제 2모스 트랜지스터(M1),(M2)의 게이트와 소스 및 드레인으로 확산되도록 하여 실리사이드층(4)을 형성한 후, 상기 금속층(3)을 제거하는 단계(도1b)와; 상기 제 1 및 제 2모스 트랜지스터(M1),(M2)의 상부에 산화막(5)을 증착하는 단계(도1c)와; 상기 산화막(5)에 콘택홀을 형성하여 상기 제 1모스 트랜지스터(M1)의 소스 또는 드레인과 상기 제 2모스 트랜지스터(M2)의 게이트의 상부에 형성된 실리사이드층(4)을 노출시키고, 그 노출된 영역 및 산화막(5)의 상부에 금속을 증착하고, 평탄화하여 내부 접속층(6)을 형성하는 단계(도1d)와; 상기 내부 접속층(6)과 산화막(5)의 상부에 산화막(7)을 증착하고, 그 산화막(7)에 콘택홀을 형성하여 상기 제 1 및 제 2엔모스 트랜지스터(M1,M2)의 특정영역 상부에 형성된 실리사이드층(4)을 노출시킨 후, 금속배선 공정을 통해 그 노출된 실리사이드층(4)에 접속되는 금속배선(8)을 형성하는 단계(도1e)로 구성된다.1A to 1E are cross-sectional views of a conventional semiconductor device manufacturing process, as shown in FIG. 1A and FIG. 1E, respectively, separated from each other by a field oxide film 2 and formed on a substrate 1. Depositing a metal such as tungsten on the top of M2 to form a metal layer 3 (FIG. 1A); Heat-treating the substrate 1 on which the metal layer 3 is deposited so that the elements of the metal layer 3 diffuse into the gates, the sources, and the drains of the first and second MOS transistors M1 and M2. After forming (4), removing the metal layer (3) (FIG. 1B); Depositing an oxide film (5) on top of the first and second MOS transistors (M1) and (M2) (FIG. 1C); Forming a contact hole in the oxide film 5 to expose the silicide layer 4 formed on the source or drain of the first MOS transistor M1 and the gate of the second MOS transistor M2, Depositing and planarizing a metal on the region and the oxide film 5 to form an internal connection layer 6 (FIG. 1D); An oxide film 7 is deposited on the internal connection layer 6 and the oxide film 5, and contact holes are formed in the oxide film 7 to identify the first and second NMOS transistors M1 and M2. After exposing the silicide layer 4 formed on the region, the metal wiring 8 is connected to the exposed silicide layer 4 through a metal wiring process (FIG. 1E).
이하, 상기와 같이 구성된 종래 반도체 장치 제조방법을 좀 더 상세히 설명한다.Hereinafter, a method of manufacturing a conventional semiconductor device configured as described above will be described in more detail.
먼저, 도1a에 도시한 바와 같이 기판(1)의 상부에 각기 필드산화막(2)에 의해 전기적으로 분리되는 제 1 및 제 2모스 트랜지스터(M1),(M2)를 제조하고, 그 제조된 제 1 및 제 2모스 트랜지스터(M1),(M2)의 상부에 텅스텐과 같은 실리사이드 형성용 금속을 증착하여 금속층(3)을 형성한다. 이때 금속층(3)은 그 하부의 막의 성질이 절연막 또는 다결정실리콘인지에 관계없이 균일하게 형성된다.First, as shown in FIG. 1A, first and second MOS transistors M1 and M2 electrically separated by the field oxide film 2 are respectively manufactured on the substrate 1, and the manufactured second A metal layer 3 is formed by depositing a silicide forming metal such as tungsten on the first and second MOS transistors M1 and M2. At this time, the metal layer 3 is formed uniformly regardless of whether the underlying film has an insulating film or polycrystalline silicon.
그 다음, 도1b에 도시한 바와 같이 상기 금속층(3)을 열처리하여 그 금속층(3)의 원소인 텅스텐이 그 금속층(3)의 하부에 위치하는 제 1 및 제 2모스 트랜지스터(1),(m2) 기판(1) 상에 형성된 제 1 및 제 2엔모스 트랜지스터(M1),(M2)의 상부에 텅스텐과 같은 금속을 증착하여 금속층(3)을 형성하는 단계(도1a)와; 상기 금속층(3)이 증착된 기판(1)을 열처리하여 상기 금속층(3)의 원소가 상기 제 1 및 제 2모스 트랜지스터(M1),(M2)의 게이트와 소스 및 드레인인 다결정실리콘 영역으로 확산되도록 하여 실리사이드층(4)을 형성한다.Next, as shown in FIG. 1B, the metal layer 3 is heat-treated, and the first and second MOS transistors 1, in which tungsten, an element of the metal layer 3, is positioned under the metal layer 3, (( m2) forming a metal layer 3 by depositing a metal such as tungsten on the first and second NMOS transistors M1 and M2 formed on the substrate 1 (FIG. 1A); Heat-treating the substrate 1 on which the metal layer 3 is deposited, and the elements of the metal layer 3 diffuse into the polysilicon regions, which are gates, sources, and drains of the first and second MOS transistors M1 and M2. The silicide layer 4 is formed.
그 다음, 상기 금속층(3)을 선택적으로 제거하여 상기 형성한 실리사이드층(4)을 노출시키며, 상기 실리사이드층(4)이 형성되지 않은 필드산화막(2)과 게이트 측면의 측벽을 노출시킨다.Next, the metal layer 3 is selectively removed to expose the formed silicide layer 4, and the sidewalls of the gate oxide layer 2 and the gate side surface where the silicide layer 4 is not formed are exposed.
그 다음, 도1c에 도시한 바와 같이 상기 그 게이트와 소스 및 드레인의 상부에 실리사이드층(4)이 형성된 제 1 및 제 2모스 트랜지스터(M1),(M2)의 상부에 산화막(5)을 증착한다.Next, as illustrated in FIG. 1C, an oxide film 5 is deposited on the first and second MOS transistors M1 and M2 having the silicide layer 4 formed on the gate, the source, and the drain. do.
그 다음, 도1d에 도시한 바와 같이 상기 산화막(5)에 콘택홀을 형성하여 상기 제 1모스 트랜지스터(M1)의 소스 또는 드레인과 상기 제 2모스 트랜지스터(M2)의 게이트의 상부에 형성된 실리사이드층(4)을 노출시킨다. 이때 상기 필드산화막(2)과 제 2모스 트랜지스터(M2)의 게이트 측벽 또한 노출된다.Next, as shown in FIG. 1D, a contact hole is formed in the oxide film 5 to form a silicide layer formed on the source or drain of the first MOS transistor M1 and the gate of the second MOS transistor M2. (4) is exposed. At this time, the gate sidewalls of the field oxide film 2 and the second MOS transistor M2 are also exposed.
그 다음, 그 노출된 영역 및 산화막(5)의 상부에 금속을 증착하고, 평탄화하여 상기 제 1모스 트랜지스터(M1)의 소스 또는 드레인과 제 2모스 트랜지스터(M2)의 게이트를 연결하는 내부 접속층(6)을 형성한다.Next, an internal connection layer for depositing and planarizing a metal on the exposed region and the oxide film 5 to connect the source or drain of the first MOS transistor M1 to the gate of the second MOS transistor M2. (6) is formed.
그 다음, 도1e에 도시한 바와 같이 상기 내부 접속층(6)과 산화막(5)의 상부에 산화막(7)을 증착하고, 그 산화막(7)에 콘택홀을 형성하여 상기 제 1 및 제 2엔모스 트랜지스터(M1,M2)의 특정영역 상부에 형성된 실리사이드층(4)을 노출시킨 후, 금속배선 공정을 통해 그 노출된 실리사이드층(4)에 접속되는 외부 금속배선(8)을 형성한다.Next, as illustrated in FIG. 1E, an oxide film 7 is deposited on the internal connection layer 6 and the oxide film 5, and contact holes are formed in the oxide film 7 to form the first and second electrodes. After exposing the silicide layer 4 formed on the specific region of the NMOS transistors M1 and M2, an external metal wiring 8 connected to the exposed silicide layer 4 is formed through a metal wiring process.
그러나, 상기한 바와 같이 종래 반도체 장치 제조방법은 실리사이드를 제조하고, 그 실리사이드 제조를 위한 금속층을 제거한 후, 반도체 소자의 특정영역간을 연결하는 내부 접속층을 형성함으로써, 공정단계가 복잡하여 제조비용이 증가하는 문제점이 있었다.However, as described above, in the conventional semiconductor device manufacturing method, a silicide is prepared, a metal layer for silicide manufacturing is removed, and an internal connection layer is formed to connect the specific regions of the semiconductor device. There was an increasing problem.
이와 같은 문제점을 감안한 본 발명은 실리사이드 제조용 금속층을 내부 접속층으로 응용하여 제조공정을 단순화 할 수 있는 반도체 장치 제조방법을 제공함에 그 목적이 있다.It is an object of the present invention to provide a semiconductor device manufacturing method which can simplify the manufacturing process by applying a silicide manufacturing metal layer as an internal connection layer.
도1a 내지 도1e는 종래 반도체 장치의 제조공정 수순단면도.1A to 1E are cross-sectional views of a manufacturing process of a conventional semiconductor device.
도2a 내지 도2d는 본 발명 반도체 장치의 제조공정 수순단면도.2A to 2D are cross-sectional views of a manufacturing process of the semiconductor device of the present invention.
***도면의 주요 부분에 대한 부호의 설명****** Description of the symbols for the main parts of the drawings ***
1:기판 2:필드산화막1: Substrate 2: Field Oxide
3:금속층 4:실리사이드층3: metal layer 4: silicide layer
5:절연층 6:산화막5: insulation layer 6: oxide film
7:금속배선7: metal wiring
상기와 같은 목적은 특정한 반도체 소자가 복수개 제조된 기판의 상부에 금속층을 증착하고, 열처리하여 상기 복수개의 반도체 소자의 다결정실리콘영역에 실리사이드를 형성하는 실리사이드 형성단계와; 상기 금속층의 상부에 절연층을 증착하고, 포토레지스트 패턴을 식각마스크로 사용하는 식각공정으로 절연층을 식각하여 상기 반도체 소자의 특정영역간의 상부측 금속층 상에 절연층 패턴을 형성하는 내부 접속층 마스킹단계와; 상기 절연층 패턴의 주변부에 노출된 금속층을 상기 포토레지스트 패턴의 제거와 함께 제거하는 내부 접속층 형성단계와; 상기 금속층과 포토레지스트 패턴의 제거로 노출된 실리사이드와 절연층 패턴의 상부에 산화막을 증착하고, 금속공정을 통해 상기 복수개의 반도체 소자의 특정영역에 선택적으로 외부 금속배선을 형성하는 금속배선 형성단계로 구성함으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.The above object includes a silicide forming step of depositing a metal layer on a substrate on which a plurality of specific semiconductor devices are manufactured and heat-treating to form silicide in the polysilicon regions of the plurality of semiconductor devices; Internal connection layer masking to form an insulating layer pattern on the upper metal layer between specific regions of the semiconductor device by etching an insulating layer by depositing an insulating layer on top of the metal layer and using a photoresist pattern as an etching mask. Steps; An internal connection layer forming step of removing the metal layer exposed to the periphery of the insulating layer pattern with the removal of the photoresist pattern; A metal wiring forming step of depositing an oxide film on the exposed silicide and the insulating layer pattern by removing the metal layer and the photoresist pattern, and selectively forming an external metal wiring in a specific region of the plurality of semiconductor devices through a metal process. It is achieved by the configuration, described in detail with reference to the accompanying drawings, the present invention as follows.
도2a 내지 도2d는 본 발명 반도체 장치의 제조공정 수순단면도로서, 이에 도시한 바와 같이 필드산화막(2)에 의해 전기적으로 분리되는 제 1 및 제 2모스 트랜지스터(M1),(M2)가 제조된 기판(1)의 상부에 실리사이드 제조용 금속층(3)을 증착하고, 그 증착된 금속층(3)을 열처리하여 상기 제 1 및 제 2모스 트랜지스터(M1),(M2)의 게이트와 소스 및 드레인의 상부에 실리사이드층(4)을 형성하는 단계(도2a)와; 상기 금속층(3)의 상부에 절연층(5)을 형성하고, 상기 절연층(5)의 상부에 포토레지스트(PR)를 도포하고, 노광 및 현상하여 포토레지스트 패턴을 형성한 후, 그 패턴이 형성된 포토레지스트(PR)를 식각마스크로 하는 식각공정을 통해 그 절연층(5)을 패터닝하여 상기 제 1모스 트랜지스터(M1)의 소스 또는 드레인과, 필드산화막(2) 및 제 2모스 트랜지스터(M2)의 게이트 상부의 금속층(3) 상에 위치하는 절연층(5) 패턴을 형성하는 단계(도2b)와; 상기 포토레지스트(PR) 패턴을 제거함과 동시에 상기 절연층(5) 패턴의 측면부에 노출된 금속층(3)을 제거하는 단계(도2c)와; 상기 금속층(3)의 제거로 노출되는 실리사이드층(4) 및 상기 절연층(5) 패턴의 상부 전면에 산화막(6)을 증착하고, 그 산화막(6)에 콘택홀을 형성한 후 금속배선공정을 통해 외부 금속배선(7)을 형성하는 단계(도2d)로 구성된다.2A to 2D are cross-sectional views of a manufacturing process of the semiconductor device of the present invention, in which the first and second MOS transistors M1 and M2 are electrically isolated by the field oxide film 2, as shown in FIG. A silicide manufacturing metal layer 3 is deposited on the substrate 1, and the deposited metal layer 3 is heat-treated to form upper portions of gates, sources, and drains of the first and second MOS transistors M1 and M2. Forming a silicide layer 4 on the substrate (Fig. 2A); After the insulating layer 5 is formed on the metal layer 3, the photoresist PR is applied on the insulating layer 5, exposed and developed to form a photoresist pattern, and then the pattern is formed. The insulating layer 5 is patterned through an etching process using the formed photoresist PR as an etch mask to form the source or drain of the first MOS transistor M1, the field oxide film 2, and the second MOS transistor M2. Forming an insulating layer (5) pattern located on the metal layer (3) above the gate (Fig. 2B); Removing the photoresist (PR) pattern and simultaneously removing the metal layer (3) exposed to the side surface portion of the insulating layer (5) pattern (FIG. 2C); An oxide film 6 is deposited on the upper surface of the silicide layer 4 and the insulating layer 5 pattern exposed by the removal of the metal layer 3, and a contact hole is formed in the oxide film 6, followed by a metal wiring process. Forming an external metal wiring 7 through (step 2d).
이하, 상기와 같이 구성된 본 발명 반도체 장치 제조방법을 좀 더 상세히 설명한다.Hereinafter, the semiconductor device manufacturing method of the present invention configured as described above will be described in more detail.
먼저, 도2a에 도시한 바와 같이 필드산화막(2)에 의해 전기적으로 분리되는 제 1 및 제 2모스 트랜지스터(M1),(M2)가 제조된 기판(1)의 상부에 코발트와 텅스텐을 순차적으로 증착하여 증착하여 금속층(3)을 형성한다.First, as shown in FIG. 2A, cobalt and tungsten are sequentially disposed on the substrate 1 on which the first and second MOS transistors M1 and M2 are electrically separated by the field oxide film 2. Deposition to form the metal layer 3 by deposition.
그 다음, 상기 증착된 금속층(3)을 열처리하여 상기 제 1 및 제 2모스 트랜지스터(M1),(M2)의 다결정실리콘 영역인 게이트와 소스 및 드레인의 상부에 실리사이드층(4)을 형성한다.Next, the deposited metal layer 3 is heat-treated to form a silicide layer 4 on the gate, the source, and the drain, which are polysilicon regions of the first and second MOS transistors M1 and M2.
그 다음, 도2b에 도시한 바와 같이 상기 금속층(3)을 제거하지 않고, 그 금속층(3)의 상부에 절연층(5)을 증착한다. 이때 절연층(5)은 고온저압산화막으로 형성할 수 있다.Next, as shown in FIG. 2B, the insulating layer 5 is deposited on the metal layer 3 without removing the metal layer 3. In this case, the insulating layer 5 may be formed of a high temperature low pressure oxide film.
그 다음, 상기 절연층(5)의 상부에 포토레지스트(PR)를 도포하고, 노광 및 현상하여 포토레지스트 패턴을 형성한 후, 그 패턴이 형성된 포토레지스트(PR)를 식각마스크로 하는 식각공정을 통해 상기 절연층(5)을 패터닝하여 상기 제 1모스 트랜지스터(M1)의 소스 또는 드레인과, 필드산화막(2) 및 제 2모스 트랜지스터(M2)의 게이트 상부의 금속층(3) 상에 위치하는 절연층(5) 패턴을 형성한다.Next, a photoresist PR is applied on the insulating layer 5, exposed and developed to form a photoresist pattern, and then an etching process is performed using the photoresist PR having the pattern as an etching mask. Patterning the insulating layer 5 through the insulating layer 5 and insulating the source or drain of the first MOS transistor M1 and the metal oxide layer 3 over the gate of the field oxide layer 2 and the second MOS transistor M2. The layer 5 pattern is formed.
그 다음, 도2c에 도시한 바와 같이 상기 포토레지스트(PR) 패턴을 제거함과 동시에 상기 절연층(5) 패턴의 측면부에 노출된 금속층(3)을 제거한다. 이때 포토레지스트(PR)와 금속층(3)을 제거하는 방법은 NH4OH, H2O2, H2O 혼합용액을 사용하여 그 금속층(3)을 구성하는 티타늄을 제거하고, HCl, H2O2, H2O 혼합용액을 사용하여 그 금속층(3)의 하부층인 코발트를 제거한다. 보통 금속층(3)은 상기 코발트와 티타늄의 적층구조를 사용하므로, 포토레지스트(PR) 제거와 함께 상기 두 종류의 혼합용액을 사용하는 2단계의 세정공정으로, 상기 금속층(3)을 제거할 수 있게 된다.Next, as shown in FIG. 2C, the photoresist PR pattern is removed, and the metal layer 3 exposed to the side surface portion of the insulating layer 5 pattern is removed. At this time, the method of removing the photoresist (PR) and the metal layer (3) using a mixture of NH 4 OH, H 2 O 2 , H 2 O to remove the titanium constituting the metal layer (3), HCl, H 2 Cobalt, which is the lower layer of the metal layer 3, is removed using a mixed solution of O 2 and H 2 O. Usually, since the metal layer 3 uses a laminated structure of cobalt and titanium, the metal layer 3 may be removed by a two-step cleaning process using the two kinds of mixed solutions together with removing the photoresist (PR). Will be.
이와 같은 공정으로, 상기 절연층(5)의 하부영역인 제 1모스 트랜지스터(M1)의 소스 또는 드레인영역의 상부와 필드산화막(2), 제 2모스 트랜지스터(M2)의 측벽 및 게이트 상부 일부에는 금속층(3)이 잔존하게 되며, 이는 소자의 특정영역을 접속하는 내부 접속층의 역할을 하게 된다.In this process, the upper portion of the source or drain region of the first MOS transistor M1, which is the lower region of the insulating layer 5, the sidewalls of the field oxide film 2 and the second MOS transistor M2, and a portion of the upper gate thereof are formed. The metal layer 3 remains, which serves as an internal connection layer for connecting a specific region of the device.
그 다음, 도2d에 도시한 바와 같이 상기 금속층(3)의 제거로 노출되는 실리사이드층(4) 및 상기 절연층(5) 패턴의 상부 전면에 산화막(6)을 증착하고, 그 산화막(6)에 콘택홀을 형성한 후 금속배선공정을 통해 외부 금속배선(7)을 형성한다.Next, as shown in FIG. 2D, an oxide film 6 is deposited on the upper surface of the silicide layer 4 and the insulating layer 5 pattern exposed by the removal of the metal layer 3, and the oxide film 6 After forming the contact hole in the metal wiring process to form an external metal wiring (7).
상기한 바와 같이 본 발명 반도체 장치 제조방법은 실리사이드의 형성을 목적으로 증착하는 금속층을 반도체 장치에 포함되는 반도체 소자의 특정영역간을 접속하는 내부 접속층으로 사용함으로써, 공정단계를 간소화하여 제조비용을 절감하는 효과가 있다.As described above, the semiconductor device manufacturing method of the present invention uses a metal layer deposited for the purpose of silicide formation as an internal connection layer for connecting between specific regions of the semiconductor device included in the semiconductor device, thereby simplifying the process steps and reducing the manufacturing cost. It is effective.
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980044322A KR100273314B1 (en) | 1998-10-22 | 1998-10-22 | Semiconductor device manufacturing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980044322A KR100273314B1 (en) | 1998-10-22 | 1998-10-22 | Semiconductor device manufacturing method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000026675A true KR20000026675A (en) | 2000-05-15 |
| KR100273314B1 KR100273314B1 (en) | 2001-01-15 |
Family
ID=19554980
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980044322A KR100273314B1 (en) | 1998-10-22 | 1998-10-22 | Semiconductor device manufacturing method |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100273314B1 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100407362B1 (en) * | 2000-08-29 | 2003-11-28 | 엔이씨 일렉트로닉스 코포레이션 | Method for forming a silicide layer |
| CN116676571A (en) * | 2023-04-26 | 2023-09-01 | 武汉敏芯半导体股份有限公司 | Electrode manufacturing method, electrode and semiconductor device |
-
1998
- 1998-10-22 KR KR1019980044322A patent/KR100273314B1/en not_active IP Right Cessation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100407362B1 (en) * | 2000-08-29 | 2003-11-28 | 엔이씨 일렉트로닉스 코포레이션 | Method for forming a silicide layer |
| CN116676571A (en) * | 2023-04-26 | 2023-09-01 | 武汉敏芯半导体股份有限公司 | Electrode manufacturing method, electrode and semiconductor device |
| CN116676571B (en) * | 2023-04-26 | 2024-01-19 | 武汉敏芯半导体股份有限公司 | Electrode manufacturing method, electrode and semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100273314B1 (en) | 2001-01-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100278273B1 (en) | A method for forming contact holes in semiconductor device | |
| KR20010056888A (en) | Manufacturing method for semiconductor memory | |
| KR100293052B1 (en) | Semiconductor device manufacturing method | |
| KR100273314B1 (en) | Semiconductor device manufacturing method | |
| KR100305402B1 (en) | Manufacturing method of semiconductor device | |
| US6624079B2 (en) | Method for forming high resistance resistor with integrated high voltage device process | |
| US6162674A (en) | Method of manufacturing semiconductor device | |
| JPH08293604A (en) | Transistor with metal gate electrode and its preparation | |
| KR100280528B1 (en) | Internal wiring formation method of semiconductor device | |
| KR100243738B1 (en) | Method for manufacturing semiconductor device | |
| KR100226753B1 (en) | Forming method for metallization of semiconductor device | |
| KR100246625B1 (en) | Manufacturing process of semiconductor device having capacitor and self-aligned double gate electrode | |
| JP2701828B2 (en) | Semiconductor device and manufacturing method thereof | |
| KR100313786B1 (en) | Manufacturing method for plug in semiconductor memory | |
| KR100258202B1 (en) | Method for manufacturing semiconductor device | |
| KR19990047002A (en) | Semiconductor Memory Manufacturing Method | |
| KR100290486B1 (en) | Method of manufacturing transistor of semiconductor device | |
| KR100244261B1 (en) | Plug forming method in semiconductor device | |
| KR100273321B1 (en) | Semiconductor device manufacturing method | |
| KR100236913B1 (en) | Manufacturing method of semiconductor memory device | |
| KR0147770B1 (en) | Manufacture method of semiconductor device | |
| KR100328829B1 (en) | Manufacturing method for contact in semiconductor device | |
| KR20000051805A (en) | Manufacturing method for semiconductor memory | |
| KR20010001767A (en) | manufacturing method of semiconductor devices | |
| KR19980081640A (en) | Method of Forming Capacitor Structure on Silicon Substrate by MOS Process |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20080820 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |