KR100293052B1 - Semiconductor device manufacturing method - Google Patents
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Abstract
반도체 소자의 콘택 형성을 위한 콘택 식각시 정렬 오차 등에 의해 트렌치 에지 부분의 트렌치 매입 절연막이 식각되어 실리콘웨이퍼가 드러나는 트렌치 에지 결함을 방지하기 위하여, 실리콘웨이퍼에 트렌치를 형성하여 반도체 소자가 형성될 활성 영역을 정의한 후, 활성 영역에 게이트, 소스/드레인을 가진 모스 트랜지스터를 형성한다. 그리고, 실리콘웨이퍼 전면에 질화막을 증착하고, 트렌치 영역 상부에 트렌치 폭보다 일정 폭 만큼 넓은 마스크 패턴을 형성한 후, 마스크 패턴을 통해 질화막을 블랑켓 식각하여 게이트 측벽에 스페이서를 형성함과 동시에 실리콘웨이퍼 상부의 드러난 질화막을 제거하며, 마스크 패턴을 제거한다. 이후, 실리콘웨이퍼 전면에 PMD 라이너 산화막과 층간 절연막을 증착하고 평탄화한 후, 층간 절연막과 PMD 라이너 산화막을 패터닝하여 콘택 홀을 형성하고, 금속 박막을 증착한 후, 패터닝하여 금속 배선층을 형성하는 것으로, 트렌치 에지 부분에 질화막을 형성함으로써 콘택 홀 식각시 질화막이 식각 정지막 역할을 하므로 종래와 같이 트렌치를 매입하고 있는 산화막이 식각되어 트렌치 상부 에지 부분의 실리콘웨이퍼가 드러나는 트렌치 에지 결함을 효과적으로 방지할 수 있다.In order to prevent trench edge defects in which the trench embedding insulating layer of the trench edge portion is etched by the alignment error during the contact etching for forming the contact of the semiconductor device to expose the silicon wafer, the trench is formed in the silicon wafer to form a semiconductor device. After defining MOS, a MOS transistor having a gate and a source / drain in the active region is formed. Then, a nitride film is deposited on the entire surface of the silicon wafer, a mask pattern wider than a trench width is formed on the trench region, and the nitride film is blanket-etched through the mask pattern to form spacers on the gate sidewalls. The top exposed nitride film is removed and the mask pattern is removed. Thereafter, after depositing and planarizing the PMD liner oxide film and the interlayer insulating film on the entire surface of the silicon wafer, the interlayer insulating film and the PMD liner oxide film are patterned to form contact holes, depositing a metal thin film, and then patterning to form a metal wiring layer. By forming a nitride film on the trench edge portion, the nitride film serves as an etch stop layer during the etching of the contact hole. Thus, an oxide film having a trench is etched as in the prior art, thereby effectively preventing trench edge defects in which the silicon wafer of the upper edge portion of the trench is exposed. .
Description
본 발명은 반도체 소자를 제조하는 방법에 관한 것으로, 더욱 상세하게는 반도체 소자를 외부 회로와 연결하기 위한 콘택 형성시 발생되는 트렌치 에지 결함을 방지하는 반도체 소자 제조 방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a semiconductor device for preventing trench edge defects generated when forming a contact for connecting a semiconductor device with an external circuit.
일반적으로 반도체 소자는 구조적으로 트랜지스터와, 바이폴러 IC, 모스 IC로 구분할 수 있다. 특히, 모스 트랜지스터는 전계 효과 트랜지스터의 일종으로, 반도체 기판에 형성된 소스/드레인 영역과, 이 소스/드레인 영역이 형성된 기판 상에 게이트 산화막과 게이트가 형성된 구조를 가진다. 또한, 소스/드레인 영역의 안쪽에 농도가 엷은 LDD(lightly doped drain) 영역을 둔 구조의 모스 트랜지스터가 주로 사용되고 있다.Generally, semiconductor devices are structurally classified into transistors, bipolar ICs, and MOS ICs. In particular, the MOS transistor is a type of field effect transistor, and has a source / drain region formed in a semiconductor substrate, and a structure in which a gate oxide film and a gate are formed on a substrate on which the source / drain region is formed. In addition, MOS transistors having a lightly doped drain (LDD) region inside the source / drain regions are mainly used.
이러한 모스 트랜지스터는 채널의 종류에 따라 N채널 모스 트랜지스터와 P채널 모스 트랜지스터로 나눌 수 있으며, 각 채널의 모스 트랜지스터가 하나의 기판에 형성되는 경우 이를 상보형 모스 트랜지스터라 한다.Such MOS transistors can be divided into N-channel MOS transistors and P-channel MOS transistors according to the type of channel. When the MOS transistors of each channel are formed on one substrate, these MOS transistors are referred to as complementary MOS transistors.
그러면, 도 1a 내지 도 1e를 참조하여 종래의 일반적인 반도체 소자를 제조하는 방법을 개략적으로 설명한다.Next, a method of manufacturing a conventional general semiconductor device will be described with reference to FIGS. 1A to 1E.
먼저 도 1a에 도시한 바와 같이, 실리콘웨이퍼(1)에 얕은 트렌치(shallow trench isolation, STI)(2)를 형성하여 실리콘웨이퍼(1) 상의 반도체 소자가 형성될 활성 영역을 정의한다. 그리고, 정의된 각 활성 영역의 실리콘웨이퍼(1)에 선택적으로 P형 또는 N형 도펀트(dopant)를 이온 주입하여 P모스가 형성될 영역에 N웰을, N모스가 형성될 영역에 P웰을 각각 형성한다. 이후, 실리콘웨이퍼(1)를 열산화하여 게이트 산화막(3)을 형성하고, 그 상부에 화학 기상 증착으로 폴리 실리콘(4)을 증착한다. 이때, P모스 영역의 폴리 실리콘에는 P형 도펀트를, N모스 영역의 폴리 실리콘에는 N형 도펀트를 도핑(doping)하여 어닐링(annealing)함으로써 폴리 실리콘의 저항을 줄여준다. 그리고, 폴리 실리콘(4)과 게이트 산화막(3)을 패터닝(patterning)하여 반도체 소자의 게이트 전극을 형성한 후, 게이트 전극을 마스크로 P모스 영역과 N모스 영역에 선택적으로 저농도의 P형 도펀트와 N형 도펀트를 각각 이온 주입하여 저농도 소스/드레인 영역(5)을 형성한다. 이후, 실리콘웨이퍼(1) 전면에 질화막(6)을 증착한다.First, as shown in FIG. 1A, a shallow trench isolation (STI) 2 is formed in the silicon wafer 1 to define an active region in which a semiconductor device on the silicon wafer 1 is to be formed. P-type or N-type dopants are selectively implanted into the silicon wafer 1 of each defined active region, so that N wells are formed in the region where P-MOS is to be formed and P wells are formed in the region where N-MOS is to be formed. Form each. Thereafter, the silicon wafer 1 is thermally oxidized to form a gate oxide film 3, and polysilicon 4 is deposited by chemical vapor deposition on the silicon wafer 1. In this case, the polysilicon in the P-MOS region is doped with a P-type dopant, and the polysilicon in the N-MOS region is doped (annealed) to reduce the resistance of the polysilicon. After the polysilicon 4 and the gate oxide film 3 are patterned to form a gate electrode of the semiconductor device, a P-type dopant having a low concentration is selectively applied to the P-MOS region and the N-MOS region using the gate electrode as a mask. N-type dopants are respectively ion implanted to form low concentration source / drain regions 5. Thereafter, the nitride film 6 is deposited on the entire silicon wafer 1.
그 다음 도 1b에 도시한 바와 같이, 실리콘웨이퍼(1) 상부의 질화막(6)을 블랑켓(blanket) 식각하여 제거한다. 그러면, 실리콘웨이퍼(1) 상부 전면에서는 질화막이 제거되지만, 게이트 전극(3, 4) 측벽에서는 제거되지 않고 스페이서(6)를 형성하게 된다. 이후, 게이트 전극(3, 4)과 스페이서(6)를 마스크로 P모스 영역과 N모스 영역에 선택적으로 고농도의 P형 도펀트와 N형 도펀트를 각각 이온 주입하여 고농도 소스/드레인 영역(7)을 형성한다Next, as shown in FIG. 1B, the nitride film 6 on the silicon wafer 1 is removed by blanket etching. Then, the nitride film is removed from the entire upper surface of the silicon wafer 1, but the spacer 6 is formed without being removed from the sidewalls of the gate electrodes 3 and 4. Thereafter, high concentration P-type and N-type dopants are ion-implanted into the P-MOS region and the N-MOS region, respectively, using the gate electrodes 3 and 4 and the spacer 6 as a mask to form the high-concentration source / drain region 7. Forms
그 다음 도 1c에 도시한 바와 같이, 실리콘웨이퍼(1) 전면에 PMD(pre-metal dielectric) 라이너 산화막(8)을 형성한다. 이때, PMD 라이너 산화막(8)은 후속 공정에서 층간 절연막으로 증착되는 BPSG(borophosphosilicate glass), PSG(phosphosilicate glass)막 등은 수분 함량이 많으므로, 이에 의한 실리콘웨이퍼 및 반도체 소자의 결함 방지 및 알칼리 이온이 실리콘웨이퍼로 확산되는 것을 방지한다. 이후, 후속 공정에서 반도체 소자의 전극 연결을 위해 형성되는 금속막과 폴리 실리콘(또는 소스/드레인 영역)과의 절연을 위해 BPSG, PSG막 등의 층간 절연막(9)을 증착한 다음, 실리콘웨이퍼의 양호한 스텝 커버리지(step coverage)를 얻기 위하여 화학 기계적 연마(chemical mechanical polishing, CMP) 공정 등에 의해 절연막(9)을 평탄화한다.Next, as shown in FIG. 1C, a pre-metal dielectric (PMD) liner oxide film 8 is formed over the silicon wafer 1. At this time, since the PMD liner oxide film 8 has a high moisture content, the BPSG (borophosphosilicate glass) and the PSG (phosphosilicate glass) film, which are deposited as an interlayer insulating film in a subsequent process, prevent defects and alkali ions of silicon wafers and semiconductor devices. It is prevented from spreading to the silicon wafer. Subsequently, an interlayer insulating film 9, such as a BPSG or PSG film, is deposited to insulate the polysilicon (or source / drain regions) and the metal film formed to connect the electrodes of the semiconductor device in a subsequent process. In order to obtain good step coverage, the insulating film 9 is planarized by a chemical mechanical polishing (CMP) process or the like.
그 다음 도 1d에 도시한 바와 같이, 층간 절연막(9) 상부에 반도체 소자의 전극 연결을 위한 콘택이 형성될 영역이 드러나도록 마스크 패턴(10)을 형성한 후, 마스크 패턴(10)을 통해 드러난 층간 절연막(9)을 식각하여 제거하고, 재차 드러난 PMD 라이너 산화막(8)을 식각하여 제거(콘택 식각)함으로써 반도체 소자의 전극 영역(게이트 전극, 소스/드레인 영역)이 드러나도록 콘택 홀을 형성한다.Next, as shown in FIG. 1D, the mask pattern 10 is formed on the interlayer insulating layer 9 to expose a region where a contact for connecting the electrode of the semiconductor device is to be formed, and then exposed through the mask pattern 10. The interlayer insulating film 9 is etched and removed, and the exposed PMD liner oxide film 8 is etched and removed (contact etching) to form contact holes so that the electrode regions (gate electrodes, source / drain regions) of the semiconductor device are exposed. .
그 다음 도 1e에 도시한 바와 같이, 층간 절연막(9) 상부에 남아 있는 마스크 패턴을 제거한 후, 실리콘웨이퍼(1) 전면에 스퍼터링(sputtering) 등에 의해 금속 박막(11)을 증착하여 콘택 홀을 금속 박막(11)으로 매입하고, 절연막 상부의 금속 박막(11)을 패터닝하여 금속 배선층을 형성함으로써 반도체 소자를 완성한다.Next, as shown in FIG. 1E, after removing the mask pattern remaining on the interlayer insulating film 9, the metal thin film 11 is deposited on the entire surface of the silicon wafer 1 by sputtering or the like to form a contact hole. The semiconductor element is completed by embedding the thin film 11 and patterning the metal thin film 11 on the insulating film to form a metal wiring layer.
이와 같은 종래 반도체 소자의 제조 방법에서는 반도체 소자의 미세화에 따라 디자인 룰(design rule)이 미세화됨에 의해 게이트, 소스/드레인 영역에 형성되는 콘택의 형성시 많은 문제점이 발생되고 있다.In such a conventional method of manufacturing a semiconductor device, a number of problems occur in forming a contact formed in a gate and a source / drain region because a design rule is refined according to the miniaturization of a semiconductor device.
즉, 디자인 마진(margin) 부족으로 인하여 콘택 식각시 정렬 오차 등에 반도체 소자를 전기적으로 격리하고 있는 트렌치 에지 부분의 트렌치 매입 절연막이 식각되어 실리콘웨이퍼가 드러나는 트렌치 에지 결함이 발생되며, 이 트렌치 에지 결함에서 전류 누설이 발생되므로 반도체 소자의 신뢰성을 저하시키게 된다.That is, due to the lack of design margin, the trench embedding insulating film of the trench edge portion electrically insulating the semiconductor element due to the alignment error during the etching of the contact is etched to generate the trench edge defect that exposes the silicon wafer. Since current leakage occurs, the reliability of the semiconductor device is reduced.
이를 방지하기 위하여 콘택 식각시, 식각 선택비를 향상시키기 위하여 라이너 산화막을 사용한다. 그러나, 콘택 식각시 마스크 정렬의 미세한 변화, 식각 조건 변화 및 반도체 소자와 트렌치 영역 사이의 길이가 콘택을 형성하는 데 주요 변수로 작용하기 때문에 공정 진행상 어려움이 발생한다.In order to prevent this, during contact etching, a liner oxide layer is used to improve an etching selectivity. However, a small change in the mask alignment during the etching of the contact, a change in the etching conditions, and a length between the semiconductor device and the trench region serve as a major variable in forming the contact, which causes difficulties in process progress.
본 발명은 이와 같은 문제점을 해결하기 위한 것으로, 그 목적은 반도체 소자의 콘택 형성을 위한 콘택 식각시 정렬 오차 등에 의해 트렌치 에지 부분의 트렌치 매입 절연막이 식각되어 실리콘웨이퍼가 드러나는 트렌치 에지 결함을 방지하는 반도체 소자의 제조 방법을 제공하는 데 있다.SUMMARY OF THE INVENTION The present invention has been made to solve such a problem, and an object thereof is a semiconductor to prevent trench edge defects in which a trench embedded insulating film of a trench edge portion is etched by an alignment error during contact etching for forming a contact of a semiconductor device, thereby exposing a silicon wafer. It is to provide a method for manufacturing a device.
도 1a 내지 도 1e는 종래 반도체 소자를 제조하는 방법을 개략적으로 도시한 공정도이고,1A to 1E are process diagrams schematically illustrating a method of manufacturing a conventional semiconductor device.
도 2a 내지 도 2f는 본 발명의 제 1실시예에 따라 반도체 소자를 제조하는 방법을 개략적으로 도시한 공정도이고,2A to 2F are process diagrams schematically showing a method of manufacturing a semiconductor device according to a first embodiment of the present invention,
도 3a 내지 도 3f는 본 발명의 제 2실시예에 따라 반도체 소자를 제조하는 방법을 개략적으로 도시한 공정도이다.3A to 3F are process diagrams schematically showing a method of manufacturing a semiconductor device according to a second embodiment of the present invention.
상기와 같은 목적을 달성하기 위하여, 본 발명은 게이트 전극 측벽에 스페이서를 형성하기 위한 질화막 증착 이후, 블랑켓 식각시 트렌치 에지 부분의 질화막을 마스킹하여 트렌치 에지 부분에 질화막이 남도록 하는 것을 특징으로 한다.In order to achieve the above object, the present invention is characterized in that after the deposition of the nitride film for forming the spacer on the sidewall of the gate electrode, the nitride film of the trench edge portion is masked during the blanket etching to leave the nitride film on the trench edge portion.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.
도 2a 내지 도 2f는 본 발명의 제 1실시예에 따라 반도체 소자를 제조하는 방법을 개략적으로 도시한 공정도이다.2A to 2F are process diagrams schematically illustrating a method of manufacturing a semiconductor device according to a first embodiment of the present invention.
먼저 도 2a에 도시한 바와 같이, 실리콘웨이퍼(21)에 얕은 트렌치(22)를 형성하여 실리콘웨이퍼(21) 상의 반도체 소자가 형성될 활성 영역을 정의한다. 그리고, 정의된 각 활성 영역의 실리콘웨이퍼(21)에 선택적으로 P형 또는 N형 도펀트를 이온 주입하여 P모스가 형성될 영역에 N웰을, N모스가 형성될 영역에 P웰을 각각 형성한다. 이후, 실리콘웨이퍼(21)를 열산화하여 게이트 산화막(23)을 형성하고, 그 상부에 화학 기상 증착으로 폴리 실리콘(24)을 증착한다. 이때, P모스 영역의 폴리 실리콘에는 P형 도펀트를, N모스 영역의 폴리 실리콘에는 N형 도펀트를 도핑하여 어닐링함으로써 폴리 실리콘의 저항을 줄여준다. 그리고, 폴리 실리콘(24)과 게이트 산화막(23)을 패터닝하여 반도체 소자의 게이트 전극을 형성한 후, 게이트 전극을 마스크로 P모스 영역과 N모스 영역에 선택적으로 저농도의 P형 도펀트와 N형 도펀트를 각각 이온 주입하여 저농도 소스/드레인 영역(25)을 형성한다. 이후, 실리콘웨이퍼(21) 전면에 질화막(26)을 증착한다.First, as shown in FIG. 2A, a shallow trench 22 is formed in the silicon wafer 21 to define an active region in which a semiconductor device on the silicon wafer 21 is to be formed. P-type or N-type dopants are selectively ion implanted into the silicon wafers 21 of the defined active regions to form N wells in the region where P-MOS is to be formed and P wells in the region where N-MOS is to be formed, respectively. . Thereafter, the silicon wafer 21 is thermally oxidized to form a gate oxide film 23, and polysilicon 24 is deposited by chemical vapor deposition on the silicon wafer 21. In this case, the polysilicon in the P-MOS region is doped with an P-type dopant, and the polysilicon in the N-MOS region is doped with an N-type dopant to reduce the resistance of the polysilicon. After the polysilicon 24 and the gate oxide film 23 are patterned to form a gate electrode of the semiconductor device, a low concentration of a P-type dopant and an N-type dopant is selectively applied to the P-MOS region and the N-MOS region using the gate electrode as a mask. Are implanted to form a low concentration source / drain region 25, respectively. Thereafter, the nitride film 26 is deposited on the entire surface of the silicon wafer 21.
그 다음 도 2b에 도시한 바와 같이, 트렌치(22) 영역 상부의 질화막(26)을 마스킹하도록 트렌치(22) 영역의 폭보다 소정 폭(2×L1) 만큼 넓은 마스크 패턴(27)을 질화막(26) 상부에 형성한다. 이때, 마스크 패턴(27)의 폭은 트렌치(22) 에지 부분에서 활성 영역 실리콘웨이퍼 상부의 질화막(26)을 소정 폭(L1), 바람직하게는 0.05㎛ 내지 0.1㎛ 정도 마스킹하도록 트렌치(22) 영역의 폭보다 넓게 형성하는 것이 바람직하다.Next, as shown in FIG. 2B, the mask pattern 27 that is wider by a predetermined width (2 × L 1) than the width of the trench 22 region is masked so as to mask the nitride film 26 above the trench 22 region. ) Formed on top. At this time, the width of the mask pattern 27 is formed in the trench 22 region so as to mask the nitride film 26 on the active region silicon wafer at the edge portion of the trench 22 by a predetermined width L1, preferably 0.05 μm to 0.1 μm. It is preferable to form wider than the width of.
그 다음 도 2c에 도시한 바와 같이, 마스크 패턴을 마스크로 하여 실리콘웨이퍼 상부의 질화막(26)을 블랑켓 식각하여 제거하고, 마스크 패턴을 제거한다. 그러면, 실리콘웨이퍼 전면에서 질화막(6)이 제거되지만, 트렌치(22) 영역 상부에는 트렌치 영역보다 소정 폭만큼 넓게 질화막(26)이 남을 뿐만 아니라 게이트 전극(23, 24)의 측벽에도 질화막이 남아 스페이서(26)를 형성하게 된다. 이때, 트렌치 에지 부분에 남아있는 질화막(26)에 의해 트렌치 에지 부분의 소자 격리 특성이 향상되어 반도체 소자의 미세화에 따른 트렌치 에지에서의 누설 전류를 효과적으로 방지할 수 있으며, 후속 콘택 식각시 트렌치 에지 부분에 남아있는 질화막(26)이 식각 정지막 역할을 하므로 종래와 같이 트렌치(22)를 매입하고 있는 절연막이 식각되어 트렌치 에지 부분의 실리콘웨이퍼가 드러나는 트렌치 에지 결함을 효과적으로 방지할 수 있어 반도체 소자의 신뢰성을 향상시킬 수 있다. 이후, 게이트 전극(23, 24)과 스페이서(26)를 마스크로 P모스 영역과 N모스 영역에 선택적으로 고농도의 P형 도펀트와 N형 도펀트를 각각 이온 주입하여 고농도 소스/드레인 영역(28)을 형성한다.Next, as shown in FIG. 2C, the nitride film 26 on the silicon wafer is removed by blanket etching using the mask pattern as a mask to remove the mask pattern. Then, the nitride film 6 is removed from the entire surface of the silicon wafer, but the nitride film 26 remains on the trench 22 region wider than the trench region by a predetermined width, and the nitride film remains on the sidewalls of the gate electrodes 23 and 24. (26) is formed. In this case, the device isolation characteristic of the trench edge portion is improved by the nitride layer 26 remaining in the trench edge portion, thereby effectively preventing leakage current at the trench edge due to the miniaturization of the semiconductor device, and in the trench edge portion during subsequent contact etching. Since the nitride film 26 remaining in the film serves as an etch stop film, the insulating film in which the trench 22 is embedded is etched as in the prior art, thereby effectively preventing trench edge defects in which silicon wafers in the trench edge portions are exposed. Can improve. Thereafter, high concentration P-type and N-type dopants are ion-implanted into the P-MOS region and the N-MOS region, respectively, using the gate electrodes 23 and 24 and the spacers 26 as masks, thereby providing a high concentration source / drain region 28. Form.
그 다음 도 2d에 도시한 바와 같이, 후속 공정에서 층간 절연막으로 증착되는 BPSG, PSG막 등은 수분 함량이 많으므로, 이에 의한 실리콘웨이퍼 및 반도체 소자의 결함 방지 및 알칼리 이온이 실리콘웨이퍼로 확산되는 것을 방지하기 위하여 실리콘웨이퍼(21) 전면에 PMD 라이너 산화막(29)을 형성하고, 그 상부에 후속 공정에서 반도체 소자의 전극 연결을 위해 형성되는 금속 박막과 폴리 실리콘(소스/드레인 영역의 실리콘)과의 절연을 위해 BPSG, PSG막 등의 층간 절연막(30)을 증착한 다음, 실리콘웨이퍼의 양호한 스텝 커버리지를 얻기 위하여 화학 기계적 연마 공정 등에 의해 층간 절연막(30)을 평탄화한다.Next, as shown in FIG. 2D, since the BPSG, PSG film, etc., which are deposited as the interlayer insulating film in a subsequent process, have a high moisture content, it is possible to prevent defects in the silicon wafer and the semiconductor device and to diffuse alkali ions into the silicon wafer. In order to prevent the formation of the PMD liner oxide film 29 on the front surface of the silicon wafer 21, the metal thin film and polysilicon (silicon of the source / drain region) formed on the upper part of the silicon wafer 21 to be connected to the electrode of the semiconductor device in a subsequent process. An interlayer insulating film 30 such as a BPSG, PSG film or the like is deposited for insulation, and then the interlayer insulating film 30 is planarized by a chemical mechanical polishing process or the like to obtain good step coverage of the silicon wafer.
그 다음 도 2e에 도시한 바와 같이, 층간 절연막(30) 상부에 반도체 소자의 전극 연결을 위한 콘택이 형성될 영역이 드러나도록 마스크 패턴(31)을 형성한 후, 마스크 패턴(31)을 통해 드러난 층간 절연막(30)을 식각하여 제거하고, 재차 드러난 PMD 라이너 산화막(29)을 식각하여 제거(콘택 식각)함으로써 반도체 소자의 전극 영역(게이트 전극, 소스/드레인)이 드러나도록 콘택 홀을 형성한다. 이때, 트렌치 에지 부분의 질화막(26)이 식각 정지막으로 작용하여 종래와 같이 디자인 마진 부족으로 인하여 트렌치 매입 절연막이 식각되어 실리콘웨이퍼가 드러나는 트렌치 에지 결함이 발생되지 않는다.Next, as shown in FIG. 2E, the mask pattern 31 is formed on the interlayer insulating layer 30 to expose a region where a contact for connecting the electrode of the semiconductor device is to be formed, and then exposed through the mask pattern 31. The interlayer insulating layer 30 is etched and removed, and the exposed PMD liner oxide layer 29 is etched and removed (contact etching) to form contact holes so that the electrode regions (gate electrodes, sources / drains) of the semiconductor device are exposed. In this case, since the nitride layer 26 of the trench edge portion serves as an etch stop layer, the trench embedded insulating layer is etched by the lack of design margin as in the prior art, so that the trench edge defect in which the silicon wafer is exposed does not occur.
그 다음 도 2f에 도시한 바와 같이, 층간 절연막(30) 상부에 남아 있는 마스크 패턴을 제거한 후, 실리콘웨이퍼(21) 전면에 스퍼터링 등에 의해 금속 박막(32)을 증착하여 콘택 홀을 금속 박막(32)으로 매입하고, 절연막 상부의 금속 박막(32)을 패터닝하여 금속 배선층을 형성함으로써 반도체 소자를 완성한다.Then, as shown in FIG. 2F, after removing the mask pattern remaining on the interlayer insulating film 30, the metal thin film 32 is deposited on the entire surface of the silicon wafer 21 by sputtering or the like to form a contact hole in the metal thin film 32. ), And the metal thin film 32 on the insulating film is patterned to form a metal wiring layer, thereby completing a semiconductor device.
도 3a 내지 도 3f는 본 발명의 제 2실시예에 따라 반도체 소자를 제조하는 방법을 개략적으로 도시한 공정도이다.3A to 3F are process diagrams schematically showing a method of manufacturing a semiconductor device according to a second embodiment of the present invention.
먼저 도 3a에 도시한 바와 같이, 실리콘웨이퍼(41)에 얕은 트렌치(42)를 형성하여 실리콘웨이퍼(41) 상의 반도체 소자가 형성될 활성 영역을 정의한다. 그리고, 정의된 각 활성 영역의 실리콘웨이퍼(41)에 선택적으로 P형 또는 N형 도펀트를 이온 주입하여 P모스가 형성될 영역에 N웰을, N모스가 형성될 영역에 P웰을 각각 형성한다. 이후, 실리콘웨이퍼(41)를 열산화하여 게이트 산화막(43)을 형성하고, 그 상부에 화학 기상 증착으로 폴리 실리콘(44)을 증착한다. 이때, P모스 영역의 폴리 실리콘에는 P형 도펀트를, N모스 영역의 폴리 실리콘에는 N형 도펀트를 도핑하여 어닐링함으로써 폴리 실리콘의 저항을 줄여준다. 그리고, 폴리 실리콘(44)과 게이트 산화막(43)을 패터닝하여 반도체 소자의 게이트 전극을 형성한 후, 게이트 전극을 마스크로 P모스 영역과 N모스 영역에 선택적으로 저농도의 P형 도펀트와 N형 도펀트를 각각 이온 주입하여 저농도 소스/드레인 영역(45)을 형성한다. 이후, 실리콘웨이퍼(41) 전면에 질화막(46)을 증착한다.First, as shown in FIG. 3A, a shallow trench 42 is formed in the silicon wafer 41 to define an active region in which a semiconductor device on the silicon wafer 41 is to be formed. P-type or N-type dopants are selectively implanted into the silicon wafers 41 of the defined active regions to form N wells in the region where P-MOS is to be formed and P wells in the region where N-MOS is to be formed, respectively. . Thereafter, the silicon wafer 41 is thermally oxidized to form a gate oxide film 43, and polysilicon 44 is deposited by chemical vapor deposition thereon. In this case, the polysilicon in the P-MOS region is doped with an P-type dopant, and the polysilicon in the N-MOS region is doped with an N-type dopant to reduce the resistance of the polysilicon. After the polysilicon 44 and the gate oxide film 43 are patterned to form a gate electrode of the semiconductor device, the P-type dopant and the N-type dopant are selectively formed in the P-MOS region and the N-MOS region using the gate electrode as a mask. Are implanted to form a low concentration source / drain region 45, respectively. Thereafter, a nitride film 46 is deposited on the entire surface of the silicon wafer 41.
그 다음 도 3b에 도시한 바와 같이, 트렌치(42) 에지 부분 상부의 질화막(46)을 마스킹하도록 소정 폭(L2)의 마스크 패턴(47)을 질화막(46) 상부에 형성한다. 이때, 마스크 패턴(47)의 폭(L2)은 트렌치 에지 부분의 트렌치 매입 절연막 및 활성 영역 실리콘웨이퍼를 마스킹하도록 0.1㎛ 내지 0.2㎛ 정도가 되도록 하는 것이 바람직하다. 그리고, 이때 마스크 패턴(47)에 의해 마스킹되는 트렌치 에지 부분의 활성 영역 실리콘웨이퍼 상부의 질화막 폭은 제 1실시예에서와 같이 0.05㎛ 내지 0.1㎛ 정도가 되도록 하는 것이 바람직하다.3B, a mask pattern 47 having a predetermined width L2 is formed over the nitride film 46 to mask the nitride film 46 over the edge portion of the trench 42. In this case, the width L2 of the mask pattern 47 may be about 0.1 μm to about 0.2 μm to mask the trench embedded insulating film and the active region silicon wafer of the trench edge portion. In this case, the nitride film width of the upper portion of the active region silicon wafer of the trench edge portion masked by the mask pattern 47 is preferably about 0.05 μm to 0.1 μm as in the first embodiment.
그 다음 도 3c에 도시한 바와 같이, 마스크 패턴을 마스크로 하여 실리콘웨이퍼 상부의 질화막(46)을 블랑켓 식각하여 제거하고, 마스크 패턴을 제거한다. 그러면, 실리콘웨이퍼 전면에서 질화막이 제거되지만, 트렌치(42) 에지 부분의 트렌치 매입 절연막과 활성 영역에는 소정 폭(L2)만큼의 질화막(46)이 남을 뿐만 아니라 게이트 전극(43, 44)의 측벽에도 질화막이 남아 스페이서(46)를 형성하게 된다. 이때, 트렌치 에지 부분에 남아있는 질화막(46)에 의해 트렌치 에지 부분의 소자 격리 특성이 향상되어 반도체 소자의 미세화에 따른 트렌치 에지에서의 누설 전류를 효과적으로 방지할 수 있으며, 후속 콘택 식각시 트렌치 에지 부분에 남아있는 질화막(46)이 식각 정지막 역할을 하므로 종래와 같이 트렌치(42)를 매입하고 있는 절연막이 식각되어 트렌치 에지 부분의 실리콘웨이퍼가 드러나는 트렌치 에지 결함을 효과적으로 방지할 수 있어 반도체 소자의 신뢰성을 향상시킬 수 있다. 이후, 게이트 전극(43, 44)과 스페이서(46)를 마스크로 P모스 영역과 N모스 영역에 선택적으로 고농도의 P형 도펀트와 N형 도펀트를 각각 이온 주입하여 고농도 소스/드레인 영역(48)을 형성한다.3C, the nitride film 46 on the silicon wafer is removed by blanket etching using the mask pattern as a mask to remove the mask pattern. Then, the nitride film is removed from the entire surface of the silicon wafer, but not only the nitride film 46 having a predetermined width L2 remains in the trench embedding insulating film and the active region of the edge portion of the trench 42 but also on the sidewalls of the gate electrodes 43 and 44. The nitride film remains to form the spacers 46. At this time, the device isolation characteristic of the trench edge portion is improved by the nitride film 46 remaining in the trench edge portion, thereby effectively preventing leakage current at the trench edge due to the miniaturization of the semiconductor device, and in the trench edge portion during subsequent contact etching. Since the nitride film 46 remaining in the film serves as an etch stop film, the insulating film in which the trench 42 is embedded is etched as in the prior art, thereby effectively preventing trench edge defects in which silicon wafers in the trench edge portions are exposed. Can improve. Thereafter, high concentration P-type and N-type dopants are ion-implanted into the P-MOS region and the N-MOS region, respectively, using the gate electrodes 43 and 44 and the spacer 46 as a mask, thereby providing a high concentration source / drain region 48. Form.
그 다음 도 3d에 도시한 바와 같이, 후속 공정에서 층간 절연막으로 증착되는 BPSG, PSG막 등은 수분 함량이 많으므로, 이에 의한 실리콘웨이퍼 및 반도체 소자의 결함 방지 및 알칼리 이온이 실리콘웨이퍼로 확산되는 것을 방지하기 위하여 실리콘웨이퍼(41) 전면에 PMD 라이너 산화막(49)을 형성하고, 그 상부에 후속 공정에서 반도체 소자의 전극 연결을 위해 형성되는 금속 박막과 폴리 실리콘(소스/드레인 영역의 실리콘)과의 절연을 위해 BPSG, PSG막 등의 층간 절연막(50)을 증착한 다음, 실리콘웨이퍼의 양호한 스텝 커버리지를 얻기 위하여 화학 기계적 연마 공정 등에 의해 층간 절연막(50)을 평탄화한다.Then, as shown in FIG. 3D, since the BPSG, PSG film, etc., which are deposited as the interlayer insulating film in the subsequent process, have a high moisture content, defects of the silicon wafer and the semiconductor device and diffusion of alkali ions into the silicon wafer are thereby prevented. The PMD liner oxide film 49 is formed on the entire surface of the silicon wafer 41 so as to be prevented, and a metal thin film and polysilicon (silicon in the source / drain region) formed on the upper part of the silicon wafer 41 are formed to connect the electrodes of the semiconductor device in a subsequent process. An interlayer insulating film 50 such as a BPSG or PSG film is deposited for insulation, and then the interlayer insulating film 50 is planarized by a chemical mechanical polishing process or the like to obtain good step coverage of the silicon wafer.
그 다음 도 3e에 도시한 바와 같이, 층간 절연막(50) 상부에 반도체 소자의 전극 연결을 위한 콘택이 형성될 영역이 드러나도록 마스크 패턴(51)을 형성한 후, 마스크 패턴(51)을 통해 드러난 층간 절연막(50)을 식각하여 제거하고, 재차 드러난 PMD 라이너 산화막(49)을 식각하여 제거(콘택 식각)함으로써 반도체 소자의 전극 영역(게이트 전극, 소스/드레인)이 드러나도록 콘택 홀을 형성한다. 이때, 트렌치 에지 부분의 질화막(46)이 식각 정지막으로 작용하여 종래와 같이 디자인 마진 부족으로 인하여 트렌치 매입 절연막이 식각되어 실리콘웨이퍼가 드러나는 트렌치 에지 결함이 발생되지 않는다.Next, as shown in FIG. 3E, the mask pattern 51 is formed on the interlayer insulating layer 50 to expose a region where a contact for connecting the electrode of the semiconductor device is to be formed, and then exposed through the mask pattern 51. The interlayer insulating film 50 is etched and removed, and the exposed PMD liner oxide film 49 is etched and removed (contact etching) to form a contact hole so that the electrode region (gate electrode, source / drain) of the semiconductor device is exposed. In this case, since the nitride film 46 of the trench edge portion serves as an etch stop layer, the trench embedded insulating layer is etched due to the lack of design margin as in the prior art, so that the trench edge defect in which the silicon wafer is exposed does not occur.
그 다음 도 3f에 도시한 바와 같이, 층간 절연막(50) 상부에 남아 있는 마스크 패턴을 제거한 후, 실리콘웨이퍼(41) 전면에 스퍼터링 등에 의해 금속 박막(52)을 증착하여 콘택 홀을 금속 박막(52)으로 매입하고, 절연막 상부의 금속 박막(52)을 패터닝하여 금속 배선층을 형성함으로써 반도체 소자를 완성한다.Next, as shown in FIG. 3F, after removing the mask pattern remaining on the interlayer insulating film 50, the metal thin film 52 is deposited on the entire surface of the silicon wafer 41 by sputtering or the like to form a contact hole in the metal thin film 52. ), And the metal thin film 52 on the insulating film is patterned to form a metal wiring layer, thereby completing a semiconductor device.
상기 제 1실시예와 제 2실시예와는 스페이서를 형성하기 위한 질화막 증착 이후, 블랑켓 식각시 트렌치 에지 부분의 질화막을 마스킹하여 트렌치 에지 부분에 질화막이 남도록 하는 본 발명을 다른 일반적인 반도체 소자 제조 공정에 적용하여 실시할 수도 있다.According to the first embodiment and the second embodiment, after the deposition of the nitride film for forming the spacer, the nitride film of the trench edge portion is masked during the blanket etching so that the nitride film remains on the trench edge portion. It can also be applied to.
이와 같이 본 발명은 트렌치 에지 부분에 질화막을 형성함으로써 트렌치 에지 부분의 소자 격리 특성이 향상되어 반도체 소자의 미세화에 따른 트렌치 상부 에지에서의 누설 전류를 효과적으로 방지할 수 있으며, 후속 콘택 홀 식각시 정렬 오차가 발생하여도 트렌치 에지 부분에 남아있는 질화막이 식각 정지막 역할을 하므로 종래와 같이 트렌치를 매입하고 있는 산화막이 식각되어 트렌치 상부 에지 부분의 실리콘웨이퍼가 드러나는 트렌치 에지 결함을 효과적으로 방지할 수 있어 반도체 소자의 신뢰성을 향상시킬 수 있다.As such, the present invention improves device isolation characteristics of the trench edge portion by forming a nitride film in the trench edge portion, thereby effectively preventing leakage current at the upper edge of the trench due to the miniaturization of semiconductor devices, and misalignment during subsequent contact hole etching. Since the nitride film remaining in the trench edge portion acts as an etch stop layer even though the oxide film is generated, the oxide film buried in the trench is etched as in the prior art to effectively prevent trench edge defects in which the silicon wafer of the trench upper edge portion is exposed. Can improve the reliability.
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