KR100246625B1 - Manufacturing process of semiconductor device having capacitor and self-aligned double gate electrode - Google Patents

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Abstract

CMOS메모리 소자에서 게이트 전극의 저항값은 게이트 전극의 재질에 따라서 차이를 가지게 되며 통상적으로 사용되는 폴리 실리콘막을 사용한 게이트 전극은 금속 재질의 게이트 전극에 비하여 상대적으로 높은 저항값을 가지고 있어 상대적으로 신호 처리에 소모되는 전력의 손실이 높으며, 구동 성능 또한 느리다. 또한 일반적으로 사용되고 있는 실리사이드를 사용한 게이트 전극의 저항값은 알루미늄 등과 같은 작은 저항의 금속 게이트에 비하면 큰 저항값을 가지고 있다. 한편 반도체 소자의 고집적화를 구현하기 위하여서는 필수적으로 소자의 제조 공정에 자기 정렬 방식을 사용하여야 만이 미세 패턴의 구현이 가능하게 된다. 따라서, 본 발명은 이와 같은 게이트 전극의 재질에 의한 반도체 소자의 성능을 개선하고, 커패시터를 가진 서브 마이크론급 이하의 반도체 소자의 제조 방법을 구현하기 위하여, 메모리 소자의 게이트 전극을 저 저항 물질인 금속 배선을 사용하여 폴리 실리콘막과 알루미늄막 등과 같은 금속 박막의 다층 구조로 게이트를 형성하고, 소자의 제조 공정이 보편화되어 있는 실리콘 CMOS제조 공정을 사용하여 폴리 실리콘막의 커패시터를 가진 자기 정렬된 금속 게이트 구조물을 형성하는 것이다.In the CMOS memory device, the resistance value of the gate electrode is different depending on the material of the gate electrode, and the gate electrode using a polysilicon film, which is commonly used, has a relatively higher resistance value than the gate electrode of a metal material, and thus the signal processing is relatively performed. Power dissipation is high and drive performance is slow. In addition, the resistance value of the gate electrode using a silicide which is generally used has a large resistance value compared to a metal gate of a small resistance such as aluminum. On the other hand, in order to achieve high integration of semiconductor devices, it is essential to realize a fine pattern only by using a self-aligning method in the manufacturing process of the device. Accordingly, the present invention is to improve the performance of the semiconductor device by the material of the gate electrode, and to implement a method of manufacturing a semiconductor device of sub-micron level or less with a capacitor, the gate electrode of the memory device as a low resistance material metal Self-aligned metal gate structure with capacitor of polysilicon film using wiring using silicon wiring process to form gate of multilayer structure of metal thin film such as polysilicon film and aluminum film, and device manufacturing process is common To form.

Description

커패시터와 자기 정렬된 이중 게이트 전극을 갖는 반도체 소자의 제조 방법Method for manufacturing a semiconductor device having a double gate electrode self-aligned with a capacitor

본 발명은 반도체 제조 방법에 관한 것으로, 특히 폴리 실리콘막/알루미늄막의 이중 게이트 전극을 갖고, 동시에 폴리 실리콘막으로 형성되는 커패시터를 함께 형성하는 반도체 소자의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor, and more particularly, to a method for manufacturing a semiconductor device having a double gate electrode of a polysilicon film / aluminum film and simultaneously forming a capacitor formed of a polysilicon film.

일반적으로 게이트 전극을 형성하기 위한 방법을 살펴보면, 포토레지스트를 사용한 포토레지스트 리프트 오프방법, 금속막을 증착 하기 위하여 전해 도금 방법과 기상 증착 방법을 혼용하는 방법, 게이트 전극용 물질인 폴리 실리콘막 대신에 전도성이 우수한 금속 물질인 금속막과 실리사이드 계열로 대치하여 형성하는 방법, 반도체 메모리 소자의 금속 공정 방법의 실리사이드 또는 살리사이드 공정을 응용하여 폴리 실리콘막 상에 형성하여 게이트 전극을 형성한 다음 최종적으로 알루미늄 등과 같은 금속 배선막을 증착하여 소스, 드레인 게이트 전극을 연결하는 방법 등이다.In general, a method for forming a gate electrode includes a photoresist lift-off method using a photoresist, a method of using an electrolytic plating method and a vapor deposition method to deposit a metal film, and a conductive material instead of a polysilicon film, which is a gate electrode material. The metal film, which is an excellent metal material, is formed by replacing the silicide-based method, or the silicide or salicide process of the metal processing method of a semiconductor memory device, and then formed on a polysilicon film to form a gate electrode. A method of connecting the source and drain gate electrodes by depositing the same metal wiring film.

또한 일반적으로 실리콘을 기판으로한 반도체 소자에서 활용되는 커패시터의 제조 방법으로는 전극으로서의 폴리 실리콘막과 금속막, 유전체로서의 산화막을 주로 사용한다.In general, a polysilicon film as an electrode, a metal film, and an oxide film as a dielectric are mainly used as a method of manufacturing a capacitor utilized in a semiconductor device based on silicon.

종래의 게이트 전극의 형성은, 실리사이드 및 살리사이드 방법을 주로 사용하는데, 이는 게이트 산화막과 폴리 실리콘막으로 게이트 전극을 형성한 다음 티타늄, 텅스텐, 몰리브덴 등의 고융점금속을 게이트 전극 상에 증착한 후 고온의 열처리 공정에 의하여 실리사이드화 내지 살리사이드화하는 방법이다. 그러나 이러한 방법은 알루미늄과 같은 저융점의 금속 물질을 사용하기에는 후속 공정에서의 고온 열처리 과정 때문에 부적당하게 된다.Conventional gate electrode formation mainly uses silicide and salicide methods, which are formed by forming a gate electrode with a gate oxide film and a polysilicon film, and then depositing a high melting point metal such as titanium, tungsten, or molybdenum on the gate electrode. It is a method of silicidating to salicide-forming by high temperature heat processing process. However, this method is not suitable for the use of low melting point metal materials such as aluminum because of the high temperature heat treatment in subsequent processes.

또한, 화합물 반도체 소자에서 사용되는 게이트 전극의 형성 기술은 반도체 소자 제조에 적용하기에는 아직 많은 기술적 문제점을 가지고 있으며, 특히 전술한 포토레지스트 리프트오프 기술, 전해 도금 방법 등과 같은 기술은 CMOS공정에서는 특히 사용하기 어려운 기술이다.In addition, the technology of forming the gate electrode used in the compound semiconductor device has many technical problems to apply to the manufacturing of the semiconductor device, in particular, such as the above-described photoresist lift-off technique, electrolytic plating method, etc. are particularly used in the CMOS process It is a difficult technique.

이에 소자의 고집적화에 따른 자기 정렬 방법으로 형성된 반도체 소자의 형성과, 게이트 전극의 형성시 전도성이 우수하여 소자의 동작 속도를 빠르게 설정할 수 있는 반도체 소자의 제조 방법의 개발이 필요하게 되었다.Accordingly, it is necessary to form a semiconductor device formed by a self-aligning method according to the high integration of the device, and to develop a semiconductor device manufacturing method capable of quickly setting the operation speed of the device due to its excellent conductivity when forming a gate electrode.

전술한 바와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 반도체 소자의 제조시 저융점의 특성을 갖는 알루미늄막과 폴리 실리콘막의 이중구조를 갖는 게이트 전극을 형성하면서, 동시에 커패시터를 형성할 수 있는 반도체 소자의 제조 방법을 제공하고자 한다.The present invention devised to solve the above-described problems, a semiconductor capable of simultaneously forming a capacitor while forming a gate electrode having a double structure of an aluminum film and a polysilicon film having a low melting point in the manufacture of a semiconductor device It is intended to provide a method of manufacturing a device.

도1 내지 도14는 본 발명의 일실시예에 따른 반도체 소자의 제조 공정을 나타내는 단면도.1 to 14 are cross-sectional views illustrating a process of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

*도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

11 : 실리콘 기판 17 : 산화막11 silicon substrate 17 oxide film

12 : 필드 산화막 18 : 측벽 스페이서12: field oxide film 18: sidewall spacer

13 : 게이트 산화막 19 : 커패시터의 유전막13 gate oxide film 19 dielectric film of capacitor

14 : 제1폴리 실리콘막 20 : 제3폴리 실리콘막14: first polysilicon film 20: third polysilicon film

15 : 희생산화막 21 : BPSG막15: sacrificial oxide film 21: BPSG film

16 : 제2폴리 실리콘막 22 : SOG막16: second polysilicon film 22: SOG film

상기와 같은 목적을 달성하기 위하여 본 발명의 반도체 소자의 제조 방법은, 반도체 기판 상에 필드 산화막을 형성하여 활성 영역 및 필드 영역을 정의하는 단계; 게이트 산화막, 제1폴리 실리콘막, 식각 정지막, 및 제2폴리 실리콘막을 차례로 형성하는 단계; 상기 제2폴리 실리콘막, 식각 정지막, 제1폴리 실리콘막을 차례로 선택 식각 하여 상기 활성 영역 상에 게이트 구조체를 형성하고 상기 필드 영역 상에 커패시터 구조체를 형성하는 단계; 상기 게이트 구조체 및 상기 커패시터 구조체의 측면에 상기 제1 및 제2폴리 실리콘막과 식각 선택비를 갖는 물질로 스페이서를 형성하고 소스 및 드레인 접합 영역을 형성하는 단계; 상기 커패시터 구조체의 상기 제2폴리 실리콘막 및 상기 식각 정지막을 제거하고, 유전막 및 제3폴리 실리콘막을 형성하는 단계; 전체 구조 상부에 평탄화된 절연막을 형성하는 단계; 상기 게이트 구조체의 제2폴리 실리콘막이 노출되도록 상기 절연막을 전면성 식각하는 단계; 및 상기 게이트 구조체의 제2폴리 실리콘막과 식각 정지막을 제거하여, 게이트 배선의 콘택을 위해 상기 게이트 구조체의 제1폴리 실리콘막을 노출시키는 단계를 포함하여 이루어진다.In order to achieve the above object, a method of manufacturing a semiconductor device of the present invention comprises the steps of: forming a field oxide film on a semiconductor substrate to define an active region and a field region; Sequentially forming a gate oxide film, a first polysilicon film, an etch stop film, and a second polysilicon film; Selectively etching the second polysilicon layer, the etch stop layer, and the first polysilicon layer to form a gate structure on the active region and a capacitor structure on the field region; Forming a spacer and a source and drain junction region on a side of the gate structure and the capacitor structure with a material having an etch selectivity with the first and second polysilicon layers; Removing the second polysilicon layer and the etch stop layer of the capacitor structure and forming a dielectric layer and a third polysilicon layer; Forming a planarized insulating film over the entire structure; Etching the insulating film over the entire surface of the gate structure to expose the second polysilicon film; And removing the second polysilicon layer and the etch stop layer of the gate structure to expose the first polysilicon layer of the gate structure to contact the gate wiring.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.

먼저, 도1에 도시된 바와 같이, 실리콘 기판(11)상에 필드 산화막(12)을 성장하여 활성(active) 영역과 필드(field) 영역을 정의(define)한다. 그리고 그 상부에 게이트 산화막(13)과 제1폴리 실리콘막(14), 희생산화막(15), 제2폴리 실리콘막(16)을 소정의 두께로 차례로 적층한다. 여기서 희생산화막(15)은 이후의 공정에서 제2폴리 실리콘막의 식각시 식각 정지층 역할을 하여 제1폴리 실리콘막의 손상을 방지한다. 여기서 이러한 희생산화막의 증착되는 두께는 제2폴리 실리콘막(16)의 식각 공정시에 손실되는 산화막의 두께를 고려하되, 가능한 균일한 얇은 두께의 희생산화막(15)이 제2폴리 실리콘막(16)의 식각후에도 잔류하도록 형성한다.First, as shown in FIG. 1, a field oxide film 12 is grown on a silicon substrate 11 to define active and field regions. The gate oxide film 13, the first polysilicon film 14, the sacrificial oxide film 15, and the second polysilicon film 16 are sequentially stacked on the upper portion thereof to a predetermined thickness. Here, the sacrificial oxide film 15 serves as an etch stop layer during the etching of the second polysilicon film in a subsequent process to prevent damage to the first polysilicon film. Here, the thickness of the sacrificial oxide film to be deposited takes into account the thickness of the oxide film lost during the etching process of the second polysilicon film 16, but the sacrificial oxide film 15 having a uniform thickness as thin as possible is the second polysilicon film 16. It is formed to remain even after etching.

다음으로, 도2에 도시된 바와 같이, 전체 구조 상부에 포토레지스트막을 도포하고, 게이트 전극과 커패시터를 정의하기 위한 마스크 공정으로 포토레지스트 패턴(101)을 형성한다. 기 형성된 포토레지스트 패턴(101)을 식각장벽으로하여 제2폴리 실리콘막(16), 희생산화막(15), 제1폴리 실리콘막(14)을 차례로 식각하여 일차적으로 게이트 및 커패시터의 구조체를 형성한다.Next, as shown in FIG. 2, a photoresist film is applied over the entire structure, and a photoresist pattern 101 is formed by a mask process for defining a gate electrode and a capacitor. The second polysilicon layer 16, the sacrificial oxide layer 15, and the first polysilicon layer 14 are sequentially etched using the previously formed photoresist pattern 101 as an etch barrier to form a structure of a gate and a capacitor. .

다음으로, 도3에 도시된 바와 같이, 노출된 실리콘 기판(11)에 저농도 불순물을 이온 주입하여 저농도 불순물 도핑 영역(24)을 형성하고 전체 구조 상부에 산화막(17)을 형성한다.Next, as shown in FIG. 3, a low concentration impurity doped region 24 is formed by ion implanting low concentration impurities into the exposed silicon substrate 11 to form an oxide film 17 over the entire structure.

다음으로, 도4에 도시된 바와 같이, 상기 산화막(17)을 전면 식각하여 기 형성된 게이트 및 커패시터 구조체의 측면에 산화막 스페이서(18)를 형성한다. 그리고, 이러한 산화막 스페이서(18)를 이온 주입 장벽으로 하여 고농도 불순물을 이온 주입하고 열처리하는 것에 의하여 기 형성된 저농도 불순물 도핑 영역과 함께 LDD 구조의 접합 영역(24)을 형성한다.Next, as shown in FIG. 4, the oxide layer 17 is etched entirely to form oxide spacers 18 on the side surfaces of the gate and capacitor structures. Then, the oxide spacer 18 is used as an ion implantation barrier to form the junction region 24 of the LDD structure together with the low concentration impurity doped region formed by ion implantation and heat treatment of the high concentration impurity.

다음으로, 도5에 도시된 바와 같이, 커패시터 구조체의 제2폴리 실리콘막(16)이 노출되도록, 그 상부가 오픈된 포토레지스트 패턴(102)을 형성한 다음, 이러한 포토레지스트 패턴(102)을 식각장벽으로하여 노출된 제2폴리 실리콘막(16)과 희생산화막(15)을 차례로 식각한다. 여기서 희생산화막(15)에 의해 커패시터 구조체의 제1폴리 실리콘막(14)은 손상되지 않은 상태로 노출된다.Next, as shown in FIG. 5, a photoresist pattern 102 having an open upper portion is formed so that the second polysilicon film 16 of the capacitor structure is exposed, and then the photoresist pattern 102 is formed. The exposed second polysilicon layer 16 and the sacrificial oxide layer 15 are etched sequentially as an etch barrier. Here, the first polysilicon layer 14 of the capacitor structure is exposed intact by the sacrificial oxide layer 15.

다음으로, 도6에 도시된 바와 같이, 포토레지스트 패턴(102)을 제거한 후, 전체 구조 상부에 커패시터 유전체로서 산화막(19)과, 그 상부에 제3폴리 실리콘막(20)을 차례로 적층한다.Next, as shown in Fig. 6, after removing the photoresist pattern 102, an oxide film 19 as a capacitor dielectric material is stacked on top of the entire structure, and a third polysilicon film 20 is sequentially stacked on top of the entire structure.

다음으로, 도7에 도시된 바와 같이, 기 형성된 커패시터 패턴 영역만을 덮는 포토레지스트 패턴(103)을 형성한다.Next, as shown in FIG. 7, a photoresist pattern 103 covering only the pre-formed capacitor pattern region is formed.

다음으로, 도8에 도시된 바와 같이, 기 형성된 포토레지스트 패턴(103)을 식각장벽으로하여 노출된 제3폴리 실리콘막(20)과 커패시터 유전막(19, 산화막)을 완전히 식각하고, 포토레지스트 패턴(103)을 제거한다. 따라서 전도막/유전막/전도막의 구조를 갖는 제3폴리 실리콘막(20)/산화막(19)/제1폴리 실리콘막(14)으로 이루어지는 커패시터가 완성된다.Next, as shown in FIG. 8, the exposed third polysilicon film 20 and the capacitor dielectric film 19 (oxide film) are completely etched using the previously formed photoresist pattern 103 as an etch barrier, and the photoresist pattern is etched. Remove (103). Thus, a capacitor composed of the third polysilicon film 20 / oxide film 19 / first polysilicon film 14 having the structure of the conductive film / dielectric film / conductive film is completed.

다음으로, 도9에 도시된 바와 같이, 전체 구조 상부에 층간절연막으로 사용되는 저온 산화막(21)을 증착한다. 여기서 저온 산화막(21)은 예컨대 BPSG와 같은 붕소 또는 인을 함유한 도핑된 저온 산화막(21)이고, 이러한 불순물이 도핑된 저온 산화막(21)을 증착하기 전에 불순물이 도핑된 산화막(21)에서 유기된 불순물의 실리콘 기판(11)으로의 확산을 방지하기 위하여 절연 산화막으로 도핑되지 않은 산화막(도시되지 않음)과 같은 확산 방지막을 먼저 증착할 수도 있다.Next, as shown in Fig. 9, a low temperature oxide film 21 used as an interlayer insulating film is deposited over the entire structure. The low temperature oxide film 21 is, for example, a doped low temperature oxide film 21 containing boron or phosphorus such as BPSG, and the organic layer is formed in the oxide film 21 doped with impurities before depositing the low temperature oxide film 21 doped with such impurities. In order to prevent diffusion of the impurity into the silicon substrate 11, a diffusion barrier such as an undoped oxide film (not shown) may be deposited first.

이후 열처리 공정으로 불순물이 도핑된 저온 산화막(21)을 플로우(flow)시켜 일차 평탄화를 구현한다.After that, the planarization is implemented by flowing the low temperature oxide film 21 doped with impurities through a heat treatment process.

다음으로, 도10에 도시된 바와 같이, 불순물이 도핑된 저온 산화막(21)이 증착되어 일차적으로 평탄화된 전체 구조 상부에 평탄화 특성이 우수한 SOG(spin on glass)(22)막을 도포하여 이차 평탄화를 구현한다.Next, as shown in FIG. 10, secondary planarization is performed by applying a spin on glass (SOG) 22 film having excellent planarization property on the entire structure of the first planarized structure by depositing a low temperature oxide film 21 doped with impurities. Implement

다음으로, 도11에 도시된 바와 같이, SOG(22)막과 불순물이 도핑된 저온 산화막(21)을 형성하는 것에 의하여 평탄화 공정이 진행된 전체 구조를 마스크 없이 전면성 식각하는 것에 의하여 SOG(22)막과 불순물이 도핑된 저온 산화막(21)의 에치백 공정을 실시하여 게이트 전극의 제1패턴의 제2폴리 실리콘막(16)이 완전히 노출되도록 한다.Next, as shown in FIG. 11, the SOG 22 is formed by etching the entire structure of the planarization process without a mask by forming the SOG 22 film and the low temperature oxide film 21 doped with impurities. An etch back process of the low temperature oxide film 21 doped with the film and impurities is performed to completely expose the second polysilicon film 16 of the first pattern of the gate electrode.

다음으로, 도12에 도시된 바와 같이, 전술한 공정으로 노출된 게이트 구조체의 제2폴리 실리콘막(16)을 노출시키고, 커패시터 패턴을 완전히 덮는 포토레지스트 패턴(104)을 형성하고, 노출된 게이트 구조체의 제2폴리 실리콘막(16)을 식각한다.Next, as shown in FIG. 12, the second polysilicon film 16 of the gate structure exposed by the above-described process is exposed, a photoresist pattern 104 is formed to completely cover the capacitor pattern, and the exposed gate is formed. The second polysilicon film 16 of the structure is etched.

여기서, 제2폴리 실리콘막(16)과 측면에 형성되어 있는 산화막 스페이서(18)와의 식각 선택비를 매우 차이가 나도록 설정하여 식각한다. 이에 제2폴리 실리콘막(16)의 높은 식각 선택비의 효과에 의하여 제2폴리 실리콘막(16)의 식각 과정에서 산화막 스페이서(18)와 불순물이 도핑된 저온 산화막(21)의 손실을 극소화할 수 있다.Here, the etching selectivity between the second polysilicon film 16 and the oxide film spacer 18 formed on the side surface is etched so as to be very different. Accordingly, the loss of the oxide spacer 18 and the low temperature oxide film 21 doped with impurities during the etching process of the second polysilicon film 16 may be minimized due to the high etching selectivity of the second polysilicon film 16. Can be.

그리고, 노출된 게이트 구조체의 희생산화막(15)을 식각 하는데 이러한 희생산화막(15)의 두께는 수백Å 정도로서, 측면에 형성되어 있는 산화막 스페이서(18)의 두께 수천Å에 비하여 상대적으로 매우 얇다. 이에 측면에 형성되어 있는 산화막 스페이서(18)의 손상은 거의 없다.In addition, the sacrificial oxide film 15 of the exposed gate structure is etched, and the thickness of the sacrificial oxide film 15 is about several hundred micrometers, which is relatively thin compared to the thousands of micrometers of the thickness of the oxide spacer 18 formed on the side surface. As a result, there is little damage to the oxide film spacer 18 formed on the side surface.

다음으로, 도13에 도시된 바와 같이, 포토레지스트 패턴(104)을 제거한 후, 리소그라피 공정을 실시하여 기 형성된 소스 및 드레인 접합 영역(24)상의 도핑된 저온 산화막(21)을 식각하므로써 소스 및 드레인 접합 영역(24)의 전기적 연결을 위한 콘택홀을 형성한다.Next, as shown in FIG. 13, after removing the photoresist pattern 104, a lithography process is performed to etch the doped low-temperature oxide film 21 on the previously formed source and drain junction regions 24 to etch the source and drain. A contact hole for electrical connection of the junction region 24 is formed.

또한 게이트 전극의 전기적 연결을 위한 콘택홀의 형성은 전술한 바와 같이, 측면에 형성되어 있는 산화막 스페이서(18)에 의해 자기 정렬 방법으로 이루어져 있다. 즉 산화막 스페이서(18)의 높이가 게이트 전극의 제1폴리 실리콘막(14) 보다 높이 형성됨으로 인하여 금속 배선막 형성에 필요한 자기 정렬된 게이트 구조체와 폴리 실리콘막을 사용한 커패시터를 함께 형성하였으며, 또한 식각 공정 과정에서 산화막 스페이서(18)의 손실을 최소화하여 소자의 전기적 동작 특성이 향상되게 된다.In addition, the contact hole for the electrical connection of the gate electrode is formed by a self-aligning method by the oxide film spacer 18 formed on the side, as described above. That is, since the height of the oxide spacer 18 is higher than that of the first polysilicon film 14 of the gate electrode, a self-aligned gate structure and a capacitor using the polysilicon film are formed together to form a metal interconnection film. In the process, the loss of the oxide spacer 18 is minimized, thereby improving the electrical operation characteristics of the device.

다음으로, 도14에 도시된 바와 같이, 기 형성된 각 콘택홀에 알루미늄을 매립하고, 패터닝 하여 소스, 드레인 전극 및 폴리 실리콘과 알루미늄의 이중으로 이루어진 게이트 전극을 형성한다.Next, as shown in FIG. 14, aluminum is embedded in each of the previously formed contact holes and patterned to form a source, a drain electrode, and a gate electrode made of polysilicon and aluminum.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiment and the accompanying drawings, and various substitutions, modifications, and changes are possible within the scope of the present invention without departing from the technical idea. It will be evident to those who have knowledge of.

상기와 같이 이루어지는 본 발명은, 반도체 소자의 제조 공정시, 게이트 전극에 금속 배선막을 형성하기 위하여 자기 정렬된 산화막 등의 측벽 보호막으로 산화막 스페이서를 사용함으로서 포토레지스트 패턴 형상의 부정확에 의하여 제대로 정렬되지 못한 패턴을 이용하여 소자를 제조할 경우에 발생되는 식각 공정에서의 과다한 산화막 손실에 의한 소자 특성 저하를 억제할 수 있으며, 이러한 게이트 전극의 형성과 동시에, 폴리 실리콘막을 사용한 커패시터를 동시에 형성할 수 있어 소자의 수율을 증대시킨다.According to the present invention, the oxide film spacer is used as a sidewall protective film such as an oxide film that is self-aligned to form a metal wiring film on the gate electrode during the manufacturing process of the semiconductor device. It is possible to suppress the deterioration of device characteristics due to excessive oxide film loss in the etching process generated when the device is manufactured by using a pattern. At the same time as the formation of the gate electrode, a capacitor using a polysilicon film can be formed at the same time. Increase the yield.

Claims (4)

반도체 기판 상에 필드 산화막을 형성하여 활성 영역 및 필드 영역을 정의하는 단계;Forming a field oxide film on the semiconductor substrate to define an active region and a field region; 게이트 산화막, 제1폴리 실리콘막, 식각 정지막, 및 제2폴리 실리콘막을 차례로 형성하는 단계;Sequentially forming a gate oxide film, a first polysilicon film, an etch stop film, and a second polysilicon film; 상기 제2폴리 실리콘막, 식각 정지막, 제1폴리 실리콘막을 차례로 선택 식각 하여 상기 활성 영역 상에 게이트 구조체를 형성하고 상기 필드 영역 상에 커패시터 구조체를 형성하는 단계;Selectively etching the second polysilicon layer, the etch stop layer, and the first polysilicon layer to form a gate structure on the active region and a capacitor structure on the field region; 상기 게이트 구조체 및 상기 커패시터 구조체의 측면에 상기 제1 및 제2폴리 실리콘막과 식각 선택비를 갖는 물질로 스페이서를 형성하고 소스 및 드레인 접합 영역을 형성하는 단계;Forming a spacer and a source and drain junction region on a side of the gate structure and the capacitor structure with a material having an etch selectivity with the first and second polysilicon layers; 상기 커패시터 구조체의 상기 제2폴리 실리콘막 및 상기 식각 정지막을 제거하고, 유전막 및 제3폴리 실리콘막을 형성하는 단계;Removing the second polysilicon layer and the etch stop layer of the capacitor structure and forming a dielectric layer and a third polysilicon layer; 전체 구조 상부에 평탄화된 절연막을 형성하는 단계;Forming a planarized insulating film over the entire structure; 상기 게이트 구조체의 제2폴리 실리콘막이 노출되도록 상기 절연막을 전면성 식각하는 단계; 및Etching the insulating film over the entire surface of the gate structure to expose the second polysilicon film; And 상기 게이트 구조체의 제2폴리 실리콘막과 식각 정지막을 제거하여, 게이트 배선의 콘택을 위해 상기 게이트 구조체의 제1폴리 실리콘막을 노출시키는 단계Removing the second polysilicon layer and the etch stop layer of the gate structure to expose the first polysilicon layer of the gate structure to contact the gate wiring 를 포함하여 이루어지는 반도체 소자의 제조 방법.Method for manufacturing a semiconductor device comprising a. 제1항에 있어서,The method of claim 1, 상기 식각 정지막은The etch stop film 상기 제1, 제2 및 제3폴리 실리콘막과 식각 선택비를 갖는 산화막을 포함하여 이루어지는 반도체 소자의 제조 방법.And an oxide film having an etch selectivity with the first, second and third polysilicon films. 제1항에 있어서,The method of claim 1, 상기 평탄화 절연막은The planarization insulating film 적어도 도핑된 저온 산화막과 SOG막을 포함하여 이루어지는 반도체 소자의 제조 방법.A semiconductor device manufacturing method comprising at least a doped low temperature oxide film and an SOG film. 제1항 내지 제3항중 어느 한 항에 있어서,The method according to any one of claims 1 to 3, 상기 자기 정렬된 게이트 콘택홀 상에 알루미늄 게이트 배선을 형성하는 단계를 더 포함하여 이루어지는 반도체 소자의 제조 방법.And forming an aluminum gate wiring on the self-aligned gate contact hole.
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