KR20000025508A - 신디사이저를 이용한 시스템클럭 생성회로 - Google Patents

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Abstract

본 발명은 ATM(Asynchronous Transfer Mode)교환장치에 관한 것으로, 특히 하나 이상의 신호 라인에서 클럭/데이타를 복원하여 하나의 시스템에서 각각의 시스템클럭 재생로직으로 인입되어지는 기준클럭이 클럭절체 등으로 순간적으로 잠시 끊어질 수 있는 상황에서도 지터(jitter)와 스큐(skew)값을 일정하게 하므로서 고속의 데이터를 손실없이 전달하도록 한 신디사이저를 이용한 시스템클럭 생성회로에 관한 것으로, 일측("A")의 클럭이 각각의 모듈에 공급시 타측("B")의 클럭이 하이("H")가 되어 일측("A")의 클럭이 공급되고, 일측("A")의 클럭에서 타측("B")의 클럭으로 클럭절체시 일측("A")의 클럭이 하이("H")가 되고 타측("B")의 클럭을 공급하는 앤드게이트와, 상기 엔드게이트로부터 클럭신호가 공급됨에 따라 클럭절체 시간보다 긴 출력클럭을 생성하는 분주기와, 상기 분주기로부터 생성된 출력주파수를 공급받아 이에 비례하여 체배시켜 안정된 클럭신호를 생성하는 신디사이저로 구성함으로서, 본 발명은 입력클럭이 순간적으로 끊어지더라도 출력재생클럭의 지터를 제어함으로서 지터와 스큐에 의존하는 데이타/클럭 복원기의 성능을 향상시키고, 데이타의 오류도 막을 수 있으며, 입력 클럭에 대해 재생출력 클럭의 지연을 예측할 수 있으므로 인하여 시스템 설계시 이를 고려할 수 있으며, 디지털 회로이므로 기존의 아날로그 회로에 비하여 설계비용을 절감시킬 수 있는 효과가 있다.

Description

신디사이저를 이용한 시스템클럭 생성회로
본 발명은 ATM(Asynchronous Transfer Mode)교환장치에 관한 것으로, 특히 하나 이상의 신호 라인에서 클럭/데이타를 복원하여 하나의 시스템에서 각각의 시스템클럭 재생로직으로 인입되어지는 기준클럭이 클럭절체 등으로 순간적으로 잠시 끊어질 수 있는 상황에서도 지터(jitter)와 스큐(skew)값을 일정하게 하므로서 고속의 데이터를 손실없이 전달하도록 한 신디사이저를 이용한 시스템클럭 생성회로에 관한 것이다.
도 1은 일반적인 QSE/QRT를 적용한 ATM 스위칭 장비의 개략도로서, 도 2 내지 도 4를 참조하여 설명하면 다음과 같다.
이중화구조인 클럭모듈(30a,30b)로부터 공급되어지는 제1시스템클럭(40)은 통상적으로 백보드(backboard)를 따라 각각의 필요보드로 공급되고, 클럭속도는 50MHz PECL로 공급되며 각각의 가입자 모듈(10)과 이중화구조인 스위칭모듈(20)로 공급되고, 상기 백보드의 라인들의 길이는 일정하며 각각의 라인들간에 발생하는 지연값은 일정하다.
가입자모듈(10)은 여러개의 보드가 있을 수 있고, 가입자 보드는 IgT사에서 만든 QRT칩을 탑재하며, 이 보드는 제1시스템클럭(40)인 50MHz PECL 클럭으로부터 66.67MHz의 제2시스템클럭을 생성하기 위한 도 3과 같은 회로를 모든 가입자 모듈(10)이 일정한 형식의 구성으로 구현된다.
따라서 모든 가입자모듈(10)이 생성하는 제2시스템클럭은 일정한 위상지연을 가지면서 생성되며, 입력 제1시스템클럭(40)이 절체되지 않으면 이 가입자 모듈(10)간에 지터는 거의 존재하지 않는데, 예를들면 상용의 신디사이저칩은 약간의 출력지터를 발생하는데 그 크기는 약 24ps 이고 이 제2시스템클럭으로 생성된 ATM 셀(cell)데이터는 다음의 스위칭보드로 전달되어 ATM 셀 스위칭이 일어난다.
상기 가입자 보드로부터 출력되는 ATM 셀데이타는 셀스위칭을 위해 QSE(20a)를 탑재한 스위칭보드로 전달되고, 하나의 QSE(20a)칩은 6개의 QRT(10a)가입자포트를 수용할 수 있으며, 각각의 가입자 보드로부터 전달되는 ATM 셀데이타는 4라인의 데이타 신호선과 하나의 제어신호, 셀 시작점을 알려주는 Cell_start 신호로 구성된다.
QSE(20a)칩은 입력포트 각각이 클럭/데이타 복원기(phase aligner)(20a')기능을 가지는데, 이 각각의 클럭/데이타 복원기(20a')는 cell_start 신호로부터 먼저 클럭 복원을 한후 이 클럭으로 해당포트의 데이타를 리타이밍하고, 이러한 과정을 거친 각각의 입력포트의 데이타는 QSE(20a)칩으로 입력되는 하나의 시스템 클럭으로 모든 입력 데이타를 새로이 동기시킨다.
이때 사용되는 제2시스템 클럭재생기(20b)는 가입자 모듈에서 구현된 도 3과 동일하고, 지터가 또한 거의 없으며, 제1시스템클럭(40)으로부터 재생된 66MHz의 제2시스템클럭 및 스위칭보드의 local_cell_start에 모든 입력포트의 데이타 및 cell_start를 일치시키는 클럭/데이타 복원 과정을 거친다.
각각의 입력 cell_start 신호로부터 클럭을 추출할 때, 이 cell_start 입력신호와 QSE(20a)칩으로 입력되는 66MHz인 제2시스템클럭간에 지터가 존재하게 되는데, 이 지터가 허용치 이상이면 클럭 추출 및 데이타 리타이밍에 에러가 발생할 수 있다.
도 2를 예를들면 IgT사의 QSE(20a)의 데이타북에서 보여주는 지터와 스큐의 오류 허용치를 나타내는 그래프로서, 이때 IgT사의 QSE(20a)칩은 각각의 데이타 라인들에 스큐값과 입력클럭인 제2시스템클럭과 이 데이타간의 지터값의 합이 그래프와 같이 그 허용치를 넘어서면 데이타는 손실이 발생하며, 만약 현재 시스템의 각각의 데이타 라인들간에 스큐가 3ns라고 가정하여 어느순간의 지터가 2ns보다 크게되면 에러가 발생한다.
또한 이중화된 클럭 모듈이 절체되는 경우 발생되는 지터를 설명하면 다음과 같다.
Fscu-a: 클럭보드 A로부터 오는 제1시스템 클럭(50MHz로 가정함)
Fscu-b: 클럭보드 B로부터 오는 제1시스템 클럭(50MHz로 가정함)
Fsys: 제2시스템 클럭(66MHz로 가정함)
일반적으로 클럭절체시간 Tsw》1/Fscu-a이다. 만약 그렇치 않은 경우의 시스템은 예외이다.
상기 클럭절체시간(Tsw)과 재생기의 안정화 기간(Tlock)동안 각각의 가입자모듈(10)의 제2시스템 클럭재생기(10b)의 출력클럭 주파수는 일정하지 않으며, 이를 스위칭보드의 제2시스템 클럭을 기준으로 각각의 가입자 모듈(10)의 클럭을 보면 이는 지터의 증가로 나타나는데, 즉 스위칭보드에서는 지터의 증가로 데이타의 오류가 발생하는 결과를 초래한다.
이와 같이 종래에 있어서는 클럭이 절체되는 동안에는 지터를 허용치 이내로 할 수 없으므로 인하여 클럭/데이타 복원기에서 오류가 발생하는 문제점이 있었다.
따라서, 본 발명의 목적은 출력재생클럭의 지터를 허용치 이내로 제어함으로써 데이터/클럭 복원기의 성능을 향상시키고, 데이타의 오류를 방지하는데 있다.
상기의 목적을 달성하기 위한 본 발명의 구체적인 수단으로, 일측("A")의 클럭이 각각의 모듈에 공급시 타측("B")의 클럭이 하이("H")가 되어 일측("A")의 클럭이 공급되고, 일측("A")의 클럭에서 타측("B")의 클럭으로 클럭절체시 일측("A")의 클럭이 하이("H")가 되고 타측("B")의 클럭을 공급하는 앤드게이트와, 상기 엔드게이트로부터 클럭신호가 공급됨에 따라 클럭절체 시간보다 긴 출력클럭을 생성하는 분주기와, 상기 분주기로부터 생성된 출력주파수를 공급받아 이에 비례하여 체배시켜 안정된 클럭신호를 생성하는 신디사이저로 구성함으로써 달성된다.
도 1은 일반적인 QSE/QRT를 적용한 ATM 스위칭 장비의 개략도
도 2는 일반적인 지터 및 스큐의 허용치를 나타낸 그래프
도 3은 일반적인 신디사이저를 이용한 시스템클럭 생성회로도
도 4는 일반적인 클럭보드로부터 오는 시스템 재생클럭의 파형도
도 5는 본 발명 신디사이저를 이용한 시스템클럭 생성회로도
< 도면의 주요 부분에 대한 부호의 설명 >
10 : 가입자 모듈 10a : QRT
10b,20b : 제2시스템 클럭재생기
20 : 스위칭 모듈 20a : QSE
20a' : 클럭/데이타 복원기 30a,30b : 클럭공급기
100 : 앤드게이트 200 : 분주기
300 : 신디사이저
이하에서 본 발명의 바람직한 실시 예를 첨부한 도면에 의거 상세히 설명하면 다음과 같다.
도 5는 본 발명 신디사이저를 이용한 시스템클럭 생성회로도로서, 이에 도시한 바와 같이 일측("A")의 클럭이 각각의 모듈에 공급시 타측("B")의 클럭이 하이("H")가 되어 일측("A")의 클럭이 공급되고, 일측("A")의 클럭에서 타측("B")의 클럭으로 클럭절체시 일측("A")의 클럭이 하이("H")가 되고 타측("B")의 클럭을 공급하는 앤드게이트(100)와, 상기 엔드게이트(100)로부터 클럭신호가 공급됨에 따라 클럭절체 시간보다 긴 출력클럭을 생성하는 분주기(200)와, 상기 분주기(200)로부터 생성된 출력주파수를 공급받아 이에 비례하여 체배시켜 안정된 클럭신호를 생성하는 신디사이저(300)로 구성된 것으로, 이의 작용을 설명하면 다음과 같다.
클럭보드 A와 B로부터의 제1시스템 클럭은 50MHz PECL 클럭으로 이중화된 클럭으로 만약 A로부터 클럭이 각각의 모듈로 공급되면 다른 B의 클럭은 항상 로직레벨인 하이("H")를 유지한다.
이때 앤드게이트(AND gate)(100)는 클럭 A로부터 오는 클럭만 선택하여 분주기(200)로 공급되는데, 만약 클럭 A에서 클럭 B로 클럭절체가 일어나면 클럭 A는 로직레벨 "하이"를 유지하고 클럭 B가 제1시스템 클럭을 공급한다.
이때 클럭절체시간은 최대 200ns 이고, 이 절체시간동안에는 도 4와 같이 제1시스템 클럭이 끊어진 상태로 모든 가입자모듈(10)과 스위칭모듈(20)의 클럭재생기(10b,20b)는 이 제1시스템 클럭(40)을 클럭 모듈로부터 받을 수가 없게된다.
또한 앤드게이트(100)에서 선택된 클럭은 분주기(200)로 입력되는데, 이 분주기(200)가 항상 PECL 분주기일 필요는 없으며, 분주기의 특성이 PECL 또는 TTL이든 간에 모든 것을 포함한다.
한편 약간의 클럭 스큐를 줄이기 위해 본 발명에서는 PECL 분주기(200)를 사용하는데, 이 분주기(200)는 클럭 절체시간보다 긴 출력 클럭을 만들며, 즉 분주기(200)에서 출력되는 Fref의 주기는 절체시간보다 큰데, 여기서는 3*7=21 분주비로 하여 Fref의 주파수가 50MHz/21이 된다.
그리고 신디사이저(300)를 이용하는데, 이 일반적인 집적회로로 구현하고자 하는 최대 목적은 단순한 로직구성으로 제2시스템 클럭을 생성하므로 쉽고, 빠르고, 가격이 싼 로직을 구현하고자 하는데 있고, 상기 신디사이저(300)는 4*N의 체배를 하여 제2시스템 클럭을 얻어서 28배의 체배를 하게된다.
따라서 시스템클럭 재생로직으로 인입되는 기준클럭이 클럭절체로 인하여 순간적으로 끊어지는 상황에서도 지터를 허용치 이내로 제어하여 데이타의 손실을 방지하게 된다.
이상에서 설명한 바와 같이 본 발명은 입력클럭이 순간적으로 끊어지더라도 출력재생클럭의 지터를 제어함으로서 지터와 스큐에 의존하는 데이타/클럭 복원기의 성능을 향상시키고, 데이타의 오류도 막을 수 있으며, 상용의 일반 집적회로를 사용함으로 인해 기존의 아날로그 PLL과 같이 외부에 크리스탈, 오실레이타, 전압제어발생기 등을 사용할 필요가 없고, 설계가 디지탈로 되므로 사용하기 용이하며, 입력 클럭에 대해 재생출력 클럭의 지연을 예측할 수 있으므로 인하여 시스템 설계시 이를 고려할 수 있고, 디지털 회로이므로 기존의 아날로그 회로에 비하여 설계비용을 절감시킬 수 있는 효과가 있다.

Claims (1)

  1. 일측("A")의 클럭이 각각의 모듈에 공급시 타측("B")의 클럭이 하이("H")가 되어 일측("A")의 클럭이 공급되고, 일측("A")의 클럭에서 타측("B")의 클럭으로 클럭절체시 일측("A")의 클럭이 하이("H")가 되고 타측("B")의 클럭을 공급하는 앤드게이트(100)와, 상기 엔드게이트(100)로부터 클럭신호가 공급됨에 따라 클럭절체 시간보다 긴 출력클럭을 생성하는 분주기(200)와, 상기 분주기(200)로부터 생성된 출력주파수를 공급받아 이에 비례하여 체배시켜 안정된 클럭신호를 생성하는 신디사이저(300)로 구성함을 특징으로 하는 신디사이저를 이용한 시스템클럭 생성회로.
KR1019980042611A 1998-10-12 1998-10-12 신디사이저를 이용한 시스템클럭 생성회로 KR20000025508A (ko)

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