KR20000020310A - 반도체소자제조방법 - Google Patents

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Abstract

금속콘택이 형성될 비트라인상의 ARC막을 전 공정에서 미리 제거함으로써 금속콘택 형성을 용이하게 하기 위하여 셀영역과 주변회로영역으로 구분된 반도체기판상에 제1층간절연막을 형성하는 단계와, 상기 제1층간절연막상에 도전층과 ARC막을 차례로 형성하고 소정 패턴으로 패터닝하는 단계, 기판 전면에 제2층간절연막을 형성하는 단계, 상기 제1 및 제2층간절연막을 선택적으로 식각하여 셀영역에는 커패시터 콘택을 형성하고, 주변회로영역에는 금속콘택을 동시에 형성하는 단계, 상기 커패시터콘택 및 금속콘택을 포함한 기판 전면에 커패시터 하부전극 형성용 폴리실리콘층과 커패시터 형성용 희생막을 차례로 형성하는 단계, 상기 커패시터 형성용 희생막과 폴리실리콘층을 이방성식각하여 셀영역에 커패시터 패턴을 형성함과 동시에 주변회로영역의 금속콘택 측면에 폴리실리콘 스페이서를 형성하는 단계, 상기 커패시터 형성용 희생막을 제거하고, 셀영역에 커패시터 유전막 및 커패시터 상부전극을 차례로 형성하여 커패시터를 완성하는 단계, 기판 전면에 제3층간절연막을 형성하는 단계 및 상기 주변회로영역의 제3층간절연막을 선택적으로 식각하여 상기 도전층을 노출시키는 금속콘택을 완성하는 단계를 포함하여 이루어지는 반도체소자 제조방법을 제공한다.

Description

반도체소자 제조방법
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 반도체소자의 금속콘택 형성방법에 관한 것이다.
도 1a 내지 도 1c를 참조하여 종래기술에 의한 반도체소자의 금속콘택 형성방법을 설명한다. 단, 비트라인 형성공정 이후부터 설명하기로 한다.
먼저, 도 1a를 참조하면, 셀영역(A)과 주변회로영역(B)으로 구분된 반도체기판(도시하지 않음)상에 제1층간절연막(1)을 형성하고, 이위에 비트라인형성용 도전층(2)과 비트라인 패터닝시 패턴 마스킹을 용이하게 하는 ARC(anti-reflective coating)막(3)을 차례로 형성한후, 이를 소정의 비트라인 패턴으로 패터닝하여 비트라인(2A,2B)을 형성한다.
이어서 도 1b에 도시된 바와 같이 기판 전면에 제2층간절연막(4)을 형성한 후, 셀영역(A)의 층간절연막들(1,4)을 선택적으로 식각하여 커패시터 콘택을 형성하고, 이 커패시터 콘택을 통해 기판 소정부분과 접속되는 커패시터를 형성한다. 이때, 커패시터는 커패시터 하부전극(6)과 커패시터 유전막(7) 및 커패시터 상부전극(8)으로 형성된다. 이어서 기판 전면에 제3층간절연막(10)을 형성한 후, 주변회로영역(B)상에 금속콘택 형성용 마스크패턴(10)을 형성한다.
다음에 도 1c에 도시된 바와 같이 상기 마스크패턴(10)을 마스크로 이용하여 주변회로영역(B)의 층간절연막들(9,4)을 선택적으로 식각하여 주변회로영역의 비트라인(2B)을 노출시키기 위한 금속콘택(20)을 형성한다.
상기한 종래기술의 경우, 도 1c에 도시된 바와 같이 비트라인에 금속콘택 형성시 비트라인상의 ARC막(3)이 폴리머의 발생으로 인해 제거하기가 어렵다. 따라서 제거되지 못한 이 ARC막으로 인해 소자 페일(fail)이 유발되게 된다.
본 발명은 상술한 문제점을 해결하기 위한 것으로, 금속콘택이 형성될 비트라인상의 ARC막을 전 공정에서 미리 제거함으로써 금속콘택 형성을 용이하게 하는 반도체소자의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c는 종래기술에 의한 반도체소자의 금속콘택 형성방법을 도시한 공정순서도,
도 2a 내지 도 2e는 본 발명에 의한 반도체소자의 금속콘택 형성방법을 도시한 공정순서도.
*도면의 주요부분에 대한 부호의 설명*
1 : 제1층간절연막 2A, 2B : 비트라인
3 : ARC막 4 : 제2층간절연막
11 : 커패시터콘택 및 금속콘택 형성용 마스크패턴
12 : 폴리실리콘층 12' : 폴리실리콘 스페이서
13 : 커패시터 형성용 희생막 14 : 커패시터 유전막
15 : 커패시터 상부전극 16 : 제3층간절연막
17 : 금속콘택 형성용 마스크패턴 20 : 금속콘택
30 : 커패시터패턴 형성용 마스크패턴
상기 목적을 달성하기 위한 본 발명의 반도체소자 제조방법은, 셀영역과 주변회로영역으로 구분된 반도체기판상에 형성된 제1층간절연막상에 도전층과 반사방지막을 차례로 형성하고 소정 패턴으로 패터닝하는 단계; 기판 전면에 제2층간절연막을 형성하는 단계; 상기 제1 및 제2층간절연막을 선택적으로 식각하여 셀영역에는 커패시터 콘택을 형성하고, 주변회로영역에는 금속콘택을 동시에 형성하는 단계; 상기 커패시터콘택 및 금속콘택을 포함한 기판 전면에 커패시터 하부전극 형성용 폴리실리콘층과 커패시터 형성용 희생막을 차례로 형성하는 단계; 상기 커패시터 형성용 희생막과 폴리실리콘층을 이방성식각하여 셀영역에 커패시터 패턴을 형성함과 동시에 주변회로영역의 금속콘택 측면에 폴리실리콘 스페이서를 형성하는 단계; 상기 커패시터 형성용 희생막을 제거하고, 셀영역에 커패시터 유전막 및 커패시터 상부전극을 차례로 형성하여 커패시터를 완성하는 단계; 기판 전면에 제3층간절연막을 형성하는 단계 및 상기 주변회로영역의 제3층간절연막을 선택적으로 식각하여 상기 도전층을 노출시키는 금속콘택을 완성하는 단계를 포함하여 구성된다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2e에 본 발명에 의한 반도체소자의 금속콘택 형성방법을 도시하였다.
먼저, 도 2a를 참조하면, 셀영역(A)과 주변회로영역(B)으로 구분된 반도체기판(도시하지 않음)상에 제1층간절연막(1)을 형성하고, 이위에 비트라인형성용 도전층(2)과 비트라인 패터닝시 패턴 마스킹을 용이하게 하는 ARC(anti-reflective coating)막(3)으로서 예컨대 질화막을 차례로 형성한후, 이를 소정의 비트라인 패턴으로 패터닝하여 비트라인(2A,2B)을 형성한다. 이어서 기판 전면에 제2층간절연막(4)으로서 예컨대 산화막을 형성한 후, 셀영역(A)상에 커패시터 콘택 형성용 마스크패턴(11)을 형성하는 바, 이때 주변회로영역(B)의 금속콘택도 동시에 정의할 수 있도록 마스크패턴(11)을 형성한다. 즉, 제2층간절연막(4)상에 감광막(11)을 도포하고 이를 선택적으로 노광 및 현상하여 셀영역(A)의 커패시터 콘택영역과 주변회로영역(B)의 금속콘택 영역을 동시에 오픈시키는 감광막패턴(11)을 형성한다.
이어서 도 2b를 참조하면, 상기 감광막패턴(11)을 마스크로 이용하여 층간절연막(1,4)을 선택적으로 식각하여 셀영역(A)에는 커패시터콘택을 형성하고, 주변회로영역(B)에는 금속콘택을 형성한다. 이때, 주변회로영역(B)의 비트라인(2B)상의 ARC막(3)이 일정두께 식각된다. 이어서 감광막패턴을 제거하고, 기판 전면에 커패시터 하부전극 형성용 도전층으로서, 예컨대 폴리실리콘(12)을 증착하고, 그 상부에 커패시터 형성용 희생막으로서 PSG산화막(13)을 형성한다.
다음에 도 2c를 참조하면, 상기 PSG산화막(13)상에 커패시터패턴 형성용 마스크패턴(30)을 형성한 후, 이를 마스크로 이용하여 PSG산화막(13)과 폴리실리콘층(12)을 이방성식각한다. 이때, 주변회로영역(B)에 형성된 금속콘택의 측면에 폴리실리콘 스페이서(12')가 형성되게 된다.
이어서 도 2d를 참조하면, 상기 마스크패턴(30)과 PSG산화막(13)을 제거한 후, 셀영역(A)에 통상의 실린더형 커패시터 제조공정을 통해 커패시터 하부전극(12)과 커패시터 유전막(14) 및 커패시터 상부전극(15)으로 이루어진 커패시터를 완성한다. 이어서 기판 전면에 제3층간절연막(16)을 형성하고, 주변회로영역(B)상에 금속콘택 형성용 마스크패턴(17)을 형성한다. 상기 제3층간절연막은 폴리실리콘과의 식각선택비가 높은 물질로 형성하는 것이 바람직하다.
다음에 도 2e를 참조하면, 상기 마스크패턴(17)을 이용하여 제3층간절연막(16)을 식각하여 주변회로영역(B)의 비트라인(2B)을 노출시키는 금속콘택(20)을 완성한다.
상기와 같이 진행되는 본 발명의 반도체소자 제조공정에 있어서, 금속콘택 식각시 커패시터콘택 형성시 폴리실리콘 스페이서(12')가 형성되어 있으므로 금속콘택 오정렬시에도 폴리실리콘과 층간절연막의 높은 식각선택비로 인해 자기정렬이 가능하다. 또한, 종래에는 ARC막이 금속콘택 식각시 제거되지 않는 문제가 발생하였으나, 본 발명에서는 커패시터패턴 식각공정시(도 2c참조) 셀영역의 층간절연막들(1,4)이 식각되는 동안 주변회로영역이 과도식각되어 주변회로영역의 ARC막이 제거되게 된다. 또한, 주변회로영역상의 ARC막은 커패시터콘택 형성을 위한 식각시(도 2b), 커패시터패턴 형성을 위한 식각시(도 2c), 그리고 금속콘택 형성을 위한 식각시(도 2e) 모두 식각에 노출되므로 완전히 제거되게 된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명에 의하면, 반도체소자 제조공정중 금속콘택 식각시 비트라인상의 ARC막이 완전히 제거되지 않음으로써 발생할 수 있는 소자 페일을 방지할 수 있고, 금속콘택 식각시 오정렬을 폴리실리콘 스페이서를 이용하여 해결할 수 있다.

Claims (6)

  1. 셀영역과 주변회로영역으로 구분된 반도체기판상에 형성된 제1층간절연막상에 도전층과 반사방지막을 차례로 형성하고 소정 패턴으로 패터닝하는 단계;
    기판 전면에 제2층간절연막을 형성하는 단계;
    상기 제1 및 제2층간절연막을 선택적으로 식각하여 셀영역에는 커패시터 콘택을 형성하고, 주변회로영역에는 금속콘택을 동시에 형성하는 단계;
    상기 커패시터콘택 및 금속콘택을 포함한 기판 전면에 커패시터 하부전극 형성용 폴리실리콘층과 커패시터 형성용 희생막을 차례로 형성하는 단계;
    상기 커패시터 형성용 희생막과 폴리실리콘층을 이방성식각하여 셀영역에 커패시터 패턴을 형성함과 동시에 주변회로영역의 금속콘택 측면에 폴리실리콘 스페이서를 형성하는 단계;
    상기 커패시터 형성용 희생막을 제거하고, 셀영역에 커패시터 유전막 및 커패시터 상부전극을 차례로 형성하여 커패시터를 완성하는 단계;
    기판 전면에 제3층간절연막을 형성하는 단계; 및
    상기 주변회로영역의 제3층간절연막을 선택적으로 식각하여 상기 도전층을 노출시키는 금속콘택을 완성하는 단계;
    를 포함하는 반도체소자 제조방법.
  2. 제1항에 있어서,
    상기 제1 및 제2층간절연막을 선택적으로 식각하여 셀영역과 주변회로영역에 에 커패시터콘택 및 금속콘택을 각각 형성하는 단계에서 셀영역의 제1 및 제2층간절연막들이 식각되는 동안 주변회로영역이 과도식각되어 주변회로영역의 상기 도전층상의 반사방지막이 일정두께 제거되는 반도체소자 제조방법.
  3. 제1항에 있어서,
    상기 셀영역에 커패시터 패턴을 형성함과 동시에 주변회로영역의 금속콘택 측면에 폴리실리콘 스페이서를 형성하는 단계에서 상기 주변회로영역의 도전층상의 상기 반사방지막이 제거되는 반도체소자 제조방법.
  4. 제1항에 있어서,
    상기 주변회로영역에 상기 도전층을 노출시키는 금속콘택을 완성하는 단계에서 도전층상의 상기 반사방지막이 완전히 제거되는 반도체소자 제조방법.
  5. 제1항에 있어서,
    상기 제3층간절연막을 상기 폴리실리콘층과 식각선택비가 높은 물질로 형성하는 반도체소자 제조방법.
  6. 제1항에 있어서,
    상기 도전층이 비트라인인 반도체소자 제조방법.
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