KR20000016383A - 탄화실리콘 금속-절연체 반도체 전계효과 트랜지스터 - Google Patents

탄화실리콘 금속-절연체 반도체 전계효과 트랜지스터 Download PDF

Info

Publication number
KR20000016383A
KR20000016383A KR1019980709957A KR19980709957A KR20000016383A KR 20000016383 A KR20000016383 A KR 20000016383A KR 1019980709957 A KR1019980709957 A KR 1019980709957A KR 19980709957 A KR19980709957 A KR 19980709957A KR 20000016383 A KR20000016383 A KR 20000016383A
Authority
KR
South Korea
Prior art keywords
silicon carbide
epitaxial layer
trench
layer
conductive
Prior art date
Application number
KR1019980709957A
Other languages
English (en)
Other versions
KR100339794B1 (ko
Inventor
랜비어 사인
존 더블유. 팔무어
Original Assignee
크리 리서치, 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 크리 리서치, 인코포레이티드 filed Critical 크리 리서치, 인코포레이티드
Publication of KR20000016383A publication Critical patent/KR20000016383A/ko
Application granted granted Critical
Publication of KR100339794B1 publication Critical patent/KR100339794B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Thin Film Transistor (AREA)
  • Bipolar Transistors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

탄화실리콘 금속-절연체-반도체 전계 효과 트랜지스터는 u자형의 게이트 트랜지스터와 n형 탄화실리콘 표동층을 구비한다. 게이트 트렌치의 모퉁이에서 전계 밀집을 방지하기 위하여, p형영역은 탄화실리콘 표동층내에 형성되고, u자형의 게이트 트렌치의 저부아래로 확장된다. 금속-절연체 반도체 트랜지스터의 단위셀은 n도전형 탄화실리콘의 벌크 단결정 탄화실리콘 기판을 갖는다. n도전형 탄화실리콘의 제1 에피택셜층과 제1 에피택셜층위에 형성된 p도전형 탄화실리콘의 제2 에피택셜층을 구비한다. 제1 트렌치는 제2 에피택셜층을 통과하여 아랫방향으로 확장되고, 제1 에피택셜층내로 확장되어 형성된다. 제1 트렌치에 인접한 제2 트렌치는 또한 제2 에피택셜층을 통과하여 아랫방향으로 확장되고 제1 에피택셜층내로 확장되어 형성된다. n도전형 탄화실리콘 영역은 제1 및 제2 트렌치사이에 형성되고, 제2 에피택셜층의 반대편에 상부표면을 갖는다. 제1 트렌치의 저부위에 형성된 게이트 절연층의 상부표면이 제2 에피택셜층의 하부표면아래에 있는 제1 트렌치내에 절연층이 형성된다. p도전형 탄화실리콘 영역은 제2 트렌치 아래의 제1 에피택셜층내에 형성된다. 게이트 및 소오스 콘택은 제1 및 제2 트렌치내에 각각 형성된다. 그리고, 드레인 콘택은 기판위에 형성된다. 형성된 트랜지스터가 금속-산화물 전계효과 트랜지스터가 되도록 하기 위하여, 게이트 절연층은 산화물인 것이 바람직하다.

Description

탄화실리콘 금속-절연체 반도체 전계효과 트랜지스터
고속 및 고전력 소자들의 수요가 증가함에 따라, 더 빠른 스위칭 속도와 더 높은 전류 전송 능력과 증가된 순방향 차단 항복전압들을 갖는 소자들에 대한 필요성이 또한 증가되고 있다. 모터 및 발전기의 제어를 위한 전력 모듈, 조명 조절을 위한 전자 안정기, 산업 로봇들, 전시 구동기들, 자동 점화 및 자동화 제어와 같은 응용들은 모두 고전력 및 고속 트랜지스터들이 유용할 것이다. 불행하게도, 항복전압의 한계는 최근의 유용한 실리콘 금속-산화물 전계 효과 트랜지스터들의 유용성을 감소시키고 있다.
고전압 및 고전력 응용에 유용한 소자의 하나는 유모스펫(UMOSFET)으로 알려진 소자이다. 도 1에 도시된 바와 같이, UMOSFET은 게이트가 U자형의 홈안에 형성되어 있는 금속-산화물 반도체 전계 효과 트랜지스터이다. UMOSFET에 있어서, 게이트 홈은 홈안에 형성된 산화물층(12)과 함께 형성된다. 다음, 게이트 물질(13), 예컨대 도핑된 폴리실리콘은, 게이트 콘택을 만들기 위하여 홈안의 산화물층위에 형성된다. UMOSFET은 또한 소스 콘택(14) 및 드레인 콘택(15)을 가진다. p형의 베이스 영역(16)은 n형의 표동영역(18)으로부터 n+ 소오스 영역(17)을 분리시킨다. 온(on) 상태의 동작에 있어서, 전도 경로는 n+ 소오스 영역(17)과 n 표동영역(18)사이에 형성된다. 게이트에 양의 전압이 인가될 때, 게이트 홈의 측벽을 따라 베이스 영역(16)내에 형성되는 반전층에 의해 이러한 전도경로가 형성된다. 반전층의 형성으로 인하여 드레인(15)로부터 n+ 기판(11), n 표동영역(18) 및 p 베이스층(16)을 통과하여 n+ 영역(17) 및 소오스(14)로 전류가 흐르게 된다. 탄화실리콘에 형성되는 UMOSFET은 미국특허 번호 5,506,421에 기술된다.
UMOSFET에 있어서, 오프(off)상태 또는 "순방향 차단 모드"는 소오스에 대한 게이트 전압이 MOSFET의 문턱전압 아래로 감소될 때 발생한다. 순방향 차단 모드에서는, 반전층이 채널내에 형성되지 않으며, 증가된 소오스에 대한 드레인 전압은 소자에 의해 유지된다. 게이트 홈이 p베이스 / n 표동영역의 접합의 모서리를 지나서까지 확장되기 때문에, 고전계가 게이트 홈(10)의 모퉁이에 발생할 수 있다. 홈(10)의 모퉁이에서의 전계의 증가는 "전계 밀집(field crowding)"으로 알려져 있고, 그 결과 게이트 홈의 모퉁이 영역에 의해 견딜 수 있는 차단 전압이 비례적이지 않게 된다. 따라서, 모퉁이(10)에서의 항복은 이러한 고전계 영역의 산화물 항복 때문에 반도체의 벌크에서의 항복보다 먼저 발생할 수 있다. 그러므로, UMOSFET의 경우, 순방향 차단 모드에서의 항복전압은 소자의 구조적 특징들 때문에 벌크 반도체 항복 전압보다 작을 수 있다. 이는 소자의 설계된 순방향 차단전압을 감소시키고자 할 때 매우 바람직하지 못하며, 소자의 항복전압 능력을 예상하지 못하게 한다.
본 발명은 금속-절연체 반도체 소자들에 관한 것으로, 더욱 상세하게는 탄화실리콘내에 형성되는 금속-절연체 반도체 소자들에 관한 것이다. 본 발명은 특히 금속-산화물 반도체 소자들에 관한 것이다.
도 1은 UMOSFET의 단면도이다.
도 2는 본 발명에 의한 FET의 단위셀의 단면도이다.
도 2a는 본 발명에 의한 FET의 단위셀의 선택적인 실시예의 단면도이다.
도 3은 본 발명에 의한 FET의 단면도이다.
도 4는 도 2의 단위셀을 이용한 FET의 단면도이다.
도 5는 본 발명의 FET의 선택적인 실시예의 단위셀의 단면도이다.
도 5a는 본 발명의 FET의 다른 선택적인 실시예의 단위셀의 단면도이다.
도 6은 본 발명의 FET의 선택적인 실시예의 단면도이다.
도 7은 도 5의 단위셀을 이용한 FET의 단면도이다.
앞서 언급한 것에 의하여, 본 발명의 목적은 벌크 반도체 항복전압과 거의 근사한 순방향 차단 모드의 항복전압을 갖는 MOSFET을 제공하는 것이다. 본 발명의 다른 목적은 온(on) 상태의 저항이 감소되고 순방향 차단 모드 항복전압이 증가된 MOSFET을 제공하는 것이다. 본 발명의 다른 목적은 탄화 실리콘을 이용하여 제조될 수 있는 상기의 소자를 제공하는 것이다.
본 발명은 증가된 순방향 차단 모드 항복전압을 갖는 탄화 실리콘 금속-절연체 반도체 전계효과 트랜지스터를 제공한다. 증가된 순방향 차단 모드 항복전압은 u자형의 게이트 트렌치와 n형의 탄화실리콘 표동층을 갖는 탄화실리콘 금속-절연체 반도체 전계 효과 트랜지스터에 제공된다. p형 영역은 탄화실리콘 표동층내에 형성되고, u자형의 게이트 트렌치의 저부면 아래로 확장되어, 게이트 트렌치의 모퉁이에서의 전계 밀집을 방지한다. 이러한 트랜지스터는 또한 탄화실리콘 표동층위에 형성되는 p형의 탄화실리콘 베이스층을 갖는다. p형의 탄화실리콘 베이스층은 베이스층의 뒷면 공핍(back depletion)을 방지하면서 트랜지스터의 온(on) 상태 저항을 감소하기 위하여 선택된 캐리어 농도 및/또는 두께를 갖는다. 본 발명의 특정한 실시예에 있어서, p형 탄화실리콘 베이스층은 높은 순방향 차단전압들하에서 베이스층의 뒷면 공핍을 방지하기 위하여 충분한 두께를 가지며, 탄화실리콘 표동층내에 형성된 p형 탄화실리콘 영역들을 갖지 않는 상응하는 탄화실리콘 전계효과 트랜지스터에서의 뒷면 공핍을 방지하기 위하여 필요한 두께보다 적은 두께를 갖는다.
본 발명의 다른 실시예에 있어서, 트랜지스터는 n 도전형 탄화 실리콘의 벌크 단결정 탄화실리콘 기판을 갖는 금속-절연체 반도체 트랜지스터의 단위셀에 의해 제공된다. n도전형 탄화실리콘의 제1 에피택셜층은 기판의 상부표면에 형성된다. 더 나아가서, 기판의 캐리어 농도는 제1 에피택셜층의 캐리어 농도보다 높다. p도전형 탄화실리콘의 제2 에피택셜층은 제1 에피택셜층위에 형성된다.
제1 트렌치는 제2 에피택셜층을 통과하여 아래로 확장되고 제1 에피택셜층내로 확장되어 형성된다. 제1 트렌치에 인접한 제2 트렌치는 또한 제2 에피택셜층을 통과하여 아랫방향으로 확장되고 제1 에피택셜층내로 확장되어 형성된다. n도전형의 영역들은 제1 트렌치와 제2 트렌치사이에 형성되고 제2 에피택셜층에 인접하여 형성된다. n도전형의 영역들은 제1 및 제2 에피택셜층들보다 높은 캐리어 농도를 갖는다. n형의 영역들은 또한 제2 에피택셜층의 맞은편에 상부표면을 갖는다. 이러한 n형의 영역들은 이온주입되거나, 또는 제2 에피택셜층위에 형성되는 제3 에피택셜층일 수 있다.
게이트 절연층을 만들기 위하여, 절연층, 바람직하게는 이산화 실리콘층은, 제1 트렌치의 측벽들과 저부면위에 형성되고, 제1 및 제2 트렌치사이의 n도전형 영역들의 상부표면위로 확장된다. 제1 트렌치의 저부면위에 형성되는 게이트 절연층의 상부표면은 제2 에피택셜층의 하부표면아래에 있다. 또한, p도전형 탄화실리콘의 영역은 제2 트렌치아래의 제1 에피택셜층내에 형성된다. 이러한 p도전형 탄화실리콘 영역은 제2 에피택셜층보다 높은 캐리어 농도를 갖는다.
오믹 콘택들은 드레인 콘택을 형성하기 위하여 기판의 하부표면위에 형성되고, 소오스 콘택을 형성하기 위하여 제2 트렌치의 측벽과 저부면위에 형성되고 제1 및 제2트렌치 사이의 n도전형 영역들의 상부표면위로 확장된다. 또한, 게이트 콘택을 형성하기 위하여 전도층이 제1 트렌치내에 형성된다.
이러한 트랜지스터는 종래의 탄화실리콘 트랜지스터들보다 많은 장점들을 갖는다. 이러한 장점들 중에는 게이트 산화막의 모퉁이에서의 전계 밀집을 감소시킨 결과로서 발생되는 순방향 차단 모드 항복전압의 증가도 포함된다. 이러한 전계 밀집의 감소는 산화막-n접합보다 공핍영역의 더 넓은 부분을 공유하는 p-n접합 및 그에 따르는 전계에 의해 발생한다. 전계밀집의 감소는 특히 더 높은 온도와 더 높은 전압에서 동작할 수 있는 탄화실리콘 소자들에 있어서 더욱 중요하다. 왜냐하면, 게이트 산화막이 높은 온도에서 실패할 여지가 더욱 많기 때문이다.
또한, 소오스 콘택이 p형 게이트층에 비하여 넓은 콘택영역을 갖고, 더 나은 오믹 콘택이 게이트층과 p형 이온주입영역들에 형성되기 때문에, 본 발명에 따른 트랜지스터는 매우 안정된 문턱전압을 나타낼 것이 기대된다. 이러한 특징들의 결과로서, 소자의 기생 NPN 트랜지스터에서의 이득 감소가 예상된다. 이러한 특징들은 모든 동작 온도에서 매우 신뢰성 있는 MOSFET을 만들게 된다. 소오스 트렌치에 형성되는 소오스 콘택은 또한 소오스 금속 콘택의 면적을 증가하게 되어, 소자에 대하여 낮은 온 상태 저항을 제공할 수 있다.
또한, p형 이온주입영역들을 도입함으로써, p형 베이스층의 뒷면 공핍은 p형 에피택셜층의 도핑의 감소에 의하여 방지할 수 있다. 또는, 더욱 중요하게는 더 얇은 p형 베이스층이 주어진 순방향 차단 전압에서 형성될 수 있다. 낮은 도핑 농도 및/또는 얇은 베이스층은 소자의 문턱전압을 감소시키고 순방향 전도상태동안의 온 저항을 감소시킨다. 저항의 주요성분이 주로 높은 반전층 저항(낮은 채널 이동도)이기 때문에 이러한 낮은 온 상태의 저항이 발생한다. 에피택셜층의 두께의 감소에 의해, 이 저항은 여기에 상응하여 감소된다. 선택적으로, 도핑을 감소시킴에 의해 MOS 구조의 게이트아래에 있는 강반전이 가능하다.
선택적인 실시예에 있어서, 금속 산화물 반도체 트랜지스터의 단위셀은 제2 트렌치를 구비하지 않는다. 대신, p도전형 영역이 제2 에피택셜층의 성장전에 제1 에피택셜층내에 형성된다. 이 실시예에 있어서, n도전형 영역들은 p도전형 제2 에피택셜층내에 형성된 n도전형 탄화실리콘의 이온주입영역들이다. 이러한 n도전형의 이온주입영역들을 형성하여, p형 에피택셜층과 소오스 콘택사이의 콘택이 p형 에피택셜층의 표동을 방지하게 한다.
이 선택적인 구조의 장점은 단위셀들이 더욱 조밀하게 조립될 수 있는 것이다. 왜냐하면, 셀들에 두 개의 트렌치가 형성될 필요가 없기 때문이다. 따라서, 서로 인접한 2개의 트렌치를 식각하는 제조상의 한계가 단위셀들의 간격에 대한 한정요소가 아니다. 더군다나, 만약 단위셀들의 간격이 더욱 가깝다면, 제1 에피택셜층내에 있는 p형 이온주입영역의 크기는 감소될 수 있다. 이 p형 영역은 소자의 온 상태동작에 기여하지 않고 단지 순방향 차단 모드에서만 작용하기 때문에, 크기면에서의 감소는 바람직하다.
실리콘 소자에서 게이트 트렌치의 모퉁이에서 발생하는 전계 밀집을 감소하기 위한 시도들이 만들어지지만, 이러한 기술들이 제조상의 한계점들 때문에 탄화실리콘에 사용될 수 없다. 예를 들면, 실리콘 소자에 있어서의 한가지 시도는 부루시아 등(Bulucea et al.)에게 등록된 미국 특허 번호 5,072,266에 나타난다. Bulucea et al.의 참증은 실질적으로 평면 실리콘 p 층의 중심부분에 p+를 이온주입하여 트렌치 저부 아래에 일부 배치되고 두 개의 게이트 트렌치들 사이에 배치되는 깊은 몸체 접합(deep body junction)을 형성하는 것을 기술한다. 이 깊은 레벨의 주입은 깊은 레벨 이온 주입에 의해 형성된다. 그런데, Bulucea et al.의 참증에 도시된 기술들은 탄화실리콘에 사용하면 동작하지 않는다. 왜냐하면, 탄화실리콘에서 깊은 레벨로 확산하는 것이 어렵기 때문이다. 그런데, 앞서 설명한 바와 같이, 본 발명은 탄화실리콘의 제조 기술상의 한계에도 불구하고 순방향 차단 모드 항복 전압이 증가된 탄화실리콘 전계효과 트랜지스터를 형성한다.
앞서 설명하거나 설명되지 않은 본 발명의 목적들, 장점들 및 특징들, 그리고 상기와 같은 것들이 성취될 수 있는 방법은 아래의 본 발명에 대한 상세한 설명 및 여기에 수반되는 도면에서의 고려사항에서 더욱 분명해질 것이다. 이들은 바람직하고 모범적인 실시예들을 도시한다.
본 발명은 발명의 바람직한 실시예들을 도시하기 위해 수반되는 도면들을 참조하여 이하 더욱 상세하게 설명할 것이다. 그런데, 본 발명은 다른 여러 가지 형태로 구체화될 수 있으며, 여기에서 설명하는 실시예들에 한정되어 해석되어서는 안된다. 오히려, 본 발명의 개시를 완전하게 하고 당업자들에게 발명의 범위를 완전하게 전달하기 위하여 이러한 실시예들이 제공된다. 동일한 참조부호는 동일부재를 언급한다.
도 2는 본 발명의 일 실시예를 도시한다. 도 2에 도시된 바와 같이, 금속-절연체 반도체 트랜지스터의 단위셀은 n도전형의 탄화실리콘의 벌크 단결정 탄화실리콘 기판(20)을 갖는다. 기판(20)은 상부표면과 상부표면의 반대편에 있는 하부표면을 갖는다. n도전형 탄화실리콘의 제1 에피택셜층(21)은 기판(20)의 상부표면위에 형성된다. 기판(20)의 캐리어 농도는 제1 에피택셜층(21)의 캐리어 농도보다 높다. 따라서, 기판은 n+ 기판으로서 언급될 수 있다. 또한, n도전형의 탄화실리콘 완충층이 기판과 제1 에피택셜층사이에 첨가될 수 있다. 이러한 선택적인 n+층은 도 2a에서 층(24)로 도시된다.
제2 에피택셜층(22)은 제1 에피택셜층(21)위에 형성된다. 제2 에피택셜층(22)은 p도전형의 탄화실리콘이다. n+도전형 탄화실리콘의 영역들(23)이 제2 에피택셜층(22)위에 형성된다. 이러한 영역들(23)은 제3 에피택셜층으로서 형성될 수 있거나, 제2 에피택셜층(22)의 내부로 이온주입함으로써 형성될 수 있다. 그런데, 영역들(23)이 형성될 때, 최소한 게이트 트렌치(25)와 소오스 트렌치(27)의 사이에 형성되어야 한다. 그러나, 도 2 및 도 2a에 도시된 바와 같이, 이 영역들(23)은 제2 에피택셜층(22)의 전체 표면위로 확장될 수 있다.
도 2 및 도 2a에 도시된 단위셀은 게이트 트렌치(25)를 또한 구비한다. 게이트 트렌치(25)는 트렌치를 형성함에 의해 형성되는데, 이 트렌치는 n+영역들(23) 및 제2 에피택셜층(22)을 통과하여 아랫방향으로 확장되고 제1 에피택셜층(21)내로 확장된다. 따라서, 게이트 트렌치(25)는 측벽들과 저부를 갖는다. 절연층(26)은 산화층인 것이 바람직하며, 게이트 트렌치의 측벽들과 저부위에 형성되고 n+ 영역들(23)의 상부표면위로 확장된다. 이러한 절연층(26)은 이산화실리콘과 같은 산화층인 것이 바람직하지만, 질화실리콘, 질화알루미늄 또는 당업계에서 알려진 다른 절연물질들과 같은 물질들로 또한 이루어질 수도 있다. 게이트 트렌치(25)의 폭과 깊이는 소자의 원하는 전기적특성들에 의존한다. 본 발명에서는 약 0.1㎛ - 약 50㎛의 폭이 사용될 수 있다. 게이트 트렌치(25)의 저부위에 형성된 절연체/산화층(26)의 상부표면이 제2 에피택셜층(22)과 제1 에피택셜층(21)의 사이의 경계면아래에 있도록 하기 위하여, 게이트 트렌치의 깊이는 충분히 깊어야 한다.
제2 트렌치는 또한 도 2의 단위셀내에 형성된다. 이러한 소오스 트렌치(27)는 게이트 트렌치(25)에 인접하고, n+영역들(23)과 제2 에피택셜층(22)을 지나서 아랫방향으로 확장되고 제1 에피택셜층(21)내로 확장된다. 소오스 트렌치(27)의 폭과 깊이는 또한 소자의 특성들에 의존한다. 본 발명에서는 약 0.1㎛ - 약 50㎛의 폭이 사용될 수 있다. 게다가, 제1 에피택셜층(21)내에 형성되는 p+영역(30)을 적절한 위치에 두기 위하여 소오스 트렌치(27)의 깊이는 충분히 깊어야 한다. 또한, 트랜지스터가 순방향 차단모드에서 동작할 때 전계 밀집을 방지하기 위하여, 소오스 트렌치(27)의 깊이는 트렌치(25)의 아래 모퉁이에 인접하여야 한다.
앞서 간략히 설명한 바와 같이, 도 2 및 도 2a의 단위셀은 또한 제1 에피택셜층(21)내의 소오스 트렌치(27)의 아래에 형성된 p도전형의 탄화실리콘 영역(30)을 포함한다. p도전형의 탄화실리콘 영역(30)은 제2 에피택셜층(22)보다 높은 캐리어 농도를 갖는다. 도 2 및 도 2a에 도시된 바와 같이, p도전형의 탄화실리콘 영역(30)은 게이트 트렌치(25)의 저부면 아래로 확장된다.
드레인 콘택(32)을 형성하기 위하여, 오믹 콘택이 기판(20)의 하부표면위에 형성된다. 또한, 오믹 콘택은 소오스 트렌치(27)의 측벽들과 저부면의 위에 형성되며, 소오스 트렌치(27)와 게이트 트렌치(25)사이의 n+영역들(23)의 상부표면위로 확장된다. 소오스 트렌치(27)내에 형성되는 오믹 콘택은 도 2 및 도 2a의 단위셀의 소오스 콘택을 제공한다. 게이트 콘택(36)을 제공하기 위하여, 전도층이 게이트 트렌치(25)내의 절연층(26)위에 또한 형성된다.
도 3은 단일의 금속-산화물-반도체 전계 효과 트랜지스터로서 형성된 본 발명의 일 실시예를 도시한다. 도 3은 전체 소자를 제조하기 위하여 사용되는 도 2 또는 도 2a의 단위셀의 1.5배를 도시한다. 도 3에 도시된 바와 같이, 트랜지스터는 도 2 또는 도 2a의 기판(20), 제1 에피택셜층(21), 제2 에피택셜층(22), 및 n+영역들(23)을 구비한다. 그런데, 도 3의 트랜지스터는 게이트(25)에 인접한 제2 소오스 트렌치(27B)를 포함한다. 따라서, 2개의 소오스 트렌치들(27A 및 27B)은 게이트 트렌치(25)를 둘러싼다. 두 개의 소오스 트렌치(27A 및 27B)를 갖는 것 뿐만 아니라, 도 3의 트랜지스터는 트렌치(27A 및 27B)의 저부면에 형성된 두 개의 p도전형 영역들(30A 및 30B)를 구비한다. 따라서, 영역들(30A 및 30B)은 제1 에피택셜층(21)내에 형성된다. p도전형 영역들(30A 및 30B)은 게이트 트렌치(25)의 저부면을 지나서까지 확장된다.
도 3의 트랜지스터는 또한 소오스트렌치(27A 및 27B)내에 형성된 오믹 콘택들을 포함한다. 트렌치(27A)내에 형성된 오믹 콘택(34A)는 트렌치(27B)내에 형성된 오믹콘택(34B)와 전기적으로 연결된다. 두개의 오믹 콘택들(34A 및 34B)은 둘다 트렌치(27A 및 27B)의 측벽들과 저부면과 접촉되며, n+영역들(23)의 상부표면의 위로 확장되며, 게이트 트렌치(25)를 향하여 확장된다.
도 4는 도 2 또는 도 2a의 단위셀들을 복수개 갖는 본 발명에 따른 트랜지스터를 도시한다. 도 4의 트랜지스터는 두 개의 단위셀들과 종단 소스 트렌치(terminating source trench)를 구비한다. 도 4에 도시된 바와같이, 복수개의 게이트 트렌치(25A 및 25B)를 형성한다. 복수개의 소오스 트렌치들(27C, 27D 및 27E)는 상기 트렌치들과 인접한다. 소오스 트렌치(27E)는 패턴 종단 트렌치로서 역할을 하여, 게이트트렌치(25B)는 소오스 트렌치(27D 및 27E)에 의해 둘러싸인다. 당업자들에 의해 이해될 수 있는 것과 같이, 본 발명에 따른 트랜지스터를 만들기 위하여, 도 2 및 도 2a의 단위셀들이 많이 결합될 수 있다. 그런데, 제1 에피택셜층(21)내에 형성된 p도전형 영역들이, 이들은 도 4에 30C, 30D 및 30E로서 도시되어 있는데, 이 게이트 트렌치들의 양쪽에 형성될 수 있도록 하기 위하여, 각각의 게이트 트렌치들은 게이트 트렌치의 양쪽에 소오스 트렌치를 갖는 것이 바람직하다.
도 4의 트랜지스터는 또한 제1 에피택셜층(21)내에 영역들(30C, 30D 및 30E)를 만들기 위하여, 소오스 트렌치들(27C, 27D 및 27E)의 저부에 형성된 p도전형 영역들을 복수개 구비한다. 또한, 오믹 콘택들(34C, 34D 및 34E)은 소오스 트렌치들(27C, 27D 및 27E)내에 형성된다. 소오스 콘택들(34C, 34D 및 34E)은 전기적으로 연결된다. 마찬가지로, 게이트 콘택들(36A 및 36B)은 게이트 트렌치(25A 및 25B)내에 형성되고, 전기적으로 연결된다. 도 3의 트랜지스터 및 도 2 및 도 2a의 단위셀들에 관하여 기술된 바와 같이, 드레인 콘택(32)은 기판(20)의 하부표면위에 형성된다.
도 5는 본 발명의 선택적인 실시예의 단위셀을 도시한다. 도 5에 도시된 바와 같이, n형의 탄화실리콘의 기판(20)은 상부표면과 하부표면을 갖는다. 기판(20)은 기판(20)의 상부표면위에 형성된 n도전형 탄화실리콘의 제1 에피택셜층(21)을 구비한다. 기판(20)은 제1 에피택셜층(21)의 캐리어 농도보다 높은 캐리어 농도를 갖는다. p도전형 탄화실리콘의 제2 에피택셜층(22)은 제1 에피택셜층(21)위에 형성된다. 게다가, n형 탄화실리콘 완충층은 기판과 제1 에피택셜층사이에 첨가될 수 있다. 이러한 선택적인 n+층은 도 5a에서 층 24로 나타난다.
게이트 트렌치(25)는 제2 에피택셜층(22)을 지나서 제1 에피택셜층(21)내부로 선택적 식각함에 의해 형성된다. 도 2의 단위셀과 같이, 게이트 트렌치(25)는 원하는 트랜지스터의 전기적 특성들에 기초하여 선택된 폭과 깊이를 갖는다. 그런데, 게이트 트렌치(25)의 저부에 형성된 층(26)의 상부표면이 제2 에피택셜층(22)와 제1 에피택셜층(21) 사이의 계면아래에 있도록 하기 위하여, 절연층(26), 바람직하게는 산화층이 게이트 트렌치(25)의 측벽들과 저부면위에 형성되도록 게이트 트렌치(25)는 충분한 깊이로 확장되어야 한다. 앞서 설명한 바와 같이, 게이트 절연층은 이산화실리콘인 것이 바람직하며, 따라서 본 발명의 FET는 MOSFET으로 만든다. 하지만, 다른 물질이 사용될 수도 있다.
n도전형 탄화실리콘 영역들(28)은 게이트 트렌치(25)에 인접한 제2 에피택셜층(22)내에 형성되어, 제2 에피택셜층(22)의 상부표면으로 확장된다. 게이트 절연층(26) 옆에 있는 p도전층(22)내에 형성된 반전영역은 n도전형 탄화실리콘 영역(28)을 n형 에피택셜층(21)에 연결되도록, n도전형 탄화실리콘 영역(28)을 배치한다. 이러한 n도전형 탄화실리콘 영역들(28)은 제1 및 제2 에피택셜층(21 및 22)에 나타나는 것보다 높은 캐리어 농도를 갖는다.
도 5 및 도 5a에 도시된 바와 같이, 게이트 트렌치(25)내에 형성된 게이트 절연층(26)은 n도전형 영역들(28)이 형성되어 있는 제2 에피택셜층(22)의 상부표면위로 확장된다. 따라서, 게이트 절연층(26)의 어떤 영역은 제2 에피택셜층(22)내에 형성된 n도전형의 탄화실리콘위로 확장된다.
n도전형 영역들(28)과 접해 있는 게이트 절연층(26)외에 또, 오믹 소오스 콘택(38)이 형성되는데, 이 콘택은 제2 에피택셜층(22)의 상부표면위에 형성된다. 이는 제2 에피택셜층(22)의 p도전형 탄화실리콘 및 제2 에피택셜층(22)내에 형성된 n+영역들에 서로 접촉되도록 하기 위한 것이다. 도 5 및 도 5a에 도시된 바와 같이, 에피택셜층(22)에 대한 오믹 콘택을 향상시키기 위하여, 선택적인 p+영역(29)은 소오스 콘택(29)아래에 형성될 수 있다. 게이트 콘택(36)은 게이트 트렌치(25)내부에 형성되고, 오믹 드레인 콘택(32)는 기판(20)의 하부 표면위에 형성된다.
도 5 및 도 5a에 도시된 바와 같이, p도전형 탄화실리콘 영역(31)은 소오스 콘택(38)아래의 제1 에피택셜층(21)내에 형성된다. p도전형 탄화실리콘 영역(31)은 제2 에피택셜층(22)에 나타나는 것보다 높은 캐리어 농도를 가지며, 게이트 트렌치(25)에 인접하여 형성된다. p도전형 탄화실리콘 영역(31)은 게이트 트렌치(25)의 저부면 아래로 확장하여 형성할 수 있다.
도 2 및 도 2a의 단위셀과 같이, 도 5 및 도 5a의 단위셀은 또한 도 6에 도시된 것과 같이 단일 셀 트랜지스터에 합체되거나 도 7에 도시된 것과 같이 다중 셀 트랜지스터에 합체될 수 있다. 도 7에 도시된 다중 셀 트랜지스터는 도 5 및 도 5a의 복수개의 단위셀들로 이루어진다.
도 6은 단일 단위셀 구조를 갖는 본 발명에 따른 트랜지스터를 도시한다. 도6에 도시된 바와 같이, n도전형 탄화실리콘의 벌크 단결정 탄화실리콘 기판(20)은 상부표면 및 하부표면을 갖는다. n도전형 탄화실리콘의 제1 에피택셜층(21)은 기판(20)의 상부표면위에 형성되거나, 선택적인 완충층(24)위에 형성된다. 기판(20)은 제1 에피택셜층(21)보다 높은 캐리어 농도를 갖는다. p도전형 탄화실리콘의 제2 에피택셜층(22)은 제1 에피택셜층(21)위에 형성되고, 트렌치(25)는 제2 에피택셜층(22)을 지나서 제1 에피택셜층(21) 내부까지 형성된다. 트렌치(25)는 절연층(26)에 의해 덮이는 측벽들과 저부를 갖는다.
n도전형의 탄화실리콘 영역들(28)은 제2 에피택셜층(22)내에 형성된다. 이러한 영역들은 제2 에피택셜층(22)의 상부표면에서 시작하여 에피택셜층내의 아랫방향으로 확장된다. 게이트 절연층에 접해 있는 p도전형 탄화실리콘에 형성되어 있는 반전영역이 n+영역(28)을 n형 에피택셜층(21)에 연결하도록, 게이트 트렌치(25)는 n도전형 영역들(28)에 인접하게 형성한다.
절연층(26)은 게이트 트렌치(25)에 형성되고, 트렌치의 측벽들과 저부면 위에 형성된다. 그리고, 절연층(26)은 n도전형영역들(28)과 접촉되도록 하기 위하여 제2 에피택셜층(22)의 상부표면위로 확장한다. 트렌치(25)의 저부면위에 형성되는 게이트 절연층(26)의 상부표면이 제1 에피택셜층(21)과 제2 에피택셜층(22) 사이의 계면아래에 있도록, 게이트 절연층(26)과 트렌치를 형성한다.
도 6에 도시된 바와 같이, p도전형의 탄화실리콘 영역들(31A 및 31B)는 게이트 트렌치(25)의 각 측면위의 제1 에피택셜층(21)내에 형성된다. p도전형의 탄화실리콘 영역들(31)은 제2 에피택셜층(22)보다 높은 캐리어 농도를 갖는다. p도전형의 탄화실리콘 영역들(31A 및 31B)은 트렌치(25)의 저부면아래로 확장된다.
도 6은 또한 기판(20)의 하부 표면위에 형성되는 오믹 콘택인 드레인 콘택(32)을 도시한다. 게이트 콘택(36)은 게이트 트렌치(25)내에 형성되고, 오믹 소스 콘택들(38A 및 38B)은 트렌치(25)에 인접한 제2 에피택셜층(22)의 상부표면위에 형성된다. 소오스 콘택들(38A 및 38B)은 전기적으로 연결되어 있다. 소오스 콘택들(38A 및 38B)은 p도전형의 제2 에피택셜층(22)과 n+영역들(28) 둘다 접촉되도록 형성된다.
도 7은 도 5 또는 도 5a의 단위셀을 복수개 갖는 본 발명의 실시예를 도시한다. 도 5 또는 도 5a에서처럼, 도 7의 트랜지스터는 n도전형의 탄화실리콘의 벌크 단결정탄화실리콘 기판(20)을 포함한다. n도전형 탄화실리콘의 제1 에피택셜층(21)은 기판(20)위에 형성되고, p도전형의 제2 에피택셜층(22)은 제1 에피택셜층(21)위에 형성된다. 도 7의 트랜지스터는 도 5의 단위셀 두 개와 종단(terminating) p 영역을 구비한다.
도 7에 도시된 바와 같이, 복수개의 게이트 트렌치들(25A 및 25B)이 형성된다. 제1 에피택셜층(21)내에 형성된 복수개의 p도전형 영역들(31C, 31D 및 31E)이 게이트 트렌치들에 인접하여 형성된다. p형 영역(31E)은 게이트 트렌치(25B)에 대하여 대칭이 되도록 하기 위하여 패턴 종단 영역으로서 동작한다. 당업자들이 알 수 있는 바와 같이, 본 발명에 의한 트랜지스터를 만들기 위하여, 도 5 및 도 5a의 단위셀들의 많은 수가 결합될 수 있다. 그런데, p도전형 영역이 게이트 트렌치의 각 측면위에 형성되도록, 단위셀들의 각각의 게이트 트렌치들은 제1 에피택셜층(21)내에 형성된 p도전형 영역들에 인접하는 것이 바람직하다.
도 7의 트랜지스터는 제2 에피택셜층의 상부표면위에 형성된 오믹 콘택들인 복수개의 소스콘택들(38C, 38D 및 38E)을 더 구비한다. 소스콘택들(38C, 38D 및 38E)은 전기적으로 연결되어 있으며, 제2 에피택셜층(22)내에 형성된 n+영역들과 제2 에피택셜층(22)의 p도전형 영역들 둘다 접촉되도록 하기 위하여 형성된다. 게이트 콘택들(36A 및 36B)을 형성하기 위하여 콘택들은 또한 게이트 트렌치들(25A 및 25B)내에 형성할 수 있다. 앞서 설명한 트랜지스터들처럼, 드레인 콘택(32)은 기판(20)의 하부 표면위에 형성된다.
본 발명에 의한 트랜지스터들은 많은 기하학적인 모양으로 형성될 수 있다. 당업자들이 알 수 있는 것처럼, 선형, 사각형 윈도우/사각형 배열, 원형 윈도우/사각형 배열, 육각형 윈도우/육각형 배열, 육각형 윈도우/사각형 배열 및 원자 격자/사각형 배열과 같은 셀의 형태들이 사용될 수 있다.
도 2 내지 도 7에 관하여 앞서 상술한 소자들의 제조방법이 지금 설명될 것이다. 도 2의 단위셀을 갖는 소자의 제조에 있어서, 두꺼운 n층(21)은 에피택셜 성장 공정을 사용하여 n+ 기판(20)위에 성장된다. 에피택셜 성장 공정은 참증자료로서 그내용이 그대로 본 명세서에 합체된 개시자료인 미국 특허 번호 4,912,064에 기술되어 있다. 제2 p도전형 에피택셜층(22)는 또한 제1 n도전형 에피택셜층(21)위에 에피택셜 성장된다. 다음, n+영역들(23)이 p도전형 에피택셜층(22)위에 형성된다. 이러한 n+영역들(23)은 에피택셜 성장이나 이온주입에 의해 형성될 수 있다. 에피택셜 성장의 경우에 있어서, 영역들(23)은 제3 에피택셜층으로서 형성될 수 있다. 에피택셜 구조를 만든 후, 게이트 트렌치(25)와 소오스 트렌치(27)은 제2 및 제3 에피택셜층(22 및 23)을 지나고 제1 에피택셜층(21)내부로 반응성 이온 에칭함에 의해 형성된다. 소오스 트렌치(27) 및 게이트 트렌치(25)는 반응성 이온 에칭 기술을 사용하여 식각할 수 있다. 이러한 반응성 이온 에칭 기술은 참증자료로서 그 내용이 그대로 본 명세서에 합체되는 개시자료인 미국 특허 번호 4,981,551에 기술되어 있다.
게이트 및 소오스 트렌치들(25 및 27)의 형성후, 절연층이 트렌치의 저부와 측벽들을 덮고 n+영역들(23)의 상부표면위로 확장되도록, 절연물/산화물층(26)을 게이트 트렌치(25)내에 형성한다. 절연물/산화물층(26)은 열산화 공정이나 산화막증착 공정을 사용하는 것이 바람직하다. 열산화 공정은 그 내용이 그대로 참고자료로서 본 명세서에 합체된 개시자료인 "탄화실리콘에 있어서, 산화막의 결함을 감소시키기 위한 공정"이라는 명칭의 미국 특허 출원 번호 08/554,319에 기술되어 있다. 또한, 산화막 증착 공정은 그 내용이 그대로 참고자료로서 본 명세서에 합체된 개시자료들인 미국 특허 번호 5,459,107과 미국 특허 출원 번호 08/554,319에 기술되어 있다. 만약, 열산화공정이 사용된다면, 참고자료로서 그 내용이 그대로 본 명세서에 합체된 개시자료인 미국 특허 번호 5,506,421에 기술되어 있는 탄소로 표면을 처리한 웨이퍼들을 사용하는 것이 바람직한 실시예이다. 소오스 트렌치(27)의 형성후, p+가 깊게 이온주입된 영역이 소오스 트렌치(27)의 저부의 제1 에피택셜층(21)내에 형성된다. 이 p+이온 주입영역(30)은 참고자료로서 그 내용이 그대로 본 명세서에 합체된 개시자료인 미국 특허 번호 5,087,576에 기술되어 있는 방법에 의해 형성될 수 있다.
게이트 콘택은 게이트 트렌치(25)내에 전도층을 증착함에 의해 형성될 수 있다. 제1 에피택셜층(21)내에 p+ 영역의 이온주입한 후, 소오스 콘택은 n도전영역들(23)의 상부표면으로부터 트렌치(27)의 측벽들 아래와 트렌치(27)의 저부면을 가로질러서까지 확장되는 오믹 콘택을 형성함에 의해 형성할 수 있다. 드레인 콘택은 n+기판과 접해 있는 오믹 콘택을 형성함에 의해 기판(20)의 저부면위에 형성된다.
당업자들이 이해할 수 있는 것과 같이, 도 2 또는 도 2a의 단위셀에서의 소오스 트렌치(27)와 게이트 트렌치(25)를 만들기 위하여 형성되는 트렌치의 형태들을 다양하게 하기 위하여, 마스킹 기술들이 사용될 수 있다. 게다가, 도 3 및 도 4에 도시된 것과 같은 본 발명에 따른 소자를 구성하는 단위셀들의 수를 변화하기 위하여, 마스킹 기술들이 사용될 수 있다.
도 5 또는 도 5a의 단위셀을 갖는 소자들을 제조함에 있어서, n+기판(20)은, 또한 그 상부표면에 형성되거나 선택적으로 기판(20)의 상부표면위에 형성된 완충층(24)위에 형성되는 n에피택셜층(21)을 갖는다. 에피택셜층(21)은 에피택셜 성장 기술들을 사용하여 성장할 수 있다. 이러한 에피택셜 성장 기술들은 참고자료로서 본 명세서에 합체된 미국 특허 번호 4,912,064에 기술되어 있다. 제1 에피택셜층(21)을 성장한 후, p도전형 탄화실리콘 영역들(31)을 제1 에피택셜층(21)내에 형성한다. 이러한 영역들은 미국 특허 번호 5,087,576의 이온 주입 방법들에 의해 형성될 수 있다. 이온 주입 영역들(31)을 형성한 후, 미국 특허 번호 4,912,064의 방법들을 이용하여 p도전형의 에피택셜층을 형성하기 위하여 제2 에피택셜층(22)을 성장한다. p도전형 에피택셜층(22)을 형성한 후, n+영역들(28)이 미국 특허 번호 5,087,576에 기술된 이온주입 방법에 의해 p도전형 에피택셜층(22)내에 형성된다. 제2 에피택셜층(22)의 상부표면위에 형성된 소오스 콘택(38)과 제2 에피택셜층(22)의 p영역사이에 접촉점을 만들기 위하여, 이온 주입이 선택적으로 행해진다. 선택적인 p+영역(29)은 오믹 콘택을 제공하기 위하여 형성될 수 있다.
n+영역들(28)을 형성한 후, 게이트 트렌치(25)는 n영역(28)과 p에피택셜층(22)을 지나서 제1 에피택셜층(21)내부로 반응성 이온 에칭함에 의해 형성된다. 게이트 트렌치(25)는 미국 특허 번호 4,981,551의 반응성 이온 에칭 기술들에 의해 형성될 수 있다. 제1 에피택셜층(21)내에 형성된 p형 영역(31)이 제2 에피택셜층(22)의 성장전에 형성되기 때문에, 트렌치가 이온주입영역에 인접하고 여러개의 단위셀이 있는 경우 두 개의 p형 이온주입 영역들사이에 있도록 하기 위하여, 게이트 트렌치(25)는 이온주입영역에 기록되어야 한다. 게다가, 게이트 트렌치(25)가 제1 에피택셜층(21)내에 형성된 p형 영역들에 인접하여 형성하기 위하여 제2 에피택셜층(22)내에 형성되는 n+영역들(28)이 또한 기록되어야 한다.
게이트 트렌치(25)를 형성한 후, 게이트 트렌치(25)의 측벽들의 아랫방향과 게이트 트렌치(25)의 저부면을 가로지르는 방향으로 확장되는 제2 에피택셜층(22)의 상부표면위에 산화막(26)이 형성된다. 다음, 게이트 콘택(36)이 게이트 트렌치(25)의 내부에 형성될 수 있다. 소오스 콘택(38)이 n+ 소오스 영역(28)과 접해 있는 게이트 트렌치(25)에 인접한 제2 에피택셜층(22)의 상부표면위에 형성된다. 그리고, 선택적으로, p+ 영역(29)와 드레인 콘택(32)이 기판(20)의 하부표면위에 형성된다.
당업자들이 알 수 있는 바와 같이, 도 6 및 도 7에 도시된 것과 같은 본 발명에 따른 트랜지스터들을 만들기 위한 복수개의 단위셀들의 제조는, 고안된 마스크 또는 선택적인 배치를 위한 다른 방법들을 이용하여 상기 공정들을 실행함에 의해 행해질 수 있다. 그 결과, 특정한 트랜지스터 형태에 의해 필요한 이온 주입영역들과 트렌치 모양을 만들 수 있다.
본 발명에 의한 소자들은, 제1 에피택셜층(21)에 p+영역에 이온주입함으로써 게이트 산화막의 모퉁이에 전계 밀집을 감소할 수 있다. 소자의 항복이 일어나는 위치를 게이트 산화막의 모퉁이에서 벌크 반도체 영역으로 이동시킴으로써 전계 밀집을 충분히 감소시키는 능력은 p+ 이온 주입 영역(30 또는 31)의 도핑, 크기 및 위치에 의해 영향을 받는다. 도 2, 도 2a, 도 5 및 도 5a에 도시된 바와 같이, 제1 에피택셜층(21)의 상부표면 아래의 p+이온 주입영역(30 또는 31)의 깊이는 h로 표시된다. p+ 이온 주입영역(30 또는 31)의 폭은 w로 표시된다. p+ 이온주입 영역의 전계밀집을 감소시키는 능력에 영향을 미치는 두 개의 치수는, 도 2, 도 2a, 도 5 또는 도 5a에서 치수 g로 표시된 p+ 이온주입영역(30 또는 31)과 게이트 트렌치(25)사이의 거리와, p+이온주입영역이 게이트 트렌치의 저부를 통과하여 확장되는 거리이다. 이 치수는 도2, 도 2a, 도 5 또는 도 5a에서 치수 d로 표시된다.
도 2 및 도 2a의 단위셀에 대하여, p+ 이온주입영역(30)의 깊이와 폭은 소오스 트렌치(27)의 폭과 깊이에 의해 좌우될 것이다. 탄화실리콘내에 이온주입을 깊게 실시하는 것은 어렵고 일반적으로 비경제적이므로, p+이온주입영역(30)이 제1 에피택셜층(21)로 확장되는 깊이인 치수 h는 소오스 트렌치(27)가 제1 에피택셜층(21)내로 확장되는 깊이에 의해 좌우된다. 게다가, 이온주입영역(30)의 폭w는 또한 소오스 트렌치(27)의 폭에 의해 조절된다. 소오스 트렌치(27)은 제1 에피택셜층에 대한 이온주입을 위한 창을 여는 것이기 때문에, 이온 주입영역(30)의 위치나 크기는 소오스 트렌치(27)의 위치나 크기에 의해 좌우될 것이다. 이온주입영역(30)과 게이트 트렌치(25)의 간격은 또한 소오스 트렌치(27)의 위치에 의해 정해질 것이다.
마찬가지로, 도 5 및 도 5a의 단위셀에 대하여, 이온 주입영역(31)의 깊이와 폭은 제조공정의 이온주입단계에서의 마스크에 의해 정해질 것이다. 이온주입 영역(31)의 깊이h는 이온주입이 탄화실리콘내에 알맞은 깊이로 제한될 것이다. 트렌치(25)가 이온주입영역(31)과 접하거나 가로지르게 형성되지 않도록 하기 위하여, 이온주입영역(31)과 게이트 트렌치(25)사이의 간격g는 기입능력(registration ability)에 의해 제한될 것이다. 이온주입영역(31)이 게이트 트렌치(25)를 지나서 확장되는 깊이d는 또한 탄화실리콘내에 이온을 주입하는 능력 및 게이트 트렌치(25)가 식각되는 깊이를 제어하는 능력에 의해 제한될 것이다.
실제로, 도 2 또는 도 2a의 단위셀에 있어서, 소오스 트렌치(27) 및 게이트 트렌치(25)는 가능한한 서로 가까운 것이 바람직하다. 따라서, 간격g는 약0.3㎛ 으로부터 약20㎛까지인 것이 바람직하다. 그런데, 식각 및 사진식각 기술의 높은 질이 가능해짐에 따라, 이 간격은 감소될 수 있다. 소오스 트렌치(27)의 폭이나 깊이에 의해 한정되는 이온주입영역의 깊이h와 폭w에 있어서, 깊이 h는 약100Å으로부터 5㎛까지인 것이 바람직하고, 폭w는 약0.1㎛으로부터 약20㎛까지인 것이 바람직하다. 이온주입영역(30)이 게이트 트렌치(25)의 저부면을 지나 확장되는 깊이 d는 약100Å으로부터 약5㎛까지이어야 한다.
도 5 및 도 5a의 이온주입영역(31)에 대하여, 이온주입영역에 대한 깊이h는 전형적으로 약 100Å으로부터 약5㎛까지인 게이트 트렌치(25)의 저부면을 지나 이온주입영역(31)의 저부면까지 확장되도록 충분하여야 한다. 이온주입영역w의 폭은 가능한 한 좁아야 하나, 이온주입영역(31)의 사용에 의해 성취되는 전계밀집의 감소를 허용할 만큼 충분하여야 한다. 약 0.1㎛으로부터 약20㎛까지의 폭이 바람직하다. 도 2 또는 도 2a의 단위셀에서와 같이, 이온주입영역(31)과 게이트 트렌치(25)사이의 간격g는 가능한 한 작아야 하며, 전형적으로 약 0.3㎛으로부터 약 20㎛일 것이나, 앞서 설명한 바와 같이 이온주입영역(31)에 대하여 게이트 트렌치를 기입할 능력에 의해 제한될 것이다. 획득된 영역이 게이트 트렌치(25)의 저부면을 지나 확장되는 깊이d는 또한 약 100Å으로부터 약5㎛까지이어야 한다.
앞서 설명한 실시예의 각각에 있어서, 기판과 에피택셜층들은 6H, 4H, 15R 또는 3C 탄화실리콘의 그룹으로부터 선택된 탄화실리콘으로 형성될 수 있다. 그런데, 4H탄화실리콘은 앞서 설명한 소자의 각각에 대해서 바람직하다. 오믹 콘택을 위하여 바람직한 금속들은 니켈, 탄탈늄 실리사이드 및 플래티늄을 포함한다. 또한, 알루미늄/티타늄 콘택들은 또한 본 발명의 오믹콘택들을 형성하기 위하여 사용할 수 있다. 이러한 특정의 금속들이 설명되었지만, 탄화실리콘에 대하여 오믹콘택을 형성하는 당업자들에게 알려진 다른 금속들도 사용할 수 있다.
앞서 설명한 소자의 이온주입영역들과 에피택셜층의 도핑레벨 또는 캐리어 농도에 있어서, p+ 또는 n+도전형 영역들과 에피택셜층들은 과도한 제조상의 결함들을 유발하지 않는 가능한한 많이 도핑되어야 한다. 약 5×1017㎝-3보다 큰 캐리어 농도가 이러한 영역들이나 에피택셜층에 대하여 적당하다. 그런데, 1×1018㎝-3보다 큰 캐리어 농도가 바람직하다. p형 영역들을 만들기 위하여 적절한 도펀트들은 알루미늄, 보론 또는 갈륨을 포함한다. n형영역들을 만들기 위한 적절한 도펀트들은 질소 및 인을 포함한다. 알루미늄은 p+영역들을 위한 바람직한 도펀트이며, 앞서 설명한 것과 1000℃와 1500℃사이의 온도를 갖는 것과 같은 고온이온주입을 이용하여 p+영역들에 알루미늄을 이온주입하는 것이 바람직하다. 최고 약 3×1017㎝-3보다 큰 캐리어 농도들이 n에피택셜층들에 대해 적합하다. 그런데, 약 3×1016㎝-3또는 이보다 적은 캐리어 농도가 바람직하다. p형 에피택셜층에 대하여, 약 1×1016㎝-3으로부터 약2×1018㎝-3까지의 캐리어 농도들이 적합하고, 약 5×1016㎝-3으로부터 약5×1017㎝-3까지의 캐리어 농도들이 바람직하다. 당업자에게 이해될수 있는 것과 같이, p+이온주입영역의 도핑 레벨은 p영역의 뒷면 공핍을 방지하기에 충분하여야 한다.
당업자에게 이해될 수 있는 것과 같이, 에피택셜층들(21 및 22)의 두께와 이온주입영역(28)의 깊이와 에피택셜층(23)의 두께는 소자의 원하는 동작특성들에 종속될 것이다. 게다가, 이러한 동작특성들은 사용되는 단위셀의 수 및 단위셀들의 형태에 의해 영향을 받게 될 것이다. 게이트 트렌치의 폭은 또한 소자의 원하는 동작 특성들, 이러한 동작 특성들을 이룩하기 위하여 사용되는 단위셀들의 수 및 단위셀들이 사용하는 형태에 종속될 것이다.
표동층과 p베이스층사이의 p-n접합의 공핍영역은 표동층내의 이온주입된 p+ 영역들과 공유되므로, 여전히 뒷면공핍(back depletion)을 방지하는 동안 p베이스층의 도핑 레벨 및/또는 베이스층의 두께를 감소할 수 있거나 항복을 지나서 도달할 수 있다. 그래서, 본 발명의 p+이온 주입 영역의 사용은 본 발명의 소자가 p+이온주입영역들이 없는 상응하는 탄화실리콘 소자에 대하여 낮은 캐리어 농도 또는 p베이스층의 감소된 두께 중 최소한 하나를 갖도록 할 수 있다. 본 발명에 의해 이룩될 수 있는 도핑에서의 감소 또는 두께의 감소 또는 이둘의 결합은 탄화실리콘 트랜지스터의 온 상태 저항을 감소시킬 것이고, 또한 본 발명에 의한 트랜지스터들이 탄화실리콘 UMOSFET에 대한 이상적인 온 상태 저항에 매우 근접하도록 한다. 두께나 도핑의 감소량은 소자의 원하는 동작특성에 의존하며, 베이스/표동 접합의 p-n접합의 공핍영역에 대한 p+이온주입영역들의 충격량을 고려함에 의해 결정될 수 있다. UMOSFET의 동작특성들을 결정하는 방법들은 당업자들에게 알려져 있다. "발리가 전력 반도체 소자들(Baliga Power Semiconductor Devices)"의 7장 335-425페이지를 참조하여라.
동작면에 있어서, 본 소자는 UMOSFET에 대하여 앞서 설명한 것처럼 동작한다. 따라서, p영역(22)를 통과하여 반전층을 형성함에 의해 전도경로가 n+소오스 영역들(28 및 23)과 n표동영역(21)사이에 형성된다. 양의 전압이 게이트 콘택(36)에 인가될 때, 이 반전층은 게이트 트렌치(25)의 측벽을 따라 형성된다. 그런데, 순방향차단모드에 있어서, 소오스에 대한 게이트 전압이 FET의 문턱전압이하로 감소할 때, 증가된 소오스에 대한 드레인 전압들은 소자에 의해 유지될 수 있다. 이러한 증가된 전압들에 있어서, 인접한 p+영역들을 가로지른 공핍영역을 확산함에 의해, p+이온주입 영역(30 또는 31)은 게이트 산화막의 모퉁이에서 전계밀집을 감소한다. 따라서, 게이트 산화막 모퉁이에서의 전계밀집은 감소되며, 순방향 차단모드에서의 소자의 항복은 게이트 산화막의 모퉁이보다는 오히려 벌크 반도체에서 발생한다. 게이트산화막으로부터 벌크 반도체로의 항복지점의 이동은 항복전압을 증가시키고, 그 결과, 소자가 견딜수 있는 순방향 차단 모드 전압을 증가한다. 도면과 명세서에 있어서, 발명의 전형적인 바람직한 실시예를 개시한다. 그리고, 특정용어들이 사용될지라도, 그들은 단지 포괄적이고 서술적인 의미로 사용되며, 후술하는 청구항들에 나타나는 발명의 범위를 제한하기 위한 목적은 아니다.

Claims (26)

  1. u자형의 게이트 트렌치;
    n형 탄화실리콘 표동층;
    상기 탄화실리콘 표동층보다 높은 캐리어 농도를 갖는 p형 탄화실리콘 베이스층; 및
    상기 게이트 트렌치의 모퉁이에서 전계밀집을 방지하기 위하여, 상기 u자형의 게이트 트렌치에 인접하면서 접해있지 아니한 상기 탄화실리콘 표동층내에 형성되어 있고, 상기 u자형의 게이트 트렌치의 저부면 아래의 깊이로 확장된 p형 영역을 구비하는 것을 특징으로 하는 탄화실리콘 금속-절연체 반도체 전계효과 트랜지스터.
  2. 제1항에 있어서, 상기 p형 탄화실리콘 베이스층은, 상기 베이스층의 뒷면 공핍을 방지하면서 상기 트랜지스터의 온 상태 저항을 감소하기 위하여 선택된 상기 탄화실리콘 베이스층의 캐리어농도 및 상기 탄화실리콘 베이스층의 두께중 최소한 하나를 구비하는 것을 특징으로 하는 탄화실리콘 금속-절연체 반도체 전계효과 트랜지스터.
  3. 제2항에 있어서, 상기 p형 탄화실리콘 베이스층의 두께는, 상기 탄화실리콘 표동층내에 형성된 상기 p형 탄화실리콘 영역들을 갖지 않는 상응하는 탄화실리콘 전계효과 트랜지스터에서의 뒷면 공핍을 방지하기 위하여 필요한 두께보다 작은 두께를 갖는 것을 특징으로 하는 탄화실리콘 금속-절연체 반도체 전계효과 트랜지스터.
  4. 제1항에 있어서, 상기 p형 탄화실리콘 베이스층은 약 5㎛보다 적은 두께를 갖는 것을 특징으로 하는 탄화실리콘 금속-절연체 반도체 전계효과 트랜지스터.
  5. 제1항에 있어서, 상기 p형 탄화실리콘 베이스층은 약 2×1018㎝-3보다 적은 캐리어 농도를 갖는 것을 특징으로 하는 탄화실리콘 금속-절연체 반도체 전계효과 트랜지스터.
  6. n도전형 탄화실리콘이며, 상부표면 및 상기 상부표면의 반대편에 하부표면을 갖는 벌크 단결정 탄화실리콘 기판;
    상기 기판의 상기 상부표면위에 형성된 n도전형의 탄화실리콘의 제1 에피택셜층으로서, 상기 기판의 캐리어 농도는 상기 제1 에피택셜층의 캐리어 농도보다 높으며, 상기 제1 에피택셜층은 상기 트랜지스터의 표동층을 형성하는 것을 특징으로 하는 제1 에피택셜층;
    상기 트랜지스터의 베이스층을 형성하고, 상기 제1 에피택셜층위에 형성된 p도전형 탄화실리콘의 제2 에피택셜층;
    상기 제2 에피택셜층을 통과하여 아랫방향으로 확장되고, 상기 제1 에피택셜층내로 확장되며, 측벽들과 저부를 갖는 제1 트렌치;
    상기 제1트렌지에 인접한 제2 트렌치로서, 상기 제1 트렌치 및 상기 제2 트렌치의 사이에 베이스 영역을 형성하기 위하여 상기 제2 에피택셜층을 통과하여 아랫방향으로 확장되고, 상기 제1 에피택셜층내로 확장되며, 측벽들와 저부를 갖는 제2 트렌치;
    상기 제1 트렌치와 상기 제2 트렌치사이에 형성되고, 상기 제2 에피택셜층에 인접하여 형성되는 n도전형 영역들로서, 상기 n도전형 영역들은 상기 제1 및 상기 제2에피택셜층들보다 높은 캐리어 농도를 가지며, 상기 n형 영역들은 상기 제2 에피택셜층의 맞은편에 상부표면을 갖는 것을 특징으로 하는 n도전형 영역들;
    상기 제1 트렌치의 상기 측벽들과 상기 저부위에 형성되고, 상기 제1 및 게이트 절연층을 형성하기 위한 상기 제2 트렌치 사이의 상기 n형 영역들의 상기 상부표면위로 확장되는 절연층으로서, 상기 제1 트렌치의 저부위에 형성된 상기 게이트 산화층의 상부표면이 상기 제2 에피택셜층의 하부표면아래에 있는 것을 특징으로 하는 절연층;
    상기 제2 트렌치의 아래의 상기 제1 에피택셜층내에 형성된 p도전형 탄화실리콘 영역으로서, 상기 p도전형 탄화실리콘 영역은 상기 제2 에피택셜층보다 높은 캐리어 농도를 갖는 것을 특징으로 하는 p도전형 탄화실리콘 영역;
    드레인 콘택을 형성하기 위하여 상기 기판의 하부 표면위에 형성된 오믹 콘택;
    소오스 콘택을 형성하기 위하여, 상기 제2 트렌치의 상기 측벽과 상기 저부위에 형성되고, 상기 제1 및 제2 트렌치사이의 상기 n형 영역들의 상부표면위로 확장되는 오믹 콘택; 및
    게이트 콘택을 형성하기 위하여, 상기 제1 트렌치내에 형성된 전도층을 구비하는 것을 특징으로 하는 금속-절연체 반도체 전계 효과 트랜지스터의 단위셀.
  7. 제6항에 있어서, 상기 제2 에피택셜층은 약 5㎛보다 적은 두께를 갖는 것을 특징으로 하는 탄화실리콘 금속-절연체 반도체 전계 효과 트랜지스터의 단위셀.
  8. 제6항에 있어서, 상기 제2 에피택셜층은 약 2×1018㎝-3보다 작은 캐리어 농도를 갖는 것을 특징으로 하는 탄화실리콘 금속-절연체 반도체 트랜지스터의 단위셀.
  9. 제6항의 단위셀을 복수개 구비하는 것을 특징으로 하는 탄화실리콘 금속-절연체 반도체 트랜지스터.
  10. 제6항에 있어서, 상기 절연층은 산화층으로 이루어지는 것을 특징으로 하는 탄화실리콘 금속-절연체 반도체 전계 효과 트랜지스터의 단위셀.
  11. 제10항에 있어서, 상기 n형영역들은 상기 제2 에피택셜층위에 형성된 n형 탄화실리콘의 제3 에피택셜층으로 이루어지며, 상기 제2 에피택셜층의 맞은편에 상부표면을 가지며, 상기 제1 및 제2 트렌치는 상기 제3 및 제2 에피택셜층들을 통과하여 아래로 확장되는 것을 특징으로 하는 탄화실리콘 금속-절연체 반도체 전계 효과 트랜지스터의 단위셀.
  12. 제6항에 있어서, 상기 제1 에피택셜층과 상기 기판사이에 형성된 n형 탄화실리콘의 완충층을 더 구비하는 것을 특징으로 하는 금속-절연체 반도체 전계 효과 트랜지스터의 단위셀.
  13. 상부표면 및 상기 상부표면의 반대편에 하부표면을 갖는 n도전형 탄화실리콘의 벌크 단결정 탄화실리콘 기판;
    상기 기판의 상기 상부표면위에 형성된 n도전형 탄화실리콘의 제1 에피택셜층으로서, 상기 기판의 캐리어 농도는 상기 제1에피택셜층의 캐리어 농도보다 높은 것을 특징으로 하는 제1 에피택셜층;
    상기 제1 에피택셜층위에 형성된 p도전형 탄화실리콘의 제2 에피택셜층;
    상기 제2트렌치를 통과하여 아랫방향으로 확장되고, 상기 제1 에피택셜층내로 확장되며, 측벽들과 저부를 갖는 제1 트렌치;
    제2 트렌치로서, 상기 제1 트렌치 및 상기 제2 트렌치사이의 베이스 영역을 형성하기 위하여, 상기 제1 트렌치에 인접하고, 상기 제2 에피택셜층을 통과하여 아랫방향으로 확장되며, 상기 제1 에피택셜층 내로 확장되고, 측벽들과 저부를 갖는 제2 트렌치;
    제3 트렌치로서, 상기 제1 트렌치가 상기 제2트렌치 및 상기 제3 트렌치사이에 위치하도록 하기 위하여, 상기 제1 트렌치에 인접하고, 상기 제2 트렌치의 반대편에 위치하고, 상기 제2 에피택셜층을 통과하여 아랫방향으로 확장되며, 상기 제1 에피택셜층 내로 확장되고, 측벽들과 저부를 갖는 제3 트렌치;
    상기 제1과 제2 트렌치들 및 상기 제1과 제3트렌치들 사이에 형성되고, 상기 제2 에피택셜층에 인접한 n도전형 탄화실리콘영역들로서, 상기 n도전형 탄화실리콘 영역들은 상기 제1 및 제2 에피택셜층들보다 높은 캐리어 농도를 가지며, 상기 n도전형 탄화실리콘 영역들은 상기 제2 에피택셜층의 반대편에 상부표면을 갖는 것을 특징으로 하는 n도전형 탄화실리콘 영역들;
    게이트 산화층을 형성하기 위하여, 상기 제1 트렌치의 상기 측벽들과 상기 저부위에 형성되고, 상기 제1 및 제2 트렌치 사이에 n도전형 탄화실리콘의 상기 영역들의 상부표면위로 확장되는 산화층으로서, 상기 제1트렌치의 저부위에 형성된 상기 게이트 산화층의 상부표면은 상기 제2 에피택셜층 아래에 있는 것을 특징으로 하는 산화층;
    상기 제2 트렌치 및 제3 트렌치아래의 상기 제1 에피택셜층내에 형성된 p도전형 탄화실리콘 영역들로서, 상기 p도전형 탄화실리콘 영역들은 상기 제2 에피택셜층보다 높은 캐리어 농도를 갖는 것을 특징으로 하는 p도전형 탄화실리콘 영역들;
    드레인 콘택을 형성하기 위하여, 상기 기판의 상기 하부표면위에 형성된 오믹 드레인 콘택;
    소오스 콘택을 형성하기 위하여, 상기 제2 트렌치의 상기 측벽과 상기 저부위에 형성되고, 상기 제1 및 제2 트렌치 사이의 상기 n도전형 탄화실리콘 영역들의 상부표면위로 확장되는 오믹 소스 콘택;
    상기 제3트렌치의 상기 측벽과 상기 저부위에 형성되고, 상기 오믹 소오스 콘택과 전기적으로 연결된 오믹 콘택; 및
    게이트 콘택을 형성하기 위하여, 상기 산화층위의 상기 제1 트렌치내에 형성된 전도층을 구비하는 것을 특징으로 하는 금속-산화물 반도체 트랜지스터.
  14. 제13항에 있어서, 상기 제2 에피택셜층은 약 5㎛보다 적은 두께를 갖는 것을 특징으로 하는 탄화실리콘 금속-절연체 반도체 전계 효과 트랜지스터.
  15. 제13항에 있어서, 상기 제2 에피택셜층은 약 2×1018㎝-3보다 작은 캐리어 농도를 갖는 것을 특징으로 하는 탄화실리콘 금속-절연체 반도체 전계 효과 트랜지스터.
  16. 제13항에 있어서, 상기 제1 에피택셜층과 상기 기판사이에 형성된 n도전형 탄화실리콘의 완충층을 더 구비하는 것을 특징으로하는 탄화실리콘 금속-절연체 반도체 전계 효과 트랜지스터.
  17. 제16항에 있어서, 상기 n형영역들은 상기 제2에피택셜층위에 형성된 n형 탄화실리콘의 제3 에피택셜층으로 이루어지고, 상기 제2 에피택셜층의 반대편의 상부표면을 갖는 것을 특징으로 하며, 상기 제1 및 상기 제2 트렌치는 상기 제3 및 상기 제2 에피택셜층들을 통과하여 아랫방향으로 확장되는 것을 특징으로 하는 탄화실리콘 금속-절연체 반도체 전계 효과 트랜지스터.
  18. 제13항에 있어서, 상기 탄화실리콘은 4H 탄화실리콘으로 이루어지는 것을 특징으로 하는 탄화실리콘 금속-절연체 반도체 전계 효과 트랜지스터.
  19. 상부표면 및 상기 상부표면의 반대편의 하부 표면을 가지며, n도전형 탄화실리콘의 벌크 단결정 탄화실리콘 기판;
    상기 기판의 상기 상부 표면위에 형성된 n도전형 탄화실리콘의 제1 에피택셜층으로서, 상기 기판의 캐리어 농도는 상기 제1 및 상기 제2 에피택셜층들의 캐리어 농도보다 높은 것을 특징으로 하는 제1 에피택셜층;
    상기 제1 에피택셜층위에 형성된 p도전형 탄화실리콘의 제2 에피택셜층;
    상기 제2 에피택셜층을 통과하여 아랫방향으로 확장되고, 상기 제1 에피택셜층내로 확장되며, 측벽들과 저부를 갖는 제1 트렌치;
    n도전형 탄화실리콘의 상부표면을 갖는 제2 에피택셜층내에 영역을 형성하기 위하여, 상기 제1 트렌치에 인접한 상기 제2 에피택셜층내에 형성되고, 상기 제2 에피택셜층의 상부표면으로 확장된 n도전형 탄화실리콘 영역으로서, 상기 n도전형 탄화실리콘 영역은 상기 제1 및 상기 제2 에피택셜층들보다 높은 캐리어 농도를 갖는 것을 특징으로 하는 n도전형 탄화실리콘 영역;
    게이트 산화층을 형성하기 위하여, 상기 제1 트렌치의 상기 측벽들과 상기 저부위에 형성되고, 상기 제2 에피택셜층내에 형성된 상기 n도전형 탄화실리콘의 상기 상부 표면위로 확장된 절연층으로서, 상기 제1 트렌치의 저부위에 형성된 상기 게이트 절연층의 상부 표면이 상기 제2 에피택셜층의 아래에 있는 것을 특징으로 하는 절연층;
    드레인 콘택을 형성하기 위하여, 상기 기판의 상기 하부표면위에 형성된 오믹 콘택;
    상기 n도전형 탄화실리콘 영역을 상기 p도전형 제2 에피택셜층에 전기적으로 연결하기 위한 소오스 콘택을 형성하기 위하여, 상기 제2 에피택셜층의 상기 상부표면위에 형성되고, 상기 제2 에피택셜층의 상기 n도전형 영역의 상기 상부 표면과 접촉된 오믹 콘택;
    상기 제1 트렌치과 인접하면서 접촉하지 않는 상기 소오스 콘택아래의 상기 제1 에피택셜층내에 형성된 p도전형 탄화실리콘 영역으로서, 상기 p도전형 탄화실리콘 영역은 상기 제2 에피택셜층보다 높은 캐리어 농도를 갖는 것을 특징으로 하는 p도전형 탄화실리콘 영역; 및
    게이트 콘택을 형성하기 위하여, 상기 제1 트렌치내에 형성된 전도층을 구비하는 것을 특징으로 하는 금속-절연체 반도체 트랜지스터의 단위셀.
  20. 제19항에 있어서, 상기 제2 에피택셜층은 약 5㎛보다 적은 두께를 갖는 것을 특징으로 하는 탄화실리콘 금속-절연체 반도체 전계 효과 트랜지스터의 단위셀.
  21. 제19에 있어서, 상기 제2 에피택셜층은 약 2×1018㎝-3보다 작은 캐리어 농도를 갖는 것을 특징으로 하는 탄화실리콘 금속-절연체 반도체 트랜지스터의 단위셀.
  22. 제19항의 단위셀들을 복수개 구비하는 것을 특징으로 하는 탄화실리콘 금속-절연체 반도체 트랜지스터.
  23. 제19항에 있어서, 상기 절연층은 산화층으로 이루어지는 것을 특징으로 하는 탄화실리콘 금속-절연체 반도체 전계 효과 트랜지스터의 단위셀.
  24. 제19항에 있어서, 상기 소오스 콘택 아래의 상기 제2 에피택셜층내에 형성된 p도전형 탄화실리콘의 제2 영역을 더 구비하고, 상기 p도전형 탄화실리콘의 제2 영역은 상기 제2 에피택셜층보다 더 높은 캐리어 농도를 갖는 것을 특징으로 하는 탄화실리콘 금속-절연체 반도체 전계 효과 트랜지스터의 단위셀.
  25. 제19항에 있어서, 상기 탄화실리콘은 4H 탄화실리콘으로 이루어지는 것을 특징으로하는 탄화실리콘 금속-절연체 반도체 전계 효과 트랜지스터의 단위셀.
  26. 제19항에 있어서, 상기 제1 에피택셜층과 상기 기판사이에 형성된 n도전형 탄화실리콘의 완충층을 더 구비하는 것을 특징으로 하는 탄화실리콘 금속-절연체 반도체 전계 효과 트랜지스터의 단위셀.
KR1019980709957A 1996-06-06 1997-05-29 탄화실리콘금속-절연체반도체전계효과트랜지스터 KR100339794B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US8/659,412 1996-06-06
US08/659,412 US5719409A (en) 1996-06-06 1996-06-06 Silicon carbide metal-insulator semiconductor field effect transistor
US08/659,412 1996-06-06
PCT/US1997/010224 WO1997047045A1 (en) 1996-06-06 1997-05-29 Silicon carbide metal-insulator semiconductor field effect transistor

Publications (2)

Publication Number Publication Date
KR20000016383A true KR20000016383A (ko) 2000-03-25
KR100339794B1 KR100339794B1 (ko) 2002-08-22

Family

ID=24645310

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980709957A KR100339794B1 (ko) 1996-06-06 1997-05-29 탄화실리콘금속-절연체반도체전계효과트랜지스터

Country Status (9)

Country Link
US (2) US5719409A (ko)
EP (1) EP0916160B1 (ko)
JP (1) JP3462506B2 (ko)
KR (1) KR100339794B1 (ko)
AT (1) ATE231288T1 (ko)
AU (1) AU3234597A (ko)
CA (1) CA2257232C (ko)
DE (1) DE69718477T2 (ko)
WO (1) WO1997047045A1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106158660A (zh) * 2015-04-27 2016-11-23 北大方正集团有限公司 沟槽型vdmos制造方法
CN106158661A (zh) * 2015-04-27 2016-11-23 北大方正集团有限公司 沟槽型vdmos制造方法

Families Citing this family (190)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6180958B1 (en) * 1997-02-07 2001-01-30 James Albert Cooper, Jr. Structure for increasing the maximum voltage of silicon carbide power transistors
US6281547B1 (en) * 1997-05-08 2001-08-28 Megamos Corporation Power transistor cells provided with reliable trenched source contacts connected to narrower source manufactured without a source mask
US5969378A (en) * 1997-06-12 1999-10-19 Cree Research, Inc. Latch-up free power UMOS-bipolar transistor
US6121633A (en) * 1997-06-12 2000-09-19 Cree Research, Inc. Latch-up free power MOS-bipolar transistor
US6037628A (en) * 1997-06-30 2000-03-14 Intersil Corporation Semiconductor structures with trench contacts
US6110799A (en) 1997-06-30 2000-08-29 Intersil Corporation Trench contact process
US5909618A (en) 1997-07-08 1999-06-01 Micron Technology, Inc. Method of making memory cell with vertical transistor and buried word and body lines
US6150687A (en) 1997-07-08 2000-11-21 Micron Technology, Inc. Memory cell having a vertical transistor with buried source/drain and dual gates
WO1999005728A1 (en) 1997-07-25 1999-02-04 Nichia Chemical Industries, Ltd. Nitride semiconductor device
JPH1174513A (ja) * 1997-08-28 1999-03-16 Nec Kansai Ltd 絶縁ゲート型半導体装置およびその製造方法
US6528837B2 (en) * 1997-10-06 2003-03-04 Micron Technology, Inc. Circuit and method for an open bit line memory cell with a vertical transistor and trench plate trench capacitor
US6066869A (en) * 1997-10-06 2000-05-23 Micron Technology, Inc. Circuit and method for a folded bit line memory cell with vertical transistor and trench capacitor
US5831289A (en) * 1997-10-06 1998-11-03 Northrop Grumman Corporation Silicon carbide gate turn-off thyristor arrangement
US6599133B2 (en) 1997-11-18 2003-07-29 Technologies And Devices International, Inc. Method for growing III-V compound semiconductor structures with an integral non-continuous quantum dot layer utilizing HVPE techniques
US6849862B2 (en) * 1997-11-18 2005-02-01 Technologies And Devices International, Inc. III-V compound semiconductor device with an AlxByInzGa1-x-y-zN1-a-bPaAsb non-continuous quantum dot layer
US6472300B2 (en) 1997-11-18 2002-10-29 Technologies And Devices International, Inc. Method for growing p-n homojunction-based structures utilizing HVPE techniques
US6559038B2 (en) 1997-11-18 2003-05-06 Technologies And Devices International, Inc. Method for growing p-n heterojunction-based structures utilizing HVPE techniques
US6559467B2 (en) 1997-11-18 2003-05-06 Technologies And Devices International, Inc. P-n heterojunction-based structures utilizing HVPE grown III-V compound layers
US6476420B2 (en) 1997-11-18 2002-11-05 Technologies And Devices International, Inc. P-N homojunction-based structures utilizing HVPE growth III-V compound layers
US6479839B2 (en) 1997-11-18 2002-11-12 Technologies & Devices International, Inc. III-V compounds semiconductor device with an AlxByInzGa1-x-y-zN non continuous quantum dot layer
US6555452B2 (en) 1997-11-18 2003-04-29 Technologies And Devices International, Inc. Method for growing p-type III-V compound material utilizing HVPE techniques
US20020047135A1 (en) * 1997-11-18 2002-04-25 Nikolaev Audrey E. P-N junction-based structures utilizing HVPE grown III-V compound layers
US6890809B2 (en) * 1997-11-18 2005-05-10 Technologies And Deviles International, Inc. Method for fabricating a P-N heterojunction device utilizing HVPE grown III-V compound layers and resultant device
JP4192281B2 (ja) * 1997-11-28 2008-12-10 株式会社デンソー 炭化珪素半導体装置
US6297531B2 (en) * 1998-01-05 2001-10-02 International Business Machines Corporation High performance, low power vertical integrated CMOS devices
JP3216804B2 (ja) * 1998-01-06 2001-10-09 富士電機株式会社 炭化けい素縦形ｆｅｔの製造方法および炭化けい素縦形ｆｅｔ
US6025225A (en) * 1998-01-22 2000-02-15 Micron Technology, Inc. Circuits with a trench capacitor having micro-roughened semiconductor surfaces and methods for forming the same
US6246083B1 (en) * 1998-02-24 2001-06-12 Micron Technology, Inc. Vertical gain cell and array for a dynamic random access memory
US6124729A (en) * 1998-02-27 2000-09-26 Micron Technology, Inc. Field programmable logic arrays with vertical transistors
US6362495B1 (en) 1998-03-05 2002-03-26 Purdue Research Foundation Dual-metal-trench silicon carbide Schottky pinch rectifier
US6208164B1 (en) 1998-08-04 2001-03-27 Micron Technology, Inc. Programmable logic array with vertical transistors
KR20000013572A (ko) * 1998-08-11 2000-03-06 김덕중 트렌치형 파워 모스펫 및 그 제조방법
US6621121B2 (en) * 1998-10-26 2003-09-16 Silicon Semiconductor Corporation Vertical MOSFETs having trench-based gate electrodes within deeper trench-based source electrodes
US6194741B1 (en) * 1998-11-03 2001-02-27 International Rectifier Corp. MOSgated trench type power semiconductor with silicon carbide substrate and increased gate breakdown voltage and reduced on-resistance
JP3770014B2 (ja) 1999-02-09 2006-04-26 日亜化学工業株式会社 窒化物半導体素子
ATE452445T1 (de) * 1999-03-04 2010-01-15 Nichia Corp Nitridhalbleiterlaserelement
US6313482B1 (en) 1999-05-17 2001-11-06 North Carolina State University Silicon carbide power devices having trench-based silicon carbide charge coupling regions therein
US6396080B2 (en) 1999-05-18 2002-05-28 Cree, Inc Semi-insulating silicon carbide without vanadium domination
US6218680B1 (en) 1999-05-18 2001-04-17 Cree, Inc. Semi-insulating silicon carbide without vanadium domination
US20030060013A1 (en) * 1999-09-24 2003-03-27 Bruce D. Marchant Method of manufacturing trench field effect transistors with trenched heavy body
US6461918B1 (en) * 1999-12-20 2002-10-08 Fairchild Semiconductor Corporation Power MOS device with improved gate charge performance
JP2001284584A (ja) 2000-03-30 2001-10-12 Toshiba Corp 半導体装置及びその製造方法
US6504176B2 (en) * 2000-04-06 2003-01-07 Matshushita Electric Industrial Co., Ltd. Field effect transistor and method of manufacturing the same
US6686616B1 (en) * 2000-05-10 2004-02-03 Cree, Inc. Silicon carbide metal-semiconductor field effect transistors
GB2363519A (en) * 2000-06-15 2001-12-19 Zetex Plc Trench MOSFET structure
US7745289B2 (en) * 2000-08-16 2010-06-29 Fairchild Semiconductor Corporation Method of forming a FET having ultra-low on-resistance and low gate charge
US6696726B1 (en) * 2000-08-16 2004-02-24 Fairchild Semiconductor Corporation Vertical MOSFET with ultra-low resistance and low gate charge
US7132712B2 (en) * 2002-11-05 2006-11-07 Fairchild Semiconductor Corporation Trench structure having one or more diodes embedded therein adjacent a PN junction
US7345342B2 (en) * 2001-01-30 2008-03-18 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
US6818513B2 (en) * 2001-01-30 2004-11-16 Fairchild Semiconductor Corporation Method of forming a field effect transistor having a lateral depletion structure
US6710403B2 (en) * 2002-07-30 2004-03-23 Fairchild Semiconductor Corporation Dual trench power MOSFET
US6916745B2 (en) * 2003-05-20 2005-07-12 Fairchild Semiconductor Corporation Structure and method for forming a trench MOSFET having self-aligned features
US6803626B2 (en) 2002-07-18 2004-10-12 Fairchild Semiconductor Corporation Vertical charge control semiconductor device
FI120310B (fi) * 2001-02-13 2009-09-15 Valtion Teknillinen Parannettu menetelmä erittyvien proteiinien tuottamiseksi sienissä
JP2002270840A (ja) * 2001-03-09 2002-09-20 Toshiba Corp パワーｍｏｓｆｅｔ
DE10118405A1 (de) * 2001-04-12 2002-10-24 Infineon Technologies Ag Heterostruktur-Bauelement
US6507046B2 (en) 2001-05-11 2003-01-14 Cree, Inc. High-resistivity silicon carbide substrate for semiconductor devices with high break down voltage
WO2002099169A1 (fr) * 2001-06-04 2002-12-12 The New Industry Research Organization Carbure de silicium monocristal et son procede de production
US6569738B2 (en) * 2001-07-03 2003-05-27 Siliconix, Inc. Process for manufacturing trench gated MOSFET having drain/drift region
GB2395282A (en) * 2001-07-27 2004-05-19 Hewlett Packard Co System monitoring reaction of users to a performance
US6649477B2 (en) * 2001-10-04 2003-11-18 General Semiconductor, Inc. Method for fabricating a power semiconductor device having a voltage sustaining layer with a terraced trench facilitating formation of floating islands
US7736976B2 (en) * 2001-10-04 2010-06-15 Vishay General Semiconductor Llc Method for fabricating a power semiconductor device having a voltage sustaining layer with a terraced trench facilitating formation of floating islands
US7061066B2 (en) * 2001-10-17 2006-06-13 Fairchild Semiconductor Corporation Schottky diode using charge balance structure
US6906350B2 (en) * 2001-10-24 2005-06-14 Cree, Inc. Delta doped silicon carbide metal-semiconductor field effect transistors having a gate disposed in a double recess structure
KR100859701B1 (ko) * 2002-02-23 2008-09-23 페어차일드코리아반도체 주식회사 고전압 수평형 디모스 트랜지스터 및 그 제조 방법
US6686244B2 (en) * 2002-03-21 2004-02-03 General Semiconductor, Inc. Power semiconductor device having a voltage sustaining region that includes doped columns formed with a single ion implantation step
US6838723B2 (en) * 2002-08-29 2005-01-04 Micron Technology, Inc. Merged MOS-bipolar capacitor memory cell
US7224024B2 (en) * 2002-08-29 2007-05-29 Micron Technology, Inc. Single transistor vertical memory gain cell
TWI320571B (en) 2002-09-12 2010-02-11 Qs Semiconductor Australia Pty Ltd Dynamic nonvolatile random access memory ne transistor cell and random access memory array
US7033891B2 (en) * 2002-10-03 2006-04-25 Fairchild Semiconductor Corporation Trench gate laterally diffused MOSFET devices and methods for making such devices
US7576388B1 (en) * 2002-10-03 2009-08-18 Fairchild Semiconductor Corporation Trench-gate LDMOS structures
US6710418B1 (en) 2002-10-11 2004-03-23 Fairchild Semiconductor Corporation Schottky rectifier with insulation-filled trenches and method of forming the same
US6804142B2 (en) * 2002-11-12 2004-10-12 Micron Technology, Inc. 6F2 3-transistor DRAM gain cell
US6956239B2 (en) * 2002-11-26 2005-10-18 Cree, Inc. Transistors having buried p-type layers beneath the source region
US6956256B2 (en) 2003-03-04 2005-10-18 Micron Technology Inc. Vertical gain cell
US7038260B1 (en) * 2003-03-04 2006-05-02 Lovoltech, Incorporated Dual gate structure for a FET and method for fabricating same
JP3971327B2 (ja) * 2003-03-11 2007-09-05 株式会社東芝 絶縁ゲート型半導体装置
US7652326B2 (en) 2003-05-20 2010-01-26 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
EP1519419B1 (en) 2003-09-24 2018-02-21 Nissan Motor Co., Ltd. Semiconductor device and manufacturing method thereof
KR100994719B1 (ko) * 2003-11-28 2010-11-16 페어차일드코리아반도체 주식회사 슈퍼정션 반도체장치
US7368777B2 (en) 2003-12-30 2008-05-06 Fairchild Semiconductor Corporation Accumulation device with charge balance structure and method of forming the same
JP4039376B2 (ja) * 2004-03-09 2008-01-30 日産自動車株式会社 半導体装置
US20050199918A1 (en) * 2004-03-15 2005-09-15 Daniel Calafut Optimized trench power MOSFET with integrated schottky diode
US7352036B2 (en) * 2004-08-03 2008-04-01 Fairchild Semiconductor Corporation Semiconductor power device having a top-side drain using a sinker trench
KR100582374B1 (ko) * 2004-09-08 2006-05-22 매그나칩 반도체 유한회사 고전압 트랜지스터 및 그 제조 방법
JP4913336B2 (ja) * 2004-09-28 2012-04-11 ルネサスエレクトロニクス株式会社 半導体装置
EP1641030B1 (en) * 2004-09-28 2012-01-11 Nissan Motor Co., Ltd. Method of manufacturing a semiconductor device
US7265415B2 (en) * 2004-10-08 2007-09-04 Fairchild Semiconductor Corporation MOS-gated transistor with reduced miller capacitance
US7238224B2 (en) * 2004-10-29 2007-07-03 Hewlett-Packard Development Company, L.P. Fluid-gas separator
US20060091606A1 (en) * 2004-10-28 2006-05-04 Gary Paugh Magnetic building game
US7348612B2 (en) * 2004-10-29 2008-03-25 Cree, Inc. Metal-semiconductor field effect transistors (MESFETs) having drains coupled to the substrate and methods of fabricating the same
US7265399B2 (en) * 2004-10-29 2007-09-04 Cree, Inc. Asymetric layout structures for transistors and methods of fabricating the same
US7326962B2 (en) * 2004-12-15 2008-02-05 Cree, Inc. Transistors having buried N-type and P-type regions beneath the source region and methods of fabricating the same
JP2006202931A (ja) 2005-01-20 2006-08-03 Renesas Technology Corp 半導体装置およびその製造方法
CN101882583A (zh) * 2005-04-06 2010-11-10 飞兆半导体公司 沟栅场效应晶体管及其形成方法
EP1724822A3 (en) * 2005-05-17 2007-01-24 Sumco Corporation Semiconductor substrate and manufacturing method thereof
US7414268B2 (en) 2005-05-18 2008-08-19 Cree, Inc. High voltage silicon carbide MOS-bipolar devices having bi-directional blocking capabilities
US8203185B2 (en) * 2005-06-21 2012-06-19 Cree, Inc. Semiconductor devices having varying electrode widths to provide non-uniform gate pitches and related methods
JP2007013058A (ja) * 2005-07-04 2007-01-18 Toshiba Corp 半導体装置
US7385248B2 (en) * 2005-08-09 2008-06-10 Fairchild Semiconductor Corporation Shielded gate field effect transistor with improved inter-poly dielectric
US7402844B2 (en) * 2005-11-29 2008-07-22 Cree, Inc. Metal semiconductor field effect transistors (MESFETS) having channels of varying thicknesses and related methods
US7728403B2 (en) * 2006-05-31 2010-06-01 Cree Sweden Ab Semiconductor device
US7319256B1 (en) 2006-06-19 2008-01-15 Fairchild Semiconductor Corporation Shielded gate trench FET with the shield and gate electrodes being connected together
US7728402B2 (en) 2006-08-01 2010-06-01 Cree, Inc. Semiconductor devices including schottky diodes with controlled breakdown
US8432012B2 (en) 2006-08-01 2013-04-30 Cree, Inc. Semiconductor devices including schottky diodes having overlapping doped regions and methods of fabricating same
EP2631951B1 (en) 2006-08-17 2017-10-11 Cree, Inc. High power insulated gate bipolar transistors
US7646043B2 (en) * 2006-09-28 2010-01-12 Cree, Inc. Transistors having buried p-type layers coupled to the gate
US7476932B2 (en) * 2006-09-29 2009-01-13 The Boeing Company U-shape metal-oxide-semiconductor (UMOS) gate structure for high power MOS-based semiconductor devices
JP4844330B2 (ja) * 2006-10-03 2011-12-28 富士電機株式会社 炭化珪素半導体装置の製造方法および炭化珪素半導体装置
US8835987B2 (en) 2007-02-27 2014-09-16 Cree, Inc. Insulated gate bipolar transistors including current suppressing layers
US8421148B2 (en) * 2007-09-14 2013-04-16 Cree, Inc. Grid-UMOSFET with electric field shielding of gate oxide
US7687825B2 (en) * 2007-09-18 2010-03-30 Cree, Inc. Insulated gate bipolar conduction transistors (IBCTS) and related methods of fabrication
US8928077B2 (en) * 2007-09-21 2015-01-06 Fairchild Semiconductor Corporation Superjunction structures for power devices
JP2009094203A (ja) * 2007-10-05 2009-04-30 Denso Corp 炭化珪素半導体装置
US8084813B2 (en) * 2007-12-03 2011-12-27 Cree, Inc. Short gate high power MOSFET and method of manufacture
US7772668B2 (en) 2007-12-26 2010-08-10 Fairchild Semiconductor Corporation Shielded gate trench FET with multiple channels
JP5721308B2 (ja) * 2008-03-26 2015-05-20 ローム株式会社 半導体装置
JP5617175B2 (ja) 2008-04-17 2014-11-05 富士電機株式会社 ワイドバンドギャップ半導体装置とその製造方法
TWI362769B (en) * 2008-05-09 2012-04-21 Univ Nat Chiao Tung Light emitting device and fabrication method therefor
US8232558B2 (en) 2008-05-21 2012-07-31 Cree, Inc. Junction barrier Schottky diodes with current surge capability
US20120273916A1 (en) 2011-04-27 2012-11-01 Yedinak Joseph A Superjunction Structures for Power Devices and Methods of Manufacture
US7800196B2 (en) * 2008-09-30 2010-09-21 Northrop Grumman Systems Corporation Semiconductor structure with an electric field stop layer for improved edge termination capability
US8174067B2 (en) 2008-12-08 2012-05-08 Fairchild Semiconductor Corporation Trench-based power semiconductor devices with increased breakdown voltage characteristics
KR20100073665A (ko) * 2008-12-23 2010-07-01 주식회사 동부하이텍 트렌치형 ｍｏｓｆｅｔ 소자 및 방법
JP5588671B2 (ja) 2008-12-25 2014-09-10 ローム株式会社 半導体装置の製造方法
JP2014225692A (ja) * 2008-12-25 2014-12-04 ローム株式会社 半導体装置および半導体装置の製造方法
JP5588670B2 (ja) * 2008-12-25 2014-09-10 ローム株式会社 半導体装置
US8294507B2 (en) 2009-05-08 2012-10-23 Cree, Inc. Wide bandgap bipolar turn-off thyristor having non-negative temperature coefficient and related control circuits
US8193848B2 (en) 2009-06-02 2012-06-05 Cree, Inc. Power switching devices having controllable surge current capabilities
US8629509B2 (en) 2009-06-02 2014-01-14 Cree, Inc. High voltage insulated gate bipolar transistors with minority carrier diverter
US8541787B2 (en) 2009-07-15 2013-09-24 Cree, Inc. High breakdown voltage wide band-gap MOS-gated bipolar junction transistors with avalanche capability
JP2011044513A (ja) * 2009-08-20 2011-03-03 National Institute Of Advanced Industrial Science & Technology 炭化珪素半導体装置
US8354690B2 (en) 2009-08-31 2013-01-15 Cree, Inc. Solid-state pinch off thyristor circuits
JP2011091086A (ja) * 2009-10-20 2011-05-06 Mitsubishi Electric Corp 半導体装置
JP2011134910A (ja) 2009-12-24 2011-07-07 Rohm Co Ltd ＳｉＣ電界効果トランジスタ
WO2011109559A2 (en) 2010-03-02 2011-09-09 Kyle Terrill Structures and methods of fabricating dual gate devices
US9117739B2 (en) 2010-03-08 2015-08-25 Cree, Inc. Semiconductor devices with heterojunction barrier regions and methods of fabricating same
US8415671B2 (en) 2010-04-16 2013-04-09 Cree, Inc. Wide band-gap MOSFETs having a heterojunction under gate trenches thereof and related methods of forming such devices
US8432000B2 (en) 2010-06-18 2013-04-30 Fairchild Semiconductor Corporation Trench MOS barrier schottky rectifier with a planar surface using CMP techniques
US8525254B2 (en) * 2010-08-12 2013-09-03 Infineon Technologies Austria Ag Silicone carbide trench semiconductor device
CN102403256B (zh) * 2010-09-08 2014-02-26 上海华虹宏力半导体制造有限公司 赝埋层及制造方法、深孔接触及三极管
US20120080748A1 (en) * 2010-09-30 2012-04-05 Force Mos Technology Co., Ltd. Trench mosfet with super pinch-off regions
US9224860B2 (en) * 2010-12-10 2015-12-29 Mitsubishi Electric Corporation Trench-gate type semiconductor device and manufacturing method therefor
US20120146111A1 (en) * 2010-12-14 2012-06-14 Shu-Ming Chang Chip package and manufacturing method thereof
JP5498431B2 (ja) 2011-02-02 2014-05-21 ローム株式会社 半導体装置およびその製造方法
JP2014099670A (ja) * 2011-02-02 2014-05-29 Rohm Co Ltd 半導体装置およびその製造方法
US8487371B2 (en) 2011-03-29 2013-07-16 Fairchild Semiconductor Corporation Vertical MOSFET transistor having source/drain contacts disposed on the same side and method for manufacturing the same
US8786010B2 (en) 2011-04-27 2014-07-22 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8772868B2 (en) 2011-04-27 2014-07-08 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8836028B2 (en) 2011-04-27 2014-09-16 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8673700B2 (en) 2011-04-27 2014-03-18 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US9142662B2 (en) 2011-05-06 2015-09-22 Cree, Inc. Field effect transistor devices with low source resistance
US9029945B2 (en) 2011-05-06 2015-05-12 Cree, Inc. Field effect transistor devices with low source resistance
JP5767857B2 (ja) * 2011-05-20 2015-08-19 新電元工業株式会社 トレンチ型ｍｏｓｆｅｔ及びその製造方法
US8664665B2 (en) 2011-09-11 2014-03-04 Cree, Inc. Schottky diode employing recesses for elements of junction barrier array
JP2014531752A (ja) 2011-09-11 2014-11-27 クリー インコーポレイテッドＣｒｅｅ Ｉｎｃ． 改善したレイアウトを有するトランジスタを備える高電流密度電力モジュール
US9373617B2 (en) 2011-09-11 2016-06-21 Cree, Inc. High current, low switching loss SiC power module
US8680587B2 (en) 2011-09-11 2014-03-25 Cree, Inc. Schottky diode
US8618582B2 (en) 2011-09-11 2013-12-31 Cree, Inc. Edge termination structure employing recesses for edge termination elements
US9640617B2 (en) 2011-09-11 2017-05-02 Cree, Inc. High performance power module
EP2602829A1 (en) * 2011-12-07 2013-06-12 Nxp B.V. Trench-gate resurf semiconductor device and manufacturing method
TWI470802B (zh) 2011-12-21 2015-01-21 Ind Tech Res Inst 溝槽式金氧半導體電晶體元件及其製造方法
JP5920010B2 (ja) * 2012-05-18 2016-05-18 住友電気工業株式会社 半導体装置
JP6064366B2 (ja) * 2012-05-18 2017-01-25 住友電気工業株式会社 半導体装置
JP6111673B2 (ja) 2012-07-25 2017-04-12 住友電気工業株式会社 炭化珪素半導体装置
KR101382323B1 (ko) * 2012-11-01 2014-04-08 현대자동차 주식회사 반도체 소자의 제조 방법
KR101382328B1 (ko) * 2012-11-01 2014-04-08 현대자동차 주식회사 반도체 소자 및 그 제조 방법
TWI520337B (zh) 2012-12-19 2016-02-01 財團法人工業技術研究院 階梯溝渠式金氧半場效電晶體及其製造方法
KR101920717B1 (ko) 2013-01-14 2018-11-21 삼성전자주식회사 이중 병렬 채널 구조를 갖는 반도체 소자 및 상기 반도체 소자의 제조 방법
JP5772842B2 (ja) 2013-01-31 2015-09-02 株式会社デンソー 炭化珪素半導体装置
JP6127628B2 (ja) * 2013-03-21 2017-05-17 住友電気工業株式会社 炭化珪素半導体装置
DE102013209256A1 (de) * 2013-05-17 2014-11-20 Robert Bosch Gmbh Metall-Oxid-Halbleiter-Feldeffekttransistor und Verfahren zur Herstellung eines Metall-Oxid-Halbleiter-Feldeffekttransistors
JP6135364B2 (ja) 2013-07-26 2017-05-31 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
JP6230323B2 (ja) 2013-08-01 2017-11-15 株式会社東芝 半導体装置
KR101490937B1 (ko) * 2013-09-13 2015-02-06 현대자동차 주식회사 쇼트키 배리어 다이오드 및 그 제조 방법
JP2015060859A (ja) 2013-09-17 2015-03-30 住友電気工業株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
DE102014200429A1 (de) * 2014-01-13 2015-07-16 Robert Bosch Gmbh Trench-MOSFET-Transistorvorrichtung, Substrat für Trench-MOSFET-Transistorvorrichtung und entsprechendes Herstellungsverfahren
JP6237408B2 (ja) * 2014-03-28 2017-11-29 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
US9893176B2 (en) 2014-12-26 2018-02-13 Fairchild Semiconductor Corporation Silicon-carbide trench gate MOSFETs
US9466709B2 (en) 2014-12-26 2016-10-11 Fairchild Semiconductor Corporation Silicon-carbide trench gate MOSFETs
JP6367760B2 (ja) * 2015-06-11 2018-08-01 トヨタ自動車株式会社 絶縁ゲート型スイッチング装置とその製造方法
KR101807122B1 (ko) * 2015-09-02 2018-01-10 현대자동차 주식회사 반도체 소자의 제조 방법
TWI663725B (zh) 2017-04-26 2019-06-21 國立清華大學 溝槽式閘極功率金氧半場效電晶體之結構
JP6946764B2 (ja) * 2017-06-09 2021-10-06 富士電機株式会社 半導体装置および半導体装置の製造方法
DE102017128633A1 (de) 2017-12-01 2019-06-06 Infineon Technologies Ag Siliziumcarbid-halbleiterbauelement mit grabengatestrukturen und abschirmgebieten
CN107994071A (zh) * 2017-12-11 2018-05-04 电子科技大学 一种异质结沟槽绝缘栅型场效应管
DE102018103973B4 (de) * 2018-02-22 2020-12-03 Infineon Technologies Ag Siliziumcarbid-halbleiterbauelement
TW202226592A (zh) * 2020-08-31 2022-07-01 美商ＧｅｎｅＳｉＣ 半導體股份有限公司 經改良之功率器件之設計及製法
US20230282693A1 (en) * 2022-03-07 2023-09-07 Semiconductor Components Industries, Llc Trench channel semiconductor devices and related methods
CN114628499A (zh) * 2022-05-17 2022-06-14 成都功成半导体有限公司 一种带有沟槽的碳化硅二极管及其制备方法

Family Cites Families (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5462787A (en) * 1977-10-28 1979-05-21 Agency Of Ind Science & Technol Semiconductor device and integrated circuit of the same
US4219835A (en) * 1978-02-17 1980-08-26 Siliconix, Inc. VMOS Mesa structure and manufacturing process
US4705759B1 (en) * 1978-10-13 1995-02-14 Int Rectifier Corp High power mosfet with low on-resistance and high breakdown voltage
US5191396B1 (en) * 1978-10-13 1995-12-26 Int Rectifier Corp High power mosfet with low on-resistance and high breakdown voltage
US4571815A (en) * 1981-11-23 1986-02-25 General Electric Company Method of making vertical channel field controlled device employing a recessed gate structure
US4587712A (en) * 1981-11-23 1986-05-13 General Electric Company Method for making vertical channel field controlled device employing a recessed gate structure
US4974059A (en) * 1982-12-21 1990-11-27 International Rectifier Corporation Semiconductor high-power mosfet device
JPS59231862A (ja) * 1983-06-13 1984-12-26 Nissan Motor Co Ltd 縦型ｍｏｓトランジスタ
US4762806A (en) * 1983-12-23 1988-08-09 Sharp Kabushiki Kaisha Process for producing a SiC semiconductor device
JPS6161441A (ja) * 1984-09-03 1986-03-29 Toshiba Corp 半導体装置の製造方法
JP2615390B2 (ja) * 1985-10-07 1997-05-28 工業技術院長 炭化シリコン電界効果トランジスタの製造方法
JPS6347983A (ja) * 1986-08-18 1988-02-29 Sharp Corp 炭化珪素電界効果トランジスタ
JPS63136568A (ja) * 1986-11-27 1988-06-08 Fujitsu Ltd 半導体装置
EP0279403A3 (en) * 1987-02-16 1988-12-07 Nec Corporation Vertical mos field effect transistor having a high withstand voltage and a high switching speed
JPH0642546B2 (ja) * 1987-05-08 1994-06-01 シャープ株式会社 Ｍｏｓ型半導体装置
US4912064A (en) * 1987-10-26 1990-03-27 North Carolina State University Homoepitaxial growth of alpha-SiC thin films and semiconductor devices fabricated thereon
US4912063A (en) * 1987-10-26 1990-03-27 North Carolina State University Growth of beta-sic thin films and semiconductor devices fabricated thereon
CA1313571C (en) * 1987-10-26 1993-02-09 John W. Palmour Metal oxide semiconductor field-effect transistor formed in silicon carbide
US4981551A (en) * 1987-11-03 1991-01-01 North Carolina State University Dry etching of silicon carbide
US4865685A (en) * 1987-11-03 1989-09-12 North Carolina State University Dry etching of silicon carbide
US4893160A (en) * 1987-11-13 1990-01-09 Siliconix Incorporated Method for increasing the performance of trenched devices and the resulting structure
JP2500807B2 (ja) * 1988-03-04 1996-05-29 日産自動車株式会社 縦型パワ―ｍｏｓトランジスタ
JPH0777262B2 (ja) * 1988-04-19 1995-08-16 日本電気株式会社 縦型電界効果トランジスタ
US5279701A (en) * 1988-05-11 1994-01-18 Sharp Kabushiki Kaisha Method for the growth of silicon carbide single crystals
JPH0783119B2 (ja) * 1988-08-25 1995-09-06 日本電気株式会社 電界効果トランジスタ
JP2670563B2 (ja) * 1988-10-12 1997-10-29 富士通株式会社 半導体装置の製造方法
US5072266A (en) * 1988-12-27 1991-12-10 Siliconix Incorporated Trench DMOS power transistor with field-shaping body profile and three-dimensional geometry
US5230768A (en) * 1990-03-26 1993-07-27 Sharp Kabushiki Kaisha Method for the production of SiC single crystals by using a specific substrate crystal orientation
JP2606404B2 (ja) * 1990-04-06 1997-05-07 日産自動車株式会社 半導体装置
JP2542448B2 (ja) * 1990-05-24 1996-10-09 シャープ株式会社 電界効果トランジスタおよびその製造方法
US5168331A (en) * 1991-01-31 1992-12-01 Siliconix Incorporated Power metal-oxide-semiconductor field effect transistor
US5264713A (en) * 1991-06-14 1993-11-23 Cree Research, Inc. Junction field-effect transistor formed in silicon carbide
US5270554A (en) * 1991-06-14 1993-12-14 Cree Research, Inc. High power high frequency metal-semiconductor field-effect transistor formed in silicon carbide
JP2682272B2 (ja) * 1991-06-27 1997-11-26 三菱電機株式会社 絶縁ゲート型トランジスタ
US5225032A (en) * 1991-08-09 1993-07-06 Allied-Signal Inc. Method of producing stoichiometric, epitaxial, monocrystalline films of silicon carbide at temperatures below 900 degrees centigrade
JPH0582792A (ja) * 1991-09-25 1993-04-02 Toshiba Corp 半導体装置の製造方法
JP3150376B2 (ja) * 1991-09-30 2001-03-26 ローム株式会社 ヘテロ接合バイポーラトランジスタの製法
US5233215A (en) * 1992-06-08 1993-08-03 North Carolina State University At Raleigh Silicon carbide power MOSFET with floating field ring and floating field plate
JP2837033B2 (ja) * 1992-07-21 1998-12-14 三菱電機株式会社 半導体装置及びその製造方法
US5910669A (en) * 1992-07-24 1999-06-08 Siliconix Incorporated Field effect Trench transistor having lightly doped epitaxial region on the surface portion thereof
US5506421A (en) * 1992-11-24 1996-04-09 Cree Research, Inc. Power MOSFET in silicon carbide
US5323040A (en) * 1993-09-27 1994-06-21 North Carolina State University At Raleigh Silicon carbide field effect device
JP3259485B2 (ja) * 1993-12-03 2002-02-25 富士電機株式会社 炭化けい素たて型ｍｏｓｆｅｔ
US5396085A (en) * 1993-12-28 1995-03-07 North Carolina State University Silicon carbide switching device with rectifying-gate
US5471075A (en) * 1994-05-26 1995-11-28 North Carolina State University Dual-channel emitter switched thyristor with trench gate
JPH088429A (ja) * 1994-06-22 1996-01-12 Nippondenso Co Ltd 半導体装置
JP3158973B2 (ja) * 1995-07-20 2001-04-23 富士電機株式会社 炭化けい素縦型ｆｅｔ
JP3369388B2 (ja) * 1996-01-30 2003-01-20 株式会社東芝 半導体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106158660A (zh) * 2015-04-27 2016-11-23 北大方正集团有限公司 沟槽型vdmos制造方法
CN106158661A (zh) * 2015-04-27 2016-11-23 北大方正集团有限公司 沟槽型vdmos制造方法

Also Published As

Publication number Publication date
US5831288A (en) 1998-11-03
WO1997047045A1 (en) 1997-12-11
JP3462506B2 (ja) 2003-11-05
EP0916160A1 (en) 1999-05-19
DE69718477T2 (de) 2003-09-11
ATE231288T1 (de) 2003-02-15
KR100339794B1 (ko) 2002-08-22
US5719409A (en) 1998-02-17
DE69718477D1 (de) 2003-02-20
CA2257232A1 (en) 1997-12-11
JP2000509559A (ja) 2000-07-25
AU3234597A (en) 1998-01-05
CA2257232C (en) 2004-03-30
EP0916160B1 (en) 2003-01-15

Similar Documents

Publication Publication Date Title
KR100339794B1 (ko) 탄화실리콘금속-절연체반도체전계효과트랜지스터
JP3385938B2 (ja) 炭化珪素半導体装置及びその製造方法
US6551865B2 (en) Silicon carbide semiconductor device and method of fabricating the same
US5895939A (en) Silicon carbide field effect transistor with increased avalanche withstand capability
US8564060B2 (en) Semiconductor device with large blocking voltage and manufacturing method thereof
EP0799499B1 (en) Semiconductor device having an insulated gate
US6100111A (en) Method for fabricating a silicon carbide device
CA2567070A1 (en) Silicon carbide devices and fabricating methods therefor
WO1994013017A1 (en) Power mosfet in silicon carbide
US11961904B2 (en) Semiconductor device including trench gate structure and buried shielding region and method of manufacturing
EP0635882A2 (en) A method of fabricating a silicon carbide vertical mosfet
US20210050421A1 (en) Silicon Carbide Device with Trench Gate
KR100514398B1 (ko) 실리콘 카바이드 전계제어 바이폴라 스위치
JP4568930B2 (ja) 炭化珪素半導体装置の製造方法
EP1146566A2 (en) Semiconductor device having regions having a higher dielectric constant and manufacturing method thereof
CN116711080A (zh) 具有多个栅极沟槽的半导体功率装置和形成此装置的方法
EP4241310A1 (en) Trenched power device with improved reliability and conduction
WO2021257634A1 (en) Power devices with a hybrid gate structure
WO2023183215A1 (en) Support shield structures for trenched semiconductor devices
US5786251A (en) Method for producing a channel region layer in a voltage controlled semiconductor device
EP3637474A1 (en) Silicon carbide switch device and manufacturing method therefor
JPH11266015A (ja) 炭化珪素半導体装置の製造方法
KR20230107367A (ko) Finfet 전력 반도체 디바이스들
US20220271121A1 (en) Superjunction semiconductor device having reduced source area and method of manufacturing same

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130502

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20140508

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20150416

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20160419

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20170420

Year of fee payment: 16