KR19990078065A - Frequency divider - Google Patents
Frequency divider Download PDFInfo
- Publication number
- KR19990078065A KR19990078065A KR1019990009344A KR19990009344A KR19990078065A KR 19990078065 A KR19990078065 A KR 19990078065A KR 1019990009344 A KR1019990009344 A KR 1019990009344A KR 19990009344 A KR19990009344 A KR 19990009344A KR 19990078065 A KR19990078065 A KR 19990078065A
- Authority
- KR
- South Korea
- Prior art keywords
- clock
- value
- counter
- signal
- comparison
- Prior art date
Links
- 238000001514 detection method Methods 0.000 claims description 6
- 238000000034 method Methods 0.000 claims 4
- 230000005540 biological transmission Effects 0.000 description 23
- 238000010586 diagram Methods 0.000 description 18
- 238000004891 communication Methods 0.000 description 7
- 230000008859 change Effects 0.000 description 5
- 230000010355 oscillation Effects 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 4
- 230000004044 response Effects 0.000 description 4
- 102000015347 COP1 Human genes 0.000 description 3
- 108060001826 COP1 Proteins 0.000 description 3
- 239000013078 crystal Substances 0.000 description 3
- 238000013461 design Methods 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 description 2
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 description 2
- 101100282455 Arabidopsis thaliana AMP1 gene Proteins 0.000 description 1
- 101100285389 Arabidopsis thaliana HLS1 gene Proteins 0.000 description 1
- 101150030345 COP3 gene Proteins 0.000 description 1
- 101100275320 Coprinopsis cinerea (strain Okayama-7 / 130 / ATCC MYA-4618 / FGSC 9003) COP4 gene Proteins 0.000 description 1
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 description 1
- 101100218464 Haloarcula sp. (strain arg-2 / Andes heights) cop2 gene Proteins 0.000 description 1
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 description 1
- 238000007792 addition Methods 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K21/00—Details of pulse counters or frequency dividers
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Manipulation Of Pulses (AREA)
Abstract
본 발명은 비용 상승을 방지하고, 임의 클록으로부터 얻어진 주파수를 가지는 클록을 발생시킬 수 있는 분주기를 제공하는데, 분주 회로는 분주 신호를 발생시키고, 분주 신호는 기준 클록에 기초를 두고 있으며, 셀렉터는 비교 신호가 제 2 상태를 나타낼 때 분주 회로로부터 분주 신호를 분주 클록으로서 출력시키면서 비교 신호가 제 1 상태를 나타낼 때 분주 회로로부터 분주 신호를 분주 클록으로서 출력시키며, 전환 제어 수단은 셀렉터로부터의 분주 클록의 주파수에 기초하여 제 1 상태 및 제 2 상태를 나타내는 전환 신호를 발생시킨다.The present invention provides a divider capable of preventing cost increases and generating a clock having a frequency derived from an arbitrary clock, where the divider circuit generates a divided signal, the divided signal is based on a reference clock, and the selector When the comparison signal indicates the second state, the division signal is output from the division circuit as the division clock, and the division signal is output as the division clock when the comparison signal indicates the first state, and the switching control means divides the division clock from the selector. A switching signal representing the first state and the second state is generated based on the frequency of.
Description
본 발명은 클록의 주파수를 분주하기 위한 분주기에 관한 것으로, 특히 클록을 요구된 주파수로 발생시키기 위해 클록 주파수를 분주하기 위한 분주기에 관한 것이다.The present invention relates to a divider for dividing a frequency of a clock, and more particularly to a divider for dividing a clock frequency to generate a clock at a required frequency.
종래, 개시-정지 동기 데이터 전송 장치에 있어서, 전송측 장치는 패킷 발생 수단을 포함한다. 패킷 전송 수단은 통신 프로토콜에 정해진 패킷을 발생하여, 패킷의 도움으로 데이터를 수신기측 장치로 전송한다. 상술한 패킷은 오류 정정 코드를 태깅하고, 목적지 어드레스를 전송 데이터로 태깅함으로써 발생된다. 패킷 발생 수단은 패킷이 발생되는 내부에 원래 CPU를 포함한다.Conventionally, in the start-stop synchronous data transmission apparatus, the transmission side apparatus includes a packet generating means. The packet transmitting means generates a packet defined in the communication protocol and transmits the data to the receiver side apparatus with the help of the packet. The above-mentioned packet is generated by tagging an error correction code and tagging a destination address as transmission data. The packet generating means includes the original CPU inside the packet is generated.
발생된 패킷의 전송시, 상술한 전송 프로토콜에 의해 지정된 주파수를 가지는 전송 클록에 뒤이어 패킷은 전송하는 것이 필요하다. 이에 대해, 전송측에 배치된 상술한 장치는 상술한 패킷 발생 수단의 후속 단에 있는 전송 수단을 포함한다. 전송 수단은 전송 클록을 이용하는 패킷을 전송한다. 원래, 패킷 발생 수단내의 클록 발생기는 수정(quartz) 발진기를 이용하여 기준 클록을 발생시킨다. 그러나, 종래 기술은 상술한 전송 수단에 의해 요구된 상술한 전송 클록이 상술한 기준 클록과 종종 일치하지 않는다는 어려움에 직면한다.In the transmission of the generated packet, it is necessary to transmit the packet following the transmission clock having the frequency specified by the above-mentioned transmission protocol. In contrast, the above-described apparatus arranged on the transmitting side includes the transmitting means at a subsequent stage of the above-mentioned packet generating means. The transmission means transmits the packet using the transmission clock. Originally, a clock generator in the packet generating means generates a reference clock using a quartz oscillator. However, the prior art faces the difficulty that the above-mentioned transmission clock required by the above-mentioned transmission means often does not coincide with the above-mentioned reference clock.
이러한 어려움을 해결하기 위해, 전송 수단은 전송 클록을 발생시키기 위한 발진 회로를 포함한다. 상술한 전송 수단은 전송 클록이 기준 클록에서 발생되는 내부의 PLL(위상 동기 루프)을 포함하는 경우가 있다.To solve this difficulty, the transmission means comprises an oscillating circuit for generating a transmission clock. The above-mentioned transmission means may include an internal PLL (phase locked loop) in which the transmission clock is generated from the reference clock.
예를 들어, IRPA(적외선 데이터 협회)의 적외선 통신 표준은 2가지 통신 모드; 첫째 4 Mbps의 통신 속도를 가지고 있고, 둘째 1.152 Mbps의 통신 속도를 가지고 있는 모드를 제공한다. 이러한 2가지 통신 속도를 용이하게 처리하기 위해서, 2개의 발진기는 간단하게 이용될 수 있지만, 단일 발진기의 경우 보다 2배의 발진기 비용, 발진기 영역의 점유 영역, 및 조정 비용이 필요하였다. 더욱이, 1.152 Mbps의 특정 주파수를 가지는 수정 발진기를 대량으로 얻는 것이 곤란하다. 만약 얻을지라도, 생산량이 적기 때문에 고가이다. 더욱이, 코일과 캐패시터 사이에 제공된 공진은 발진용으로 이용되고, 요구된 발진 주파수가 보장되지만, 온도 및 전원 전압의 변화에 기인하여 주파수가 변화되지 않게 하기 위한 소정의 설계 및 주파수 조정이 필요하다.For example, IRPA's infrared communication standard includes two communication modes; The first has a communication speed of 4 Mbps and the second has a communication speed of 1.152 Mbps. In order to easily handle these two communication speeds, the two oscillators could be simply used, but twice the oscillator cost, the occupied area of the oscillator area, and the adjustment cost were required than with a single oscillator. Moreover, it is difficult to obtain large quantities of crystal oscillators having a specific frequency of 1.152 Mbps. If gained, it is expensive because of the low production. Moreover, the resonance provided between the coil and the capacitor is used for oscillation, and the required oscillation frequency is guaranteed, but some design and frequency adjustment is required so that the frequency does not change due to changes in temperature and power supply voltage.
2가지 전송 속도에 대응하여 제공된 클록은 하나의 발진기를 이용하여 발생되고, 2가지 전송 속도의 최소한의 공통 배수 클록, 즉 4.608 ㎓의 클록이 준비될 수 있다. 이러한 클록이 이것의 주파수에서 4000으로 분할되는 것이 제공되면, 1.152 ㎒ 클록이 얻어지고, 1.152 ㎒ 클록이 1152로 분할되는 것이 제공되면, 4 ㎒ 클록이 얻어진다.The clocks provided for the two baud rates are generated using one oscillator, and a minimum common multiple clock of two baud rates, i.e., a clock of 4.608 Hz, can be prepared. If such a clock is provided to be divided into 4000 at its frequency, a 1.152 MHz clock is obtained, and if a 1.152 MHz clock is provided to be divided into 1152, a 4 MHz clock is obtained.
그러나, 발진 주파수는 매우 높고, 이러한 주파수를 하나의 반도체 집적 회로로 실현되는 것이 요구되는 경우, 증가된 제조 단가를 발생시키기 위해서는 수 10 ㎒의 제조 처리 및 수 ㎓의 처리에 따른 2가지 단계가 필요하다.However, when the oscillation frequency is very high and it is required to realize such a frequency as a single semiconductor integrated circuit, two steps are required in order to generate an increased manufacturing cost and several 10 MHz manufacturing processing and several kilohertz processing. Do.
더욱이, 다수의 주파수가 이용되고 높기 때문에, 분주 회로를 통해 행해진 소모 전류가 증가된다는 소정의 문제점이 발생한다. PLL 회로가 분주 회로 대신에 이용되는 경우일지라도 동일한 문제점이 발생된다.Moreover, since a large number of frequencies are used and high, certain problems arise that the current consumption made through the divider circuit is increased. The same problem occurs even if the PLL circuit is used instead of the divider circuit.
다른 방법으로서 48 ㎒의 발진 주파수는, 예를 들어 2가지 통신 속도로 처리하는데 이용되는 경우일 수 있다. 이러한 주파수가 12로 분할되는 경우, 정확한 4 ㎒ 클록이 얻어지지만, 이것이 42로 분할되는 경우, 1.140 ㎒ 클록이 발생된다. 1.142 ㎒가 이용되는 것이 제공되면, 1.152 ㎒에 관련하여 약 1% 에러를 가지는 데, 이것은 패킷 길이가 짧은 경우 전혀 문제가 없는 것이다. 그러나, 긴 패킷이 제공될 때, 최종 점 근처의 데이터, 예를 들어 100 번째 byte 데이터가 선정된 타이밍으로부터 약 1 클록만큼 지연되어 제공된다. 그래서, 수신측 장치는 정확한 데이터를 재발생하지 못한다.Alternatively, an oscillation frequency of 48 MHz may be the case used for processing at two communication rates, for example. If this frequency is divided into 12, an accurate 4 MHz clock is obtained, but if it is divided into 42, a 1.140 MHz clock is generated. Given that 1.142 MHz is used, it has about 1% error with respect to 1.152 MHz, which is no problem at all if the packet length is short. However, when a long packet is provided, data near the last point, for example, the 100th byte data, is provided with a delay of about 1 clock from the predetermined timing. Thus, the receiving device does not regenerate the correct data.
본 발명은 상술한 종래 기술에 따른 문제점을 해결하기 위한 것으로, 비용 상승을 방지할 수 있고, 제조 처리 공정을 증가시키지 않으며, 요구된 주파수의 클록을 임의 클록으로부터 발생시킬 수 있는 분주기를 제공한다.SUMMARY OF THE INVENTION The present invention is to solve the problems according to the prior art described above, and provides a divider capable of preventing a cost increase, increasing the manufacturing process, and generating a clock of a required frequency from an arbitrary clock. .
상술한 목적을 달성하기 위해서, 본 발명의 제 1 특징에 따른 분주기는 입력 클록에 기초를 두고 제 1 클록 및 제 2 클록을 발생시키기 위한 분주 수단; 입력 전환 신호가 제 1 상태를 나타낼 때 제 1 클록을 출력 클록으로서 상술한 분주 수단으로부터 출력시키고, 상기 전환 신호가 제 2 상태를 나타낼 때 제 2 클록을 출력 클록으로서 상기 분주 수단으로부터 출력시키기 위한 전환 수단, 및 상기 제 1 상태 또는 상기 제 2 상태를 나타내는 상기 전환 신호를 발생시켜, 발생된 전환 신호를 상기 전환 수단으로부터의 출력 클록의 주파수에 기초하여 상기 전환 수단으로 출력시키기 위한 전환 제어 수단을 포함하는 것을 특징으로 한다.In order to achieve the above object, the divider according to the first aspect of the present invention comprises: a divider means for generating a first clock and a second clock based on an input clock; Switching for outputting the first clock as the output clock from the division means as described above when the input switching signal indicates the first state and outputting the second clock as the output clock from the division means when the switching signal indicates the second state Means, and switching control means for generating the switching signal indicative of the first state or the second state and outputting the generated switching signal to the switching means based on a frequency of an output clock from the switching means. Characterized in that.
본 발명의 제 2 특징에 따르면, 제 1 특징에 따른 분주기는 상기 분주 수단이 제 1 클록을 발생시키기 위해 입력 클록의 주파수를 분주하고, 상기 제 2 클록을 발생시키기 위해 제 1 클록 발생시에 상기 입력 클록의 주파수를 분주비와의 차 값으로 분주하는 것을 특징으로 한다.According to a second aspect of the invention, a divider according to the first aspect is characterized in that the dividing means divides the frequency of an input clock to generate a first clock, and at the time of generating the first clock to generate the second clock. The frequency of the input clock is divided by a difference value from the division ratio.
본 발명의 제 3 특징에 따르면, 상기 제 1 특징에 따른 분주기는 상기 입력 클록이 카운트되고 오버플로우될 때마다 상기 제 1 클록으로서 오버플로우를 나타내는 신호를 출력시키기 위한 제 1 카운터, 및 상기 제 1 카운터의 계산치가 제 1 설정치와 일치하는 것이 검출될 때마다 상기 제 2 클록으로서 검출 결과를 나타내는 신호를 출력시키기 위해 제 1 설정치가 이미 설정되는 제 1 비교 수단을 포함하는 것을 특징으로 한다.According to a third aspect of the invention, a divider according to the first aspect is a first counter for outputting a signal indicating overflow as the first clock whenever the input clock is counted and overflows, and the first counter is provided. And a first comparing means in which the first setpoint is already set for outputting a signal representing the detection result as the second clock whenever it is detected that the calculated value of the first counter matches the first setpoint.
본 발명의 제 4 특징에 따르면, 상기 제 1 특징에 따른 분주기는 상기 입력 클록을 카운트하기 위한 제 2 카운터, 상기 제 2 카운터의 계산치가 상기 제 2 설정치와 일치되는 것을 검출할 때마다 검출 결과를 상기 제 1 클록으로서 나타내는 신호를 출력시키기 위해 제 2 설정치가 이미 설정되는 제 2 비교 수단, 및 상기 제 2 카운터의 계산치가 제3 설정치와 일치하는 것을 검출할 때마다 검출 결과를 상기 제 2 클록으로서 검출 결과를 나타내는 신호를 출력시키기 위해 제 3 설정치가 이미 설정되는 제 3 비교 수단을 더 포함하는 것을 특징으로 한다.According to a fourth aspect of the present invention, the divider according to the first aspect is a second counter for counting the input clock, and a detection result each time it detects that the calculated value of the second counter matches the second set value. Second comparison means, in which a second set value is already set to output a signal representing as the first clock, and a detection result is detected each time it is detected that the calculated value of the second counter matches the third set value. And third comparing means, in which the third set value is already set, to output a signal indicative of the detection result.
본 발명의 제 5 특징에 따르면, 상기 제 1 특징에 따른 분주기는 상기 출력 클록을 카운트하기 위한 제 3 카운터, 및 상기 제 3 카운터의 계산치가 상기 설정치와 일치하는지의 여부에 따라서 상기 제 1 상태 및 상기 제 2 상태를 나타내는 상기 전환 신호를 발생시키기 위한 제 4 설정치가 이미 설정되는 제 4 비교 수단을 상기 전환 제어 수단이 더 포함하는 것을 특징으로 한다.According to a fifth aspect of the present invention, a divider according to the first aspect is characterized in that the first state is determined according to a third counter for counting the output clock, and whether the calculated value of the third counter matches the set value. And fourth comparing means, in which a fourth set value for generating the switching signal indicative of the second state is already set.
본 발명의 제 6 특징에 따르면, 상기 제 1 특징에 따른 분주기는 상기 출력 클록을 카운트하기 위한 제 4 카운터, 상기 제 4 카운터의 계산치가 상기 제 5 설정치와 일치하는지의 여부에 따라서 상기 제 1 상태 및 상기 제 2 상태를 나타내는 상기 전환 신호를 발생시키기 위한 제 5 설정치가 이미 설정되는 제 5 비교 수단, 및 상기 제 4 카운터의 계산치가 상기 제 5 설정치와 일치할 때 상기 제 4 카운터를 재설정시키기 위한 제 6 설정치가 이미 설정되는 제 6 비교 수단을 상기 전환 제어 수단이 더 포함하는 것을 특징으로 한다.According to a sixth aspect of the present invention, a divider according to the first aspect may include a fourth counter for counting the output clock and the first counter according to whether the calculated value of the fourth counter matches the fifth set value. Fifth comparing means in which a fifth setpoint for generating the switching signal indicative of a state and the second state is already set, and resetting the fourth counter when the calculated value of the fourth counter matches the fifth setpoint. The switching control means further comprises a sixth comparing means in which a sixth set point for the image is already set.
도 1은 본 발명의 제 1의 양호한 실시예인 분주기의 구조를 도시한 블록도.1 is a block diagram showing the structure of a divider as a first preferred embodiment of the present invention;
도 2는 도 1의 분주기에 의한 비교 신호의 발생 상황을 도시한 파형도.FIG. 2 is a waveform diagram illustrating a generation state of a comparison signal by the divider of FIG. 1. FIG.
도 3은 도 1의 분주기에 의한 분주 상황을 도시한 파형도.FIG. 3 is a waveform diagram illustrating a dispensing situation by the divider of FIG. 1. FIG.
도 4는 본 발명의 제 2의 양호한 실시예인 분주기의 구조를 도시한 블록도.Fig. 4 is a block diagram showing the structure of a divider as a second preferred embodiment of the present invention.
도 5a 및 도 5b는 도 4의 분주기에 의한 비교 신호의 발생 상황을 도시한 파형도.5A and 5B are waveform diagrams illustrating a generation state of a comparison signal by the divider of FIG. 4.
도 6은 본 발명의 제 3의 실시예인 분주기의 구조를 도시한 블록도.Fig. 6 is a block diagram showing the structure of a divider as a third embodiment of the present invention.
도 7은 도 6의 분주기에 의한 비교 신호의 발생 상황을 도시한 파형도.FIG. 7 is a waveform diagram illustrating a generation state of a comparison signal by the divider of FIG. 6. FIG.
도 8은 본 발명의 제 4의 양호한 실시예인 분주기의 구조를 도시한 블록도.Fig. 8 is a block diagram showing the structure of a divider as a fourth preferred embodiment of the present invention.
도 9는 도 8의 분주기에 의한 비교 신호의 발생 상황을 도시한 파형도.FIG. 9 is a waveform diagram illustrating a generation state of a comparison signal by the divider of FIG. 8; FIG.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
2 : 셀렉터 2A, 2B, CLR : 단자2: selector 2A, 2B, CLR: terminal
3A, 11 : 카운터 3B, 12, 21, 31 : 비교기3A, 11: Counter 3B, 12, 21, 31: Comparator
3C, 13, 22, 32 : 비교부3C, 13, 22, 32: comparison unit
이하, 첨부 도면을 참조하여 본 발명의 장점, 구성 및 작용을 포함하는 실시예에 대해 상세하게 설명하고자 한다.Hereinafter, with reference to the accompanying drawings will be described in detail an embodiment including the advantages, configurations and actions of the present invention.
본 발명의 소정의 양호한 실시예를 도시한 도면을 참조하여 보다 상세히 설명하고자 한다.Certain preferred embodiments of the present invention will now be described in detail with reference to the drawings.
도 1은 본 발명의 제 1의 양호한 실시예인 분주기의 구조를 개략적으로 도시한 블록도이고, 도 2는 분주기에 의한 비교 신호의 발생 상황을 도시한 파형도이며, 도 3은 분주기에 의한 분주 상태를 도시한 파형도이다. 도 1에 있어서, 가는 신호선(S2, S3)은 단일 신호 발생선을 의미하고, 굵은 신호선(S5, S6)은 다수의 신호선을 의미한다.FIG. 1 is a block diagram schematically showing the structure of a divider which is a first preferred embodiment of the present invention, FIG. 2 is a waveform diagram showing a generation state of a comparison signal by the divider, and FIG. Is a waveform diagram showing a dispensing state. In Fig. 1, the thin signal lines S2 and S3 mean a single signal generation line, and the thick signal lines S5 and S6 mean a plurality of signal lines.
분주기는, 예를 들어 개시-정지 동기와 일치하여 패킷을 데이터 전송 장치(도시하지 않음)내에 특정한 전송 클록으로 전송하기 위한 전송 수단에 이용된다.The divider is used, for example, in transmission means for transmitting a packet to a specific transmission clock in a data transmission apparatus (not shown) in accordance with start-stop synchronization.
도 1에 도시된 바와 같이, 입력 클록으로서 입력된 기준 클록(S1)은 클록이 분할되는 분주 회로(1)에 인가된다. 기준 클록(S1)은 전송측에 배치된 상기 장치내의 클록 발생기(도시하지 않음)의 발진으로부터 얻어진다. 분주 회로(1)는 이미 설정된 분주비와 일치하여 기준 클록(S1)의 주파수를 D1(정수)로 분주함으로써 분주 신호(S2)를 발생시키고, 분주 신호(S2)를 셀렉터(2)의 하나의 입력 단자에 제공된다. 더욱이, 분주 회로(1)는 이미 설정된 분주비와 일치하여 기준 클록(S1)의 주파수를 D2(정수)로 분주함으로써 분주 신호(S3)를 발생시켜 셀렉터(2)의 다른 입력 단자(2B)로 제공된다.As shown in Fig. 1, the reference clock S1 input as an input clock is applied to the division circuit 1 in which the clock is divided. Reference clock S1 is obtained from the oscillation of a clock generator (not shown) in the apparatus arranged on the transmission side. The division circuit 1 generates a division signal S2 by dividing the frequency of the reference clock S1 by D1 (integer) in accordance with the division ratio already set, and generates the division signal S2 by one of the selectors 2. It is provided at the input terminal. Furthermore, the frequency division circuit 1 divides the frequency of the reference clock S1 by D2 (integer) in accordance with the division ratio already set to generate the division signal S3 to the other input terminal 2B of the selector 2. Is provided.
셀렉터(2)는 단자(2A)내에 입력된 분주 신호(S2)와 단자(2B)내에 입력된 분주 신호(S3) 사이의 전환 동작을 비교기(3B)로부터의 비교 신호(S7)에 기초하여 수행하도록 작용한다. 특히, 셀렉터(2)는 비교 신호(S7)를 전환 신호로서 이용한다. 비교 신호(S7)가 값 "0"인 경우, 셀렉터(2)는 단자(2A)내에 입력된 분주 신호(S2)를 분주 클록(S4)으로서 출력시킨다. 대조적으로, 비교 신호(S7)가 "1"인 경우, 셀렉터(2)는 단자(2B)내에 입력된 분주 신호(S3)를 분주 클록(S4)으로서 출력시킨다. 이렇게 발생된 분주기 클록(S4)은 상기 전송 수단의 상기 전송 클록으로서 이용된다.The selector 2 performs switching operation between the divided signal S2 input in the terminal 2A and the divided signal S3 input in the terminal 2B based on the comparison signal S7 from the comparator 3B. To act. In particular, the selector 2 uses the comparison signal S7 as a switching signal. When the comparison signal S7 is the value "0", the selector 2 outputs the divided signal S2 input into the terminal 2A as the divided clock S4. In contrast, when the comparison signal S7 is "1", the selector 2 outputs the divided signal S3 input in the terminal 2B as the divided clock S4. The divider clock S4 generated in this way is used as the transmission clock of the transmission means.
비교기(3B) 및 셀렉터(2)에 접속된 카운터(3A)는 셀렉터(2)로부터 출력된 분주 클록(S4)을 카운트하기 위한 m-adic 카운터이다. 카운터(3A)는 카운트 결과인 계산치(S5)을 비교기(3B)에 입력시킨다. 카운터(3A)가 m-adic 카운터이기 때문에, 카운터는 "0" 내지 "m-1"을 계산치(S5)으로서 출력시킨다. 분주 클록(S4)을 카운트한 결과인 계산치(S5)가 "m-1"과 일치할 때, 카운터(3A)가 오버플로우된다. 그 결과, 카운터(3A)는 계산치(S5)을 소거하고, 분주 클록(S4)의 카운팅을 초기 상태 "0"으로부터 개시한다.The counter 3A connected to the comparator 3B and the selector 2 is an m-adic counter for counting the divided clock S4 output from the selector 2. The counter 3A inputs the calculated value S5 which is the count result to the comparator 3B. Since the counter 3A is an m-adic counter, the counter outputs "0" to "m-1" as the calculated value S5. When the calculated value S5 which is the result of counting the divided clock S4 coincides with "m-1", the counter 3A overflows. As a result, the counter 3A erases the calculated value S5 and starts counting the divided clock S4 from the initial state "0".
비교기(3B)에 접속된 비교부(3C)는 기준 클록(S1)의 주파수를 분주하기 위한 비교치(S6)를 비교기(3B)에 제공한다. 비교값(S6)은 비교부(3C)에 이미 제공된 설정치인데, 이 값은 최대 계산치 "m-1" 보다 작아야 한다.The comparator 3C connected to the comparator 3B provides the comparator 3B with a comparison value S6 for dividing the frequency of the reference clock S1. The comparison value S6 is a set value already provided to the comparison section 3C, which should be smaller than the maximum calculated value "m-1".
비교기(3B)는 비교부(3C)로부터의 비교치(S6)에 기초하여 비교 신호(S7)를 발생시킨다. 특히, 비교기(3B)는 계산치(S5) 및 비교치(S6)를 도 2에 도시된 바와 같이 서로 비교한다. 계산치(S5)이 비교치(S6)보다 작을 경우, 비교기(3B)는 제 1 상태를 나타내는 "0"의 비교 신호(S7)를 발생시킨다. 계산치(S5)가 비교치(S6)를 초과하는 경우, 비교기(3B)는 제 2 상태를 나타내는 "1"의 비교 신호(S7)를 발생시킨다.The comparator 3B generates the comparison signal S7 based on the comparison value S6 from the comparison unit 3C. In particular, comparator 3B compares calculated value S5 and comparison value S6 with each other as shown in FIG. 2. When the calculated value S5 is smaller than the comparison value S6, the comparator 3B generates a comparison signal S7 of "0" indicating the first state. When the calculated value S5 exceeds the comparison value S6, the comparator 3B generates a comparison signal S7 of " 1 " representing the second state.
비교기(3B)는 이러한 비교 신호(S7)를 발생시키고, 비교부(3C)의 비교치(S6)를 변경함으로써 제 1 및 제 2 상태의 기간을 변경시킨다.The comparator 3B generates such a comparison signal S7 and changes the period of the first and second states by changing the comparison value S6 of the comparison section 3C.
다음에 제 1 실시예의 동작에 대해 설명하고자 한다. 도 3에 도시된 바와 같이, 클록 발생기는 클록이 분주 회로(1)내에 반복적으로 입력되는 기준 클록(S1)을 발생시킨다. 기준 클록(S1)에 기초하여 분주 회로(1)는 분주 회로(S2) 및 분주 신호(S3)를 발생시키고, 이렇게 발생된 분주 신호(S2 및 S3)는 이러한 단자(2A 및 2B)에 있는 셀렉터(2)내에 각각 입력된다. 이 때, 카운터(3A)는 6-adic 카운터로 된다고 하고, 분주 신호(S2)는 기준 클록(S1)의 주파수를 2(D1)로 분주함으로써 얻어진다고 하며, 분주 신호는 동일 클록(S1)의 주파수를 4(D2)로 분주함으로써 얻어진다. 분주 회로(2)는 기준 클록(S1)을 카운트하고, 펄스, 즉 분주 신호(S2)를 발생시킴으로써 분주 신호(S2)를 발생시키는데, 기준 클록(S1)은 계산치가 "2"이고, 계산치를 소거할 때 일주기를 지나는 "1"이다.Next, the operation of the first embodiment will be described. As shown in Fig. 3, the clock generator generates a reference clock S1 in which the clock is repeatedly input into the frequency divider 1. As shown in Figs. Based on the reference clock S1, the divider circuit 1 generates the divider circuit S2 and the divider signal S3, and the generated divider signals S2 and S3 are the selectors at these terminals 2A and 2B. It is input in (2), respectively. At this time, the counter 3A is said to be a 6-adic counter, and the divided signal S2 is said to be obtained by dividing the frequency of the reference clock S1 by 2 (D1), and the divided signal is the same as that of the clock S1. It is obtained by dividing the frequency by 4 (D2). The division circuit 2 generates the division signal S2 by counting the reference clock S1 and generating a pulse, that is, the division signal S2. The reference clock S1 has a calculated value of "2", It is "1" passing one cycle when erasing.
이와 유사하게, 분주 회로(1)는 기준 클록(S1)을 카운트하고, 펄스, 즉 분주 신호(S3)를 발생시킴으로써 분주 신호(S3)를 발생시키는데, 기준 클록(S1)은 계산치가 "4"이고 계산치를 소거할 때 한 주기를 지나는 "1"이다.Similarly, the divider circuit 1 generates the divided signal S3 by counting the reference clock S1 and generating a pulse, that is, the divided signal S3, which has a calculated value of "4". And "1" after one period when canceling the calculation.
이와 대조적으로, 비교기(3B)는 상술한 제 1 상태를 나타내는 값 "0"의 비교 신호(S7)를 셀렉터(2)에 입력시킨다. 비교 신호(S7)에 기초하여 셀렉터(2)는 분주 신호(S2)를 분주 클록(S4)으로서 출력시킨다. 카운터(3A)는 분주 클록(S4)을 카운트하여, 카운트 결과인 계산치(S5)를 비교기(3B)내로 입력시킨다. 비교부(3C)에 있어서, "3"은 비교치(S6)로 이미 설정되고, 비교부(3C)는 비교치(S6)를 비교기(3B)내에 입력시킨다. 비교기(3B)는 카운터(3A)로부터의 계산치(S5)를 비교치(S6)와 서로 비교한다. 계산치(S5)가 비교치(S6)보다 작을 경우, 비교기(3B)는 상술한 제 1 상태를 나타내는 값 "0"의 비교 신호(S7)를 발생시켜 셀렉터(2)내에 입력시킨다.In contrast, the comparator 3B inputs the comparison signal S7 of the value " 0 " representing the above-described first state to the selector 2. Based on the comparison signal S7, the selector 2 outputs the divided signal S2 as the divided clock S4. The counter 3A counts the divided clock S4 and inputs the calculated value S5 which is the count result into the comparator 3B. In the comparison unit 3C, "3" is already set to the comparison value S6, and the comparison unit 3C inputs the comparison value S6 into the comparator 3B. The comparator 3B compares the calculated value S5 from the counter 3A with the comparison value S6. When the calculated value S5 is smaller than the comparison value S6, the comparator 3B generates a comparison signal S7 of the value " 0 " representing the above-described first state and inputs it into the selector 2.
도 3에 도시된 바와 같이, 시간(t0)에서 카운터(3A)는 이것의 계산치로 소거되고, 이것의 출력은 "0"으로 된다. 비교기(S7)의 출력이 "0"이기 때문에, 셀렉터(2)는 분주 신호(S2)를 클록 신호(S4)로서 출력시킨다.As shown in Fig. 3, at time t0, the counter 3A is erased with its calculated value, and its output is " 0 ". Since the output of the comparator S7 is "0", the selector 2 outputs the divided signal S2 as the clock signal S4.
시간(t1)에서, 기준 클록(s1)에 "1"이 될 때, 분주 신호(S2)도 "1"로 된다. 시간(t2)에서, 기준 클록이 "1"로 될 때, 분주 신호(S2)는 "0"으로 되고, 말단 연부에서 카운터(3A)는 "1"로 카운트 업시킨다.At the time t1, when the reference clock s1 becomes "1", the divided signal S2 also becomes "1". At the time t2, when the reference clock becomes " 1 ", the divided signal S2 becomes " 0 " and the counter 3A counts up to " 1 " at the terminal edge.
시간(t3)에서, 기준 클록(S1)이 "1"로 될 때, 분주 신호(S2, S3)도 "1"로 된다. 시간(t4)에서, 기준 클록(S1)이 "1"로 될 때, 분주 신호(S2)는 "0"으로 되고, 분주 신호(S2)의 말단 연부에서 카운터(3A)는 "2"만큼 증가된다.At the time t3, when the reference clock S1 becomes "1", the divided signals S2 and S3 also become "1". At time t4, when reference clock S1 becomes " 1 ", divided signal S2 becomes " 0 ", and counter 3A increases by " 2 " at the terminal edge of divided signal S2. do.
또한, 시간(t5 내지 t7)에서, 동일한 동작이 반복된다.Also, at the times t5 to t7, the same operation is repeated.
시간(t8)에서, 카운터(3A)의 계산치(S5)가 "4" 만큼 증가되고, 비교치(S6), 즉 3을 초과할 때, 비교기(3B)는 상술한 제 2 상태를 나타내는 값("1")의 비교 신호(S7)를 발생시켜, 셀렉터(2)내에 입력시킨다. 비교 신호(S7)에 기초하여, 셀렉터(2)는 분주 신호(S3)를 분주 클록(S4)으로서 출력시킨다.At time t8, when the calculated value S5 of the counter 3A is increased by " 4 " and exceeds the comparison value S6, i.e., 3, the comparator 3B is a value representing the second state described above ( A comparison signal S7 of "1" is generated and input into the selector 2. Based on the comparison signal S7, the selector 2 outputs the divided signal S3 as the divided clock S4.
시간(t16)에서, 분주 클록(S4)의 계산치(S5)가 오버플로우할 때, 카운터(3A)는 계산치를 "0"으로 소거하고, 분주 클록(S4)의 카운팅을 초기 상태로부터 개시한다. 그 결과, 계산치(S5)는 "3"의 비교치(S6)보다 작아지게 되고, 비교기(3B)는 상술한 제 1 상태를 나타내는 값("0")의 비교 신호(S7)를 발생시킨다.At time t16, when the calculated value S5 of the divided clock S4 overflows, the counter 3A erases the calculated value to "0" and starts counting the divided clock S4 from the initial state. As a result, the calculated value S5 becomes smaller than the comparison value S6 of "3", and the comparator 3B generates the comparison signal S7 of the value "0" representing the first state described above.
그 후, 비교기(3B)로부터의 비교 신호(S7)에 기초하여, 분주 신호(S2)가 제 1 상태로 출력되고, 분주 신호(S3)가 제 2 상태로 반복 출력된다.Thereafter, based on the comparison signal S7 from the comparator 3B, the divided signal S2 is output in the first state, and the divided signal S3 is repeatedly output in the second state.
그 결과, 분주 클록(S4)은 분주 신호(S2)가 제 1 상태로 발생되고, 분주 신호(S2)가 제 2 상태로 발생되는데, 클록(S4)은 수학식 1로 나타낸 분주비(이하, 분주치라 칭함)에 의해 기준 클록(S1)의 주파수를 분주함으로써 종종 얻어진다.As a result, the divided clock S4 is generated with the divided signal S2 in the first state, and the divided signal S2 is generated with the second state, and the clock S4 has the divided ratio represented by Equation 1 (hereinafter, It is often obtained by dividing the frequency of the reference clock S1 by a division value).
수학식 1에서, "CLK1"은 분주 신호(S2)의 분주치이고, "CLK2"는 분주 신호(S3)의 분주치이다.In Equation 1, "CLK1" is the division value of the division signal S2, and "CLK2" is the division value of the division signal S3.
"CON1"은 카운터(3A)의 오버플로우 값이다. 카운터(3A)가 m-adic 카운터일 때, "CON1"은 "m"으로 된다. "COP1"은 비교치(S6)이다. 0을 초기치로서 취한 "a"를 비교치(S6)로서 설정될 때, "COP1"은 값 "a+1"로 된다. "3"이, 예를 들어 비교치(S6)로서 설정될 때, "COP1"이 값 "4"이다."CON1" is an overflow value of the counter 3A. When the counter 3A is an m-adic counter, "CON1" becomes "m". "COP1" is a comparison value S6. When "a" taking 0 as an initial value is set as the comparison value S6, "COP1" becomes the value "a + 1". When "3" is set, for example as comparison value S6, "COP1" is the value "4".
도 3의 경우에, 분주 신호(S2)가 기준 클록(1)을 2로 분할함으로써 얻어진 주파수를 가지고 있기 때문에, "CLK1"은 값 "2"이고, 분주 신호(S3)는 기준 클록(S1)을 4로 분할함으로써 얻어진 주파수이다. 카운터(3A)가 6-adic 카운터이기 때문에, "CON1"이 값 "6"이다. 더욱이, 도 3의 경우에, 비교부(3C)에 "3"이 비교치(S6)로서 설정되고, "CON1"이 값 "4"로 된다. 이러한 값에 기초하여, 도 3의 경우의 분주치는 식(1)을 이용하면 다음과 같다.In the case of FIG. 3, since the divided signal S2 has a frequency obtained by dividing the reference clock 1 by two, "CLK1" is the value "2", and the divided signal S3 is the reference clock S1. Is the frequency obtained by dividing by four. Since the counter 3A is a 6-adic counter, "CON1" is the value "6". Moreover, in the case of FIG. 3, "3" is set as the comparison value S6 in the comparison part 3C, and "CON1" is set to the value "4". Based on such a value, the division value in the case of FIG. 3 is as follows using Formula (1).
분주치 = 2 x 4/6 + 4 x (1-4/6) = 16/6Dispense = 2 x 4/6 + 4 x (1-4 / 6) = 16/6
예를 들어, 48 ㎒ 기준 클록(S1)의 주파수를 41로 분주함으로써 얻어진 분주 신호, 및 이를 42로 분주함으로써 얻어진 분주 신호(S3)가 발생되고, 카운터(3A)는 3-adic 카운터라고 하고, 비교치(S6)는 0이라고 한다.For example, a divided signal obtained by dividing the frequency of the 48 MHz reference clock S1 by 41 and a divided signal S3 obtained by dividing the frequency by 42 are generated, and the counter 3A is called a 3-adic counter. The comparison value S6 is called zero.
분주치 = 41 x 1/3 + 42 x (1-1/3) = 41.66666Dispense = 41 x 1/3 + 42 x (1-1 / 3) = 41.66666
48 ㎒가 분주치로 분주될 때, 분주 클록(S4)의 평균 주파수는 다음 식과 같다.When 48 MHz is divided into division values, the average frequency of the division clock S4 is as follows.
평균 주파수 = 48/41.66666 - 1.152000Average Frequency = 48 / 41.66666-1.152000
더욱이, 상술한 바와 같이, 4 ㎒를 발생시키기 위해 48 ㎒가 공지된 분주기를 이용하여 12로 분주될 수 있다. 그러므로, 2가지 전송 속도는 하나의 기준 클록에 기초하여 보장되는 것이 용이하게 달성된다.Moreover, as described above, 48 MHz can be divided into 12 using known dividers to generate 4 MHz. Therefore, two transmission rates are easily achieved based on one reference clock.
본 발명의 실시예에 따라서, 분주 클록(S4)의 주파수는 비교부(3C)에 설정된 비교치(S6)에 기초하여 변경되므로, 요구된 주파수는 기준 클록(S1)의 주파수를 분주함으로써 보장된다. 더욱이, 기준 클록(S1)의 주파수가 변경될 수 있으므로, 시판중인 수정 발신기는 기준 클록(S1)을 발생시키는데 유효할 수 있다. 그러므로, 데이터 전송 장치는 가격 상승을 방지할 수 있다.According to the embodiment of the present invention, since the frequency of the divided clock S4 is changed based on the comparison value S6 set in the comparator 3C, the required frequency is ensured by dividing the frequency of the reference clock S1. . Moreover, since the frequency of the reference clock S1 can be changed, a commercially available crystal transmitter can be effective for generating the reference clock S1. Therefore, the data transmission device can prevent the price increase.
더욱이, 기준 클록(S1)의 주파수가 변경되기 때문에, 다른 회로에 의해 이용된 클록이 기준 클록(S1)으로서 유효할 수 있다.Furthermore, since the frequency of the reference clock S1 is changed, a clock used by another circuit can be effective as the reference clock S1.
여기에서 분주 신호(S2, S3)에 대한 분주치는 임의 정수를 취할 수 있지만, 2가지 분주치들 사이의 차는 최소로 작은 것이 양호하다는 것을 알 수 있다. 분주 신호(S2, S3)의 분주치가 약간 상이한 것이 제공되면, 이러한 신호가 셀렉터(2)를 거치면서 변경되어 이로부터 출력될 때, 분주 클록(S4)의 주기의 변동, 즉 지터는 불리하게 증가된다. 분주 신호(S2, S3)의 분주치는 정수로 보다 양호하게 조정될 수 있다. 분주 신호(S2, S3) 사이의 주파수차는 지터가 이러한 경우 감소되기 때문에 감소되는 것이 보다 양호할 수 있다.Here, although the division values for the division signals S2 and S3 may take any integer, it can be seen that the difference between the two division values is preferably at least small. Given that the divided values of the divided signals S2 and S3 are slightly different, when such a signal is changed through the selector 2 and outputted therefrom, the variation of the period of the divided clock S4, i.e., jitter, increases adversely. do. The division values of the division signals S2 and S3 can be better adjusted to integers. The frequency difference between the divided signals S2, S3 may be better reduced since jitter is reduced in this case.
이와 반대로, 이러한 지터가 보다 많거나 적게 제공되고, 분주 신호(S2, S3) 사이의 주파수차가 보다 크거나 작게 제공되면, 분주 신호(S2, S3)를 발생시키기 위한 분주기의 단의 수는 감소될 수 있다.In contrast, if more or less such jitter is provided, and the frequency difference between the divided signals S2 and S3 is provided larger or smaller, the number of stages of the divider for generating the divided signals S2 and S3 is reduced. Can be.
또한, 카운터(3A)의 최대 계산치 "m"은 전송 데이터의 패킷 길이보다 작은 것이 양호할 수 있다. 최대 계산치가 패킷 길이보다 크게 제공되면, 셀렉터(2)가 전환되기 직전의 분주 클록(S4)과 원래 존재하는 클록 사이에는 에러가 증가하므로, 수신측에서 오류로 변조되는 데이터의 가능성이 발생한다. 그러므로, 최대 계산치 "m"는 패킷 길이 이하로 양호하게 반감된다.Further, it may be preferable that the maximum calculated value "m" of the counter 3A is smaller than the packet length of the transmission data. If the maximum calculation value is provided larger than the packet length, the error increases between the divided clock S4 immediately before the selector 2 is switched and the clock that originally exists, so that a possibility of data being modulated into an error occurs at the receiving side. Therefore, the maximum calculation value "m" is halved well below the packet length.
본 발명의 제 1 실시예에 있어서, 계산치(S5)가 비교기(3B)의 비교치(S6)를 초과할 때, 비교 신호(S6)가 제 2 상태로 된다고 기술하였지만, 비교 신호(S6)는 비교치(S6) 이상으로 되는 계산치(S5)를 제공하는 제 2 상태로 되게 한다. 더욱이, 분주 신호(S2, S3)는 기준 클록(S1)이 한 주기를 지나는 "1"로 되고 계산치가 여기에서 소거되도록 펄스가 발생되는 것으로 기술하였을지라도, 상승 연부가 클록으로서 이용되는 것이 제공되면, 50% 듀티 펄스가 발생될 수 있다.In the first embodiment of the present invention, when the calculated value S5 exceeds the comparison value S6 of the comparator 3B, the comparison signal S6 is described as being in the second state, but the comparison signal S6 is The second state is provided to provide the calculated value S5 equal to or greater than the comparison value S6. Moreover, even though the divided signals S2 and S3 are described as having a reference clock S1 being " 1 " passing one cycle and generating a pulse so that the calculated value is erased therein, provided that the rising edge is used as the clock, 50% duty pulses may be generated.
더욱이, 카운터(3A)의 최대 계산치 "m" 및 비교치(S6)가 고정될 수 있거나, 이의 세팅을 CPU로부터 변경될 수 있다.Moreover, the maximum calculation value "m" and the comparison value S6 of the counter 3A can be fixed or its setting can be changed from the CPU.
도 4는 본 발명의 제 2 의 양호한 실시예에 분주기의 구조를 도시한 블록도이고, 도 5는 도 4의 분주기에서 비교 신호의 발생을 도시한 파형도이다.FIG. 4 is a block diagram showing the structure of the divider in the second preferred embodiment of the present invention, and FIG. 5 is a waveform diagram showing the generation of the comparison signal in the divider of FIG.
도 4에 있어서, 본 발명의 분주기는 셀렉터(2), 카운터(3A 및 11), 비교기(3B 및 12), 및 비교기(3C 및 13), 및 카운터(11)가 이용되는 분주 회로(1) 대신에, 비교기(12), 및 비교부(13)를 포함한다. 도면에 있어서, 도 1에 도시된 것과 유사한 부분에는 유사한 참조 번호를 붙였다. 이의 설명은 생략하고자 한다.In Fig. 4, the divider of the present invention is a divider circuit 1 in which a selector 2, counters 3A and 11, comparators 3B and 12, and comparators 3C and 13, and a counter 11 are used. Instead, the comparator 12 and the comparator 13 are included. In the drawings, parts similar to those shown in FIG. 1 are given like reference numerals. Its description will be omitted.
도 4에 있어서, 카운터(11)는 기준 클록(S1)을 카운트하고, "0" 내지 "m-1"을 계산치로서 출력시키기 위한 n-adic 카운터이다. 카운터(11)는 카운트 결과인 계산치(S11)를 비교기(12)내에 입력시킨다. 카운터(11)가 n-adic 카운터이기 때문에, 설계치"n-1"은 카운터(11)에 이미 설정된다. 기준 클록(S1)의 계산치(S11)가 상술한 설계치와 일치할 때, 카운터(11)는 펄스를 출력시키고, 카운터(11)는 다음 클록에서 오버플로우된다. 그 결과, 카운터(11)가 계산치(S11)를 소거하고, 기준 클록(S1)을 초기 상태에서 카운트하기 위해 개시한다.In Fig. 4, the counter 11 is an n-adic counter for counting the reference clock S1 and outputting "0" to "m-1" as calculated values. The counter 11 inputs the calculated value S11 which is the count result into the comparator 12. Since the counter 11 is an n-adic counter, the design value "n-1" is already set in the counter 11. When the calculated value S11 of the reference clock S1 coincides with the design value described above, the counter 11 outputs a pulse, and the counter 11 overflows at the next clock. As a result, the counter 11 erases the calculated value S11 and starts to count the reference clock S1 in the initial state.
계산치(S11)는 도 5(b)에 확대하여 다시 도시한 도 5(A)에 구형파로서 도시되어 있다. 특히, 계산치(S11)는 시간이 결과함에 따라 계단식으로 변경되고, 계산치(S11)가 비교치(S12)와 일치할 때, 펄스(P1)가 발생된다. 계산치(S11)는 다음 기준 클록(S1)이 입력될 때 "0"으로 소거된다.The calculated value S11 is shown as a square wave in FIG. 5A which is enlarged in FIG. 5B again. In particular, the calculated value S11 is changed stepwise as time results, and when the calculated value S11 coincides with the comparison value S12, a pulse P1 is generated. The calculated value S11 is cleared to "0" when the next reference clock S1 is input.
카운트(11)가 셀렉터(2)로부터 출력된 분주 클록(S4)의 펄스를 소거 신호로서 취한다. 특히, 분주 클록(S4)의 펄스가 카운터(11)의 단자(CLR)내에 입력될 때, 카운터(11)는 초기 상태로 소거된다. 카운터(11)는 상술한 오버플로우가 발생하고, 상술한 소거가 발생할 때 펄스를 발생시키고, 펄스를 셀렉터(2)의 단자(2A)내로 분주 신호(S13)로서 입력시킨다. 비교부(13)는 분주 신호(S14)를 발생시키기 위해 비교치(S12)를 입력시킨다. 비교치는 비교부(13)에 이미 설정되는 설정치이다.The count 11 takes the pulse of the divided clock S4 output from the selector 2 as an erase signal. In particular, when the pulse of the divided clock S4 is input into the terminal CLR of the counter 11, the counter 11 is erased to an initial state. The counter 11 generates a pulse when the above-mentioned overflow occurs and the above-mentioned erasure occurs, and inputs the pulse as the divided signal S13 into the terminal 2A of the selector 2. The comparison unit 13 inputs the comparison value S12 to generate the divided signal S14. The comparison value is a set value already set in the comparison section 13.
비교기(12)는 비교 신호를 계산치(S11)에 기초하여 카운터(11)로부터 발생시키고, 비교치(S12)를 비교부(13)로부터 비교하고, 계산치(S11)가 비교치(S12)보다 작은 경우 값 "0"의 비교 신호를 발생시킨다. 계산치(S11)가 비교치(S12)와 일치하는 경우, 비교기(12)는 비교 신호 펄스를 발생시킨다. 비교기(12)는 이러한 비교부(13)로부터의 비교치(S12)에 응답하여 비교 신호 펄스를 발생시키기 위한 타이밍을 변경한다. 비교기(12)는 셀렉터(2)의 단자(2B)내에 발생된 비교 신호를 분주 신호(S14)로서 입력시킨다.The comparator 12 generates a comparison signal from the counter 11 based on the calculated value S11, compares the comparison value S12 from the comparison unit 13, and the calculated value S11 is smaller than the comparison value S12. If a comparison signal of the value "0" is generated. When the calculated value S11 coincides with the comparison value S12, the comparator 12 generates a comparison signal pulse. The comparator 12 changes the timing for generating the comparison signal pulse in response to the comparison value S12 from this comparator 13. The comparator 12 inputs the comparison signal generated in the terminal 2B of the selector 2 as the division signal S14.
다음에 본 발명의 제 2 실시예의 동작에 대해 설명하고자 한다. 클록 발생기(도시하지 않음)가 기준 클록(S1)을 발생시킬 때, 기준 클록(S1)은 카운터(11)내에 발생된다. 도 5A에 도시된 바와 같이, 카운터(11)는 기준 클록(S1)을 카운트하고, 오버플로우(OF1)가 발생하는 경우, 후술한 펄스(P1)를 발생시킨다. 비교부(13)에 있어서, 비교치(S12)는 이미 설정되어 있고, 비교치(12)를 비교기(12)내에 입력시킨다.Next, operation of the second embodiment of the present invention will be described. When the clock generator (not shown) generates the reference clock S1, the reference clock S1 is generated in the counter 11. As shown in Fig. 5A, the counter 11 counts the reference clock S1, and generates the pulse P1 described later when the overflow OF1 occurs. In the comparison unit 13, the comparison value S12 is already set, and the comparison value 12 is input into the comparator 12.
비교기(12)는 카운터(11)로부터의 계산치(S11) 및 비교부(13)로부터의 비교치(S12)를 비교한다. 계산치(S11)가 비교치(S12)보다 작은 경우, 비교기(12)는 "0"의 비교 신호를 발생시킨다.The comparator 12 compares the calculated value S11 from the counter 11 and the comparison value S12 from the comparator 13. When the calculated value S11 is smaller than the comparison value S12, the comparator 12 generates a comparison signal of "0".
그 후, 계산치(S11)가 증가되고, 계산치(S11)가 비교치(S12)와 일치하는 경우, 비교기(12)는 비교 신호 펄스를 발생시킨다. 비교기(12)는 비교 신호를 분주 신호(S14)로서 셀렉터(2)내에 입력시킨다. 발생된 펄스는 도 5(A)에 도시되어 있고 후술한 펄스(P2)이다.Thereafter, the calculated value S11 is increased, and when the calculated value S11 coincides with the comparison value S12, the comparator 12 generates a comparison signal pulse. The comparator 12 inputs the comparison signal into the selector 2 as the divided signal S14. The generated pulse is the pulse P2 shown in Fig. 5A and described later.
대조적으로, 비교기(3B)는 상술한 제 1 상태를 나타내는 값 "0"의 비교 신호(S7)를 셀렉터(2)내로 입력시킨다. 셀렉터(2)는 분주 신호(S13)를 분주 신호(S4)로서 비교 신호(S7)에 기초하여 카운터(11)로 출력시킨다.In contrast, the comparator 3B inputs into the selector 2 a comparison signal S7 of the value " 0 " representing the first state described above. The selector 2 outputs the divided signal S13 as the divided signal S4 to the counter 11 based on the comparison signal S7.
그 결과, 카운터(11)는 기준 클록(S1)의 카운트 업에 의해 야기된 각각의 오버플로우(F1)에 대한 이전 펄스(P1)를 발생시킨다. 펄스(P1)를 포함하는 분주 신호(S13)는 분주 클록(S4)으로서 셀렉터(2)로부터 출력된다.As a result, the counter 11 generates a previous pulse P1 for each overflow F1 caused by the count up of the reference clock S1. The divided signal S13 including the pulse P1 is output from the selector 2 as the divided clock S4.
카운터(3A)의 계산치(S5)가 그 후 증가되고, 계산치(S5)가 비교치(S6)를 초과하는 경우, 비교기(3B)는 상술한 제 2 상태를 나타내는 값 "1"의 비교 신호(S7)를 발생시켜 셀렉터(2)내에 입력시킨다. 셀렉터(2)는 분주 신호(S14)를 분주 클록(S4)으로서 비교 신호(S7)에 기초하여 출력시킨다.When the calculated value S5 of the counter 3A is incremented thereafter and the calculated value S5 exceeds the comparison value S6, the comparator 3B compares the comparison signal of the value " 1 " S7) is generated and input into the selector 2. The selector 2 outputs the divided signal S14 as the divided clock S4 based on the comparison signal S7.
대조적으로, 비교부(13)에 있어서, 비교치(S12)는 이미 설정되어 있고, 비교부(13)는 비교치(S12)를 비교기(12)내에 입력시킨다. 비교기(12)는 카운터(11)로부터의 계산치(S11)를 비교하고, 비교부(13)로부터의 비교치(S12)를 비교한다. 계산치(S11)가 비교치(S12)보다 작을 경우, 비교기(12)는 값 "0"의 비교 신호를 발생시킨다.In contrast, in the comparison unit 13, the comparison value S12 is already set, and the comparison unit 13 inputs the comparison value S12 into the comparator 12. FIG. The comparator 12 compares the calculated value S11 from the counter 11 and compares the comparison value S12 from the comparator 13. When the calculated value S11 is smaller than the comparison value S12, the comparator 12 generates a comparison signal of the value "0".
그 후, 계산치(S11)가 증가되고, 계산치(S11)가 비교치(S12)와 일치할 때, 비교기(12)는 도 5(A)에 도시된 바와 같이 펄스(P2)의 비교 신호를 발생시켜, 발생된 비교 신호를 분주 신호(S14)로서 셀렉터(2) 내로 입력시킨다. 비교기(12)는 계산치(S11)가 비교치(S12)와 일치할 때마다 펄스(P2)를 발생시킨다. 펄스(P2)를 포함하는 분주 신호(S14)는 분주 클록(S4)으로서 셀렉터(2)로부터 출력된다. 이와 동시에, 카운터(11)는 펄스(P2)를 이의 초기 상태로 소거한다. 그 후, 분주 클록(S4)을 발생시키기 위해 비교기(3B)로부터의 비교 신호(S7)에 기초하여 상술한 제 1 상태로의 분주 신호(S13)의 출력 및 상술한 제 2 상태로의 분주 신호(S14)의 출력이 반복된다.Then, when the calculated value S11 is increased and the calculated value S11 coincides with the comparison value S12, the comparator 12 generates a comparison signal of the pulse P2 as shown in Fig. 5A. The generated comparison signal is input into the selector 2 as the divided signal S14. The comparator 12 generates a pulse P2 whenever the calculated value S11 coincides with the comparison value S12. The divided signal S14 including the pulse P2 is output from the selector 2 as the divided clock S4. At the same time, the counter 11 erases the pulse P2 to its initial state. Thereafter, the output of the divided signal S13 to the first state described above and the divided signal to the above-described second state based on the comparison signal S7 from the comparator 3B to generate the divided clock S4. The output of S14 is repeated.
그 결과, 분주 클록(S4)은 기준 클록(S1)을 다음 수학식 2에 의해 나타낸 분주치로 분주함으로써 얻어진 주파수로 된다.As a result, the divided clock S4 becomes a frequency obtained by dividing the reference clock S1 by the divided value represented by the following expression (2).
수학식 2에 있어서, "CON2"는 카운터(11)를 소거하기 위한 값이다. 카운터(3A)가 m-adic 카운터일 때, "CON2"는 "m"으로 되고, "COP2"는 비교치(S12)이다.In Equation 2, "CON2" is a value for erasing the counter 11. When the counter 3A is an m-adic counter, "CON2" becomes "m" and "COP2" is a comparison value S12.
본 발명의 실시예에 따르면, 기준 클록(S1)의 주파수는 비교부(3C)에 설정된 비교치(S6)에 기초한 요구된 클록으로 변경될 수 있다. 비교부(13)에 설정된 비교치(S12)에 기초할 지라도 요구된 클록으로 변경될 수 있다.According to the embodiment of the present invention, the frequency of the reference clock S1 can be changed to the requested clock based on the comparison value S6 set in the comparison section 3C. Even based on the comparison value S12 set in the comparator 13, it can be changed to the required clock.
파라미터(변수)가 증가되기 때문에, 제 1 실시예에서보다 요구된 클록으로 분주치를 변경하는 것이 더 용이해 진다.Since the parameter (variable) is increased, it is easier to change the division value to the required clock than in the first embodiment.
도 6은 본 발명의 제 3 실시예인 분주기의 구조를 개략적으로 도시한 블록도이고, 도 7은 도 6의 분주기의 비교 신호의 동작을 도시한 파형도이다.FIG. 6 is a block diagram schematically illustrating the structure of a divider as a third embodiment of the present invention, and FIG. 7 is a waveform diagram illustrating an operation of a comparison signal of the divider of FIG. 6.
분주기는 도 6에 도시된 바와 같이 셀렉터(2), 카운터(3A 및 11), 비교기(3B, 12, 및 21), 및 비교기(3C, 13, 및 22)를 포함한다.The divider includes a selector 2, counters 3A and 11, comparators 3B, 12, and 21, and comparators 3C, 13, and 22 as shown in FIG.
본 발명의 실시예는 본 발명의 실시예에서 도 4의 분주기 외에 비교기(21) 및 비교부(22)가 제공되는 도 4의 분주기와 상이한 것이다. 도 6에서 도 1 및 도 4에서의 구성 부품과 유사한 부분에는 유사한 참조 번호를 부여했다.The embodiment of the present invention is different from the divider of FIG. 4 in which the comparator 21 and the comparator 22 are provided in addition to the divider of FIG. 4 in the embodiment of the present invention. In Fig. 6, parts similar to those in Figs. 1 and 4 are given similar reference numerals.
도 6에 도시된 바와 같이, 비교부(22)는 후술된 분주 신호(S22)를 발생시키기 위한 비교치(S21)를 비교기(21) 내로 입력시킨다. 비교치(S21)는 비교부(22)에 이미 설정된 설정치이다.As shown in FIG. 6, the comparator 22 inputs a comparison value S21 for generating the divided signal S22 described later into the comparator 21. The comparison value S21 is a set value already set in the comparison unit 22.
비교기(21)는 카운터(11)로부터의 계산치(S11) 및 비교부(22)로부터의 비교치(S21)에 기초하여 비교 신호를 발생시킨다.The comparator 21 generates a comparison signal based on the calculated value S11 from the counter 11 and the comparison value S21 from the comparator 22.
특히, 비교기(21)는 계산치(S11)와 비교치(S21)를 비교하고, 계산치(S11)가 비교치(S21)보다 작을 경우, 비교기(21)는 값 "0"의 비교 신호를 발생시킨다. 계산치(S11)가 비교치(S21)와 일치하는 경우, 비교기(21)는 비교 신호 펄스를 발생시킨다. 그러므로, 비교기(21)는 비교부(22)로부터의 비교치(S21)에 응답하여 펄스를 발생시키기 위한 타이밍을 변경한다.In particular, the comparator 21 compares the calculated value S11 and the compared value S21, and when the calculated value S11 is smaller than the compared value S21, the comparator 21 generates a comparison signal having a value of "0". . When the calculated value S11 coincides with the comparison value S21, the comparator 21 generates a comparison signal pulse. Therefore, the comparator 21 changes the timing for generating the pulse in response to the comparison value S21 from the comparator 22.
비교기(21)는 셀렉터(2)의 단자(2A) 내에서 발생된 비교 신호를 입력한다.The comparator 21 inputs a comparison signal generated in the terminal 2A of the selector 2.
다음에, 본 발명의 제 3 실시예에 따른 동작에 대해 도 6 및 도 7을 참조하여 설명하고자 한다.Next, an operation according to the third embodiment of the present invention will be described with reference to FIGS. 6 and 7.
클록 발생기(도시하지 않음)는 기준 클록(S1)을 발생시키고, 기준 클록(S1)은 카운터(11) 내에 입력된다. 카운터(11)는 기준 클록(S1)을 카운트하고, 계산치(S11)를 도 7에 도시된 바와 같은 비교기(12, 21) 내로 입력시킨다. 비교기(12)는 커운트치(S11)를 이용하여 비교부(13)와 함께 분주 신호(S14)를 발생시킨다.A clock generator (not shown) generates the reference clock S1, and the reference clock S1 is input into the counter 11. The counter 11 counts the reference clock S1 and inputs the calculated value S11 into the comparators 12 and 21 as shown in FIG. The comparator 12 generates the divided signal S14 together with the comparator 13 using the cut value S11.
비교부(22)에서, 비교치(S21)가 이미 설정되어 있고, 비교부(22)는 카운터(11)로부터의 계산치(S11) 및 비교부(22)로부터의 비교치(S21)를 비교한다. 계산치(S11)가 비교치(S21)보다 작을 경우, 비교기(21)는 값 "0"의 비교 신호를 발생시킨다.In the comparison unit 22, the comparison value S21 has already been set, and the comparison unit 22 compares the calculated value S11 from the counter 11 and the comparison value S21 from the comparison unit 22. . When the calculated value S11 is smaller than the comparison value S21, the comparator 21 generates a comparison signal of the value "0".
그 후, 카운터(3A)의 계산치(S11)는 증가되고, 계산치(S11)가 비교치(S21)와 일치하는 경우, 비교기(21)는 비교 신호 펄스를 발생시킨다. 비교기(21)는 비교 신호를 분주 신호(S22)로서 셀렉터(2)의 단자(2A) 내로 입력시킨다. 그러므로, 발생된 펄스는 도 7에 도시되어 있고 후술한 펄스(P3)이다.Thereafter, the calculated value S11 of the counter 3A is increased, and when the calculated value S11 coincides with the comparison value S21, the comparator 21 generates a comparison signal pulse. The comparator 21 inputs the comparison signal into the terminal 2A of the selector 2 as the divided signal S22. Therefore, the generated pulse is the pulse P3 shown in FIG. 7 and described later.
대조적으로, 비교기(3B)는 상술한 제 1 상태를 나타내는 값 "0"의 비교 신호를 셀렉터(2) 내로 입력시킨다.In contrast, the comparator 3B inputs into the selector 2 a comparison signal of the value " 0 " representing the first state described above.
셀렉터(2)는 비교기(21)로부터의 분주 신호(22)를 분주 클록(S4)으로서 비교 신호(S7)에 기초하여 출력시킨다.The selector 2 outputs the divided signal 22 from the comparator 21 as the divided clock S4 based on the comparison signal S7.
상술한 바와 같이, 비교기(21)는 계산치(S11)와 비교치(S21)를 비교한다. 계산치(S11)가 비교치(S21)와 일치할 때마다, 비교기는 도 7에 도시된 바와 같이 펄스(P3)의 비교 신호를 발생시킨다. 이와 동시에, 펄스(P3)에 있어서, 카운터(11)는 이의 초기 상태로 소거된다.As described above, the comparator 21 compares the calculated value S11 with the comparison value S21. Each time the calculated value S11 coincides with the comparison value S21, the comparator generates a comparison signal of the pulse P3 as shown in FIG. At the same time, in pulse P3, the counter 11 is erased to its initial state.
그 후, 카운터(3A)는 계산치(S5)가 비교치(S6), 즉 S5＞S6일 경우, 비교기(3B)는 상술한 제 2 상태를 나타내는 값 "1"의 비교 신호(S7)를 발생시켜, 셀렉터(2) 내로 입력시킨다.Thereafter, the counter 3A, when the calculated value S5 is the comparison value S6, that is, S5 > S6, the comparator 3B generates a comparison signal S7 of the value " 1 " representing the second state described above. And input into the selector 2.
비교 신호(S7)에 있어서, 셀렉터(2)는 비교기(12)로부터의 분주 신호(S13)를 분주 클록(S4)으로서 출력시킨다.In the comparison signal S7, the selector 2 outputs the divided signal S13 from the comparator 12 as the divided clock S4.
그 후, 본 발명의 실시예에 있어서, 분주 클록(S4)을 발생시키기 위해 비교기(3B)로부터의 비교 신호(S7)에 기초하여 상술한 제 1 상태로의 분주 신호(S22)의 출력 및 상술한 제 2 상태로의 분주 신호(S14)의 출력이 반복된다.Then, in the embodiment of the present invention, the output of the divided signal S22 to the above-described first state based on the comparison signal S7 from the comparator 3B to generate the divided clock S4 and the above-mentioned. The output of the divided signal S14 to one second state is repeated.
그 결과, 분주 클록(S4)은 식(3)으로 나타낸 분주치로 기준 클록(S1)의 주파수를 분주함으로써 얻어진 주파수로 된다. 파라미터의 수가 증가되기 때문에, 분주치를 요구된 값으로 변경하는 것이 제 2 실시예보다 더 용이해 진다.As a result, the divided clock S4 becomes a frequency obtained by dividing the frequency of the reference clock S1 at the divided value represented by equation (3). Since the number of parameters is increased, it is easier to change the division value to the required value than in the second embodiment.
여기에서, 수학식 3에 있어서, "COP3"은 비교치(S21)이다.Here, in Equation 3, "COP3" is the comparison value S21.
본 발명의 실시예에 따르면, 기준 클록(S1)의 주파수는 비교부(3C) 및 비교부(13)에 설정된 비교치(S6 및 S12)에 기초하여 변경될 수 있다. 분주 신호(S22)의 펄스를 발생시키기 위한 타이밍이 비교부(22)에 설정된 비교치(S21)에 기초하여 변경되기 때문에, 기준 클록(S1)의 주파수는 비교치(S21)를 가지고 있을 지라도 요구된 클록으로 변경될 수 있다.According to the exemplary embodiment of the present invention, the frequency of the reference clock S1 may be changed based on the comparison values S6 and S12 set in the comparator 3C and the comparator 13. Since the timing for generating the pulse of the divided signal S22 is changed based on the comparison value S21 set in the comparison section 22, the frequency of the reference clock S1 is required even if it has the comparison value S21. Can be changed to a clock.
도 8은 본 발명의 제 4 실시예인 분주기의 구조를 개략적으로 도시한 블록도이고, 도 9는 분주기에서의 비교 신호의 발생을 도시한 파형도이다.8 is a block diagram schematically showing the structure of a divider as a fourth embodiment of the present invention, and FIG. 9 is a waveform diagram showing generation of a comparison signal in the divider.
분주기는 도 8에 도시한 바와 같이 셀렉터(2), 카운터(3A 및 11), 비교기(3B, 12, 21 및 31), 및 비교기(3C, 13, 22 및 32)를 포함한다. 도 8에서 도 1, 도 4 및 도 6의 구성 요소와 동일한 부분에는 동일한 참조 번호를 부여했다. 본 발명의 실시예에 있어서, 도 6의 분주기 내의 구성 부품 외에 비교기(31) 및 비교부(32)가 더 제공된다. 더욱이, 본 발명의 실시예에 있어서, 카운터(3A)의 접속은 계산치(S5)가 카운터(3A)로부터 비교기(31) 내로 입력되도록 변경된다.The divider includes a selector 2, counters 3A and 11, comparators 3B, 12, 21 and 31, and comparators 3C, 13, 22 and 32 as shown in FIG. In FIG. 8, the same reference numerals are given to the same parts as the components of FIGS. 1, 4, and 6. In an embodiment of the present invention, a comparator 31 and a comparator 32 are further provided in addition to the components in the frequency divider of FIG. 6. Further, in the embodiment of the present invention, the connection of the counter 3A is changed so that the calculated value S5 is input into the comparator 31 from the counter 3A.
비교부(32)는 후술한 소거 신호(S33)를 발생시키기 위한 비교치(S31)를 비교기(31) 내로 입력시킨다.The comparator 32 inputs into the comparator 31 a comparison value S31 for generating the erase signal S33 described later.
비교기(31)는 카운터(3A)로부터의 계산치(S5) 및 비교부(32)로부터의 비교치(S31)에 기초하여 비교 신호를 발생시킨다.The comparator 31 generates a comparison signal based on the calculated value S5 from the counter 3A and the comparison value S31 from the comparator 32.
특히, 비교기(31)는 계산치(S5)와 비교치(S31)를 비교하고, 계산치(S5)가 비교치(S31) 보다 작을 경우, 비교기(31)는 값 "0"의 비교 신호를 발생시킨다. 더욱이, 비교기(31)는 계산치(S5)가 비교치(S31)와 일치하는 경우 비교 신호 펄스를 발생시킨다. 그러므로, 비교기(31)는 비교부(32)로부터의 비교치(S31)에 응답하여 비교 신호 펄스를 발생시키기 위한 타이밍을 변경한다. 비교기(31)는 발생된 비교 신호를 소거 신호(S33)로서 카운터(3A)의 단자(CLR) 내로 입력시킨다.Specifically, the comparator 31 compares the calculated value S5 with the compared value S31, and when the calculated value S5 is smaller than the compared value S31, the comparator 31 generates a comparison signal having a value of "0". . Moreover, the comparator 31 generates a comparison signal pulse when the calculated value S5 coincides with the comparison value S31. Therefore, the comparator 31 changes the timing for generating the comparison signal pulse in response to the comparison value S31 from the comparator 32. The comparator 31 inputs the generated comparison signal as the cancellation signal S33 into the terminal CLR of the counter 3A.
다음에, 본 발명의 실시예의 동작에 대해 도 9를 참조하여 기술하고자 한다.Next, operation of the embodiment of the present invention will be described with reference to FIG.
클록 발생기(도시하지 않음)에 의해 발생된 기준 클록(S1)은 카운터(11) 내에 입력된다. 카운터(11)는 도 9에 도시된 바와 같이 기준 클록(S1)을 카운트하고, 계산치(S11)를 비교기(12, 21) 내로 입력시킨다. 비교기(12)는 계산치(S11)를 이용하여 비교부(13)와 함께 분주 신호(S14)를 발생시킨다. 더욱이, 비교기(21)는 계산치(S11)를 이용하여 비교부(22)와 함께 분주 신호를 발생시킨다.The reference clock S1 generated by the clock generator (not shown) is input into the counter 11. The counter 11 counts the reference clock S1 as shown in FIG. 9 and inputs the calculated value S11 into the comparators 12 and 21. The comparator 12 generates the divided signal S14 together with the comparator 13 using the calculated value S11. Further, the comparator 21 generates a divided signal together with the comparator 22 using the calculated value S11.
대조적으로, 비교기(3B)는 상술한 제 1 상태를 나타내는 값 "0"의 비교 신호(S7)를 셀렉터(2) 내로 입력시킨다. 비교 신호(S7)에 기초하여, 셀렉터(2)는 비교기(21)로부터의 분주 신호(S22)를 분주 클록(S4)으로서 출력시킨다.In contrast, the comparator 3B inputs into the selector 2 a comparison signal S7 of the value " 0 " representing the first state described above. Based on the comparison signal S7, the selector 2 outputs the divided signal S22 from the comparator 21 as the divided clock S4.
그 결과, 카운터(3A)는 분주 신호(S22)를 카운트한다.As a result, the counter 3A counts the divided signal S22.
그 후, 카운터(3A)의 계산치(S5)는 증가되고, 계산치(S5)가 비교치(S6)를 초과할 때, 비교기(3B)는 상술한 제 2 상태를 나타내는 값 "1"의 비교 신호(S7)를 발생시켜, 셀렉터(2) 내로 입력시킨다. 비교 신호(S7)에 기초하여, 셀렉터(2)는 비교기(12)로부터의 분주 신호(S14)를 분주 클록(S4)으로 출력시킨다. 카운터(3A)는 발생된 분주 클록(S4)의 펄스를 카운트한다. 비교기(31)는 비교부(32)로부터의 비교치(S31)와 카운터(3A)로부터의 계산치(S5)를 비교한다. 계산치(S5)가 비교치(S31)와 일치한 후, 비교기(31)는 소거 신호(33)를 발생시킨다.Then, the calculated value S5 of the counter 3A is increased, and when the calculated value S5 exceeds the comparison value S6, the comparator 3B compares the signal of the value " 1 " representing the second state described above. S7 is generated and input into the selector 2. Based on the comparison signal S7, the selector 2 outputs the divided signal S14 from the comparator 12 to the divided clock S4. The counter 3A counts the pulses of the divided clock S4 generated. The comparator 31 compares the comparison value S31 from the comparator 32 with the calculated value S5 from the counter 3A. After the calculated value S5 coincides with the comparison value S31, the comparator 31 generates the erase signal 33.
그 결과, 상술한 제 2 상태의 기간은 비교치(S31)에 응답하여 변경되므로, 상술한 제 2 상태의 펄스(P2)의 피크 수는 조정될 수 있다. 그러므로. 분주 클록(S4)은 기준 클록(S1)의 주파수를 다음 수학식 4로 나타낸 분주치로 분주함으로써 얻어진 주파수로 된다.As a result, the period of the above-described second state is changed in response to the comparison value S31, so that the number of peaks of the pulse P2 of the above-described second state can be adjusted. therefore. The divided clock S4 is a frequency obtained by dividing the frequency of the reference clock S1 by the divided value represented by the following expression (4).
수학식 4에 있어서, "COP4"는 비교치(S31)이다.In Equation 4, "COP4" is a comparison value S31.
본 발명의 실시예에 따르면, 기준 클록(S1)의 주파수는 비교기(3C, 13, 및 22)에 설정된 비교치(S6, S12, 및 S21)에 기초하여 요구된 클록으로 변경된다. 분주 클록(34)의 주파수가 상술한 제 2 상태의 기간을 비교부(32)에 설정된 비교치(S31)에 기초하여 변경시킴으로써 조정되기 때문에, 기준 클록(S1)의 주파수는 비교치(S31)에 기초할 지라도 요구된 클록으로 변경될 수 있다. 더욱이, 파라미터의 수가 증가되기 때문에, 분주치는 제 3 실시예 보다 요구된 클록으로 용이하게 된다.According to the embodiment of the present invention, the frequency of the reference clock S1 is changed to the required clock based on the comparison values S6, S12, and S21 set in the comparators 3C, 13, and 22. Since the frequency of the divided clock 34 is adjusted by changing the period of the above-described second state based on the comparison value S31 set in the comparison section 32, the frequency of the reference clock S1 is compared with the comparison value S31. Even based on the clock can be changed to the required clock. Moreover, because the number of parameters is increased, the division value is easier with the required clock than with the third embodiment.
본 발명의 제 1, 제2, 제3, 및 제 4의 양호한 실시예가 보다 상세하게 기술되어 있을지라도, 본 발명의 구체적인 구조는 이에 제한되지 않고, 본 발명의 소정의 변경은 본 발명의 정신을 벗어나지 않고 행해질 수 있다.Although the first, second, third, and fourth preferred embodiments of the present invention are described in more detail, the specific structure of the present invention is not limited thereto, and any change in the present invention is intended to change the spirit of the present invention. It can be done without deviating.
예를 들어, 기준 클록(S1)은 시판중인 수정 발진기를 클록 발생기로서 이용하여 발생될 수 있다. 더욱이, 다른 회로에 이용된 클록이 기준 클록(S1)으로서 이용될 수 있다.For example, the reference clock S1 can be generated using a commercially available crystal oscillator as the clock generator. Moreover, a clock used for another circuit can be used as the reference clock S1.
본 발명에 따르면, 상술한 바와 같이, 입력 클록을 이용하는 상이한 주파수를 가지고 있는 제 1 클록 및 제 2 클록이 발생되고, 제 1 클록 및 제 2 클록이 출력 클록을 제공하도록 전환된다. 그 결과, 입력 클록의 주파수는 요구된 클록으로 변경될 수 있다.According to the present invention, as described above, a first clock and a second clock having different frequencies using the input clock are generated, and the first clock and the second clock are switched to provide an output clock. As a result, the frequency of the input clock can be changed to the required clock.
본 발명에 따르면, 입력 클록의 주파수는 각각의 설정된 값을 조정함으로써 요구된 클록으로 변경될 수 있다.According to the present invention, the frequency of the input clock can be changed to the required clock by adjusting each set value.
본 발명은 양호한 실시예에 관련하여 도시하고 설명하였지만, 당해 분야에 숙련된 기술자들은 본 발명을 여러 가지 양상으로 변경, 생략 및 추가하는 것은 본 발명의 청구 범위 및 의의 내에서 만이 가능하다는 것을 이해하고 있을 것이다.While the invention has been shown and described with reference to preferred embodiments, those skilled in the art will understand that changes, omissions and additions of the invention in various aspects are possible only within the scope and spirit of the invention. There will be.
최종적으로, 본 발명은 본 발명의 참고 문헌으로 이용되고 1998년 3월에 출원된 일본국 특개(화) 제 10-070527호의 우선권에 청구되어 있다.Finally, the present invention is claimed in the priority of Japanese Patent Laid-Open No. 10-070527, which is used as a reference of the present invention and filed in March 1998.
Claims (6)
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP98-070527 | 1998-03-19 | ||
| JP10070527A JPH11274917A (en) | 1998-03-19 | 1998-03-19 | Frequency divider |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990078065A true KR19990078065A (en) | 1999-10-25 |
| KR100342125B1 KR100342125B1 (en) | 2002-06-26 |
Family
ID=13434103
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990009344A KR100342125B1 (en) | 1998-03-19 | 1999-03-19 | Frequency divider |
Country Status (5)
| Country | Link |
|---|---|
| JP (1) | JPH11274917A (en) |
| KR (1) | KR100342125B1 (en) |
| CN (1) | CN1235408A (en) |
| DE (1) | DE19911945A1 (en) |
| TW (1) | TW515142B (en) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3870942B2 (en) * | 2003-10-20 | 2007-01-24 | ソニー株式会社 | Data transmission system and data transmission apparatus |
| DE102004006398B4 (en) | 2004-02-10 | 2006-06-08 | Atmel Germany Gmbh | Method and device for synchronizing a functional unit to a predetermined clock frequency |
| WO2005091506A1 (en) * | 2004-03-11 | 2005-09-29 | Koninklijke Philips Electronics N.V. | Frequency divider |
| US7379723B2 (en) | 2004-07-29 | 2008-05-27 | Silicon Laboratories Inc. | Local oscillator and mixer for transceiver |
| CN102412836B (en) * | 2011-09-30 | 2013-03-27 | 杭州电子科技大学 | Dual programmable subtraction frequency divider |
| CN110545100A (en) * | 2019-09-29 | 2019-12-06 | 曹怡珺 | Low-power-consumption traveling wave frequency division circuit |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03222514A (en) * | 1990-01-26 | 1991-10-01 | Kanzaki Paper Mfg Co Ltd | Pulse signal generating circuit |
-
1998
- 1998-03-19 JP JP10070527A patent/JPH11274917A/en active Pending
-
1999
- 1999-03-16 TW TW088104025A patent/TW515142B/en not_active IP Right Cessation
- 1999-03-17 DE DE19911945A patent/DE19911945A1/en not_active Ceased
- 1999-03-19 CN CN99103070A patent/CN1235408A/en active Pending
- 1999-03-19 KR KR1019990009344A patent/KR100342125B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| TW515142B (en) | 2002-12-21 |
| KR100342125B1 (en) | 2002-06-26 |
| CN1235408A (en) | 1999-11-17 |
| JPH11274917A (en) | 1999-10-08 |
| DE19911945A1 (en) | 1999-09-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101121401B1 (en) | Pll circuit, communication device, and loopback test method of communication device | |
| US6281759B1 (en) | Digital frequency generation method and apparatus | |
| JPH0439690B2 (en) | ||
| KR100195855B1 (en) | Clock synchronization scheme for fractional multiplication systems | |
| KR101526025B1 (en) | Frequency synchronization | |
| KR100342125B1 (en) | Frequency divider | |
| JPH11312962A (en) | Multiplier circuit | |
| JP2000174615A (en) | Method and device for automatically correcting internal clock frequency of integrated circuit | |
| US6677786B2 (en) | Multi-service processor clocking system | |
| KR100360995B1 (en) | Phase locked loop circuit and frequency m0dulation method in the same | |
| JP2004056464A (en) | Frequency correction circuit | |
| JP3649874B2 (en) | Frequency divider circuit | |
| JP4371598B2 (en) | Multiplication clock generation circuit | |
| JP6317550B2 (en) | EMI countermeasure circuit | |
| KR20090064368A (en) | Pseudoperiodic logic signal generator | |
| JP5038323B2 (en) | Jitter injection apparatus, jitter injection method, test apparatus, and communication chip | |
| KR100286695B1 (en) | Apparatus for applying pll reference clock | |
| JP3517314B2 (en) | Clock supply device | |
| JP2000138660A (en) | Clock phase locked loop circuit | |
| JPH1093542A (en) | Numerically controlled oscillation circuit | |
| JP2002057577A (en) | Pll frequency synthesizer | |
| JP2001292058A (en) | Clock frequency divider | |
| JPH0983350A (en) | Clock generation device | |
| JPH0691438B2 (en) | Period control pulse generator | |
| JP2002094497A (en) | Control apparatus |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20080530 Year of fee payment: 7 |
|
| LAPS | Lapse due to unpaid annual fee |