KR19990056766A - 반도체 소자 - Google Patents

Abstract

본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는, 다층 금속배선 구조를 이용하여 셀 영역에 본딩패드들을 배치시킨 반도체 소자에 관한 것이다. 본 발명의 반도체 소자는 외부 회로와의 전기적 접속을 위하여 하층 금속배선과 접속된 다수의 본딩패드들이 상부면에 구비된 반도체 소자로서, 상기 본딩패드들은 셀 영역 상에 배치된 것을 특징으로 한다.

Description

반도체 소자

본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는, 다층 금속배선 구조를 이용하여 셀 영역에 본딩패드들을 배치시킨 반도체 소자에 관한 것이다.

일반적으로, 반도체 제조공정에서는 설계된 단위 셀들을 배열하고, 그들간을 연결시키기 위해 반도체 기판의 예정된 부분에 불순물의 선택적 도입공정과, 절연층과 도전층을 번갈아가면서 적층하는 적층공정 및 패턴을 형성하기 위한 마스크 공정 등을 차례로 실행하여 웨이퍼 상태로된 반도체 소자들 각각에 집적회로를 형성한다.

한편, 상기한 반도체 소자는 그 자체로 제조 공정이 완료되지만, 그 완성된 회로가 외부로부터 쉽게 손상됨은 물론 금속배선이 손상될 염려가 있기 때문에 오염에 대한 장벽과 금속배선의 보호를 위해 반도체 소자의 상부면에 보호막(Passivation Layer)을 형성하게 되며, 이에 따라, 보호막 형성공정 이후에는 상기 보호막의 소정 부분에 홀을 뚫어 외부 회로와의 전기적 접속을 위하여 반도체 소자의 상부면에 구비되는 본딩패드들을 노출시키게 된다.

도 1 은 종래 기술에 따라 제조된 반도체 소자를 설명하기 위한 평면도로서, 도시된 바와 같이, 반도체 소자는 그 내부에 다수개의 셀 영역(A)이 구비되며, 이러한 각각의 셀 영역(A)에는 소정 목적을 달성하기 위한 회로(도시안됨)가 구비된다. 또한, 셀 영역(A)의 주변에는 외부 회로와의 전기적 접속을 위한 본딩패드들(2)이 배치되며, 이러한 본딩패드들(2)은 반도체 소자에 대해서 그의 상부면 중심부 또는 가장자리 부분에 배치하게 된다.

그러나, 상기와 같은 종래의 반도체 소자는 외부 회로와의 전기적 접속을 위한 본딩패드들이 그의 상부면 중심부 또는 가장자리 부분에 배치되기 때문에, 상기 본딩패드 자체의 크기로 인하여 반도체 제조공정시에 금속배선의 길이를 감소시키는 방법 이외에는 반도체 소자의 크기를 감소시키는데 한계가 있었다.

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 반도체 소자의 크기를 감소시키기 위하여 셀 영역에 본딩패드들을 배치시킨 반도체 소자를 제공하는데, 그 목적이 있다.

도 1 은 종래 기술에 따라 제조된 반도체 소자를 설명하기 위한 평면도.

도 2 는 본 발명의 실시예에 따라 제조된 반도체 소자를 설명하기 위한 평면도.

(도면의 주요 부분에 대한 부호의 설명)

A : 셀 영역 2 : 본딩패드

10 : 반도체 소자

상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자는 외부 회로와의 전기적 접속을 위하여 하층 금속배선과 접속된 다수의 본딩패드들이 상부면에 구비된 반도체 소자로서, 상기 본딩패드들은 셀 영역 상에 배치된 것을 특징으로 한다.

본 발명에 따르면, 셀 영역에 본딩패드들을 배치시키기 때문에 반도체 소자의 소형화를 달성할 수 있다.

이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.

도 2 는 본 발명의 실시예에 따라 제조된 반도체 소자를 설명하기 위한 평면도이다. 여기서, 도 1 과 동일한 부분은 동일한 도면부호로 표시한다.

도시된 바와 같이, 본 발명의 반도체 소자(10)는 외부 회로와의 전기적 신호를 주고 받기 위한 본딩패드들(2)을 다층 금속배선 구조를 이용하여 셀 영역(A) 상에 배치시킨다.

여기서, 셀 영역 상에 본딩패드들을 배치시키기 위해서는, 반도체 기판 상의 예정된 부분에 불순물의 선택적 도입공정과, 절연층과 도전층을 적층하는 적층공정, 및 패턴 마스크 공정 등을 차례로 실행하여 집적회로를 형성하되, 다층 금속배선 구조를 이용하여 셀 영역 상에 하층 금속배선과 접속된 본딩패드들을 배치시킨다.

그런 다음, 도시되지는 않았지만, 상기한 반도체 소자의 전면 상에 완성된 회로가 외부로부터 쉽게 오염되는 문제점과 금속배선이 손상되는 것을 방지하기 위하여 보호막을 형성한 후, 이 보호막에 다수의 홀을 뚫어 상기 보호막의 하층에 구비된 각각의 본딩패드들을 노출시킨다.

한편, 상기에서 본딩패드(2)는 저항이 작은 물질을 이용하여 형성하며, 상기한 바와 같이, 각각의 본딩패드들(2)은 반도체 소자의 제조공정에서 형성한 회로들과 다층 금속배선 구조를 이용하여 각각 연결시킨다.

따라서, 종래의 반도체 소자는 셀 영역에는 각종 회로들을 형성하고, 셀 영역의 주변에는 외부 회로와의 전기적 접속을 위한 본딩패드들을 배치시킨 반면에, 본 발명의 실시예에 따른 반도체 소자는 다층 금속배선 구조를 이용하여 셀 영역에 본딩패드들을 배치시키기 때문에 셀 주변 영역을 삭제시켜 반도체 소자의 크기를 최대한 감소시킬 수 있다.

또한, 셀 주변 영역을 삭제시키는 대신에 이 영역을 이용하여 반도체 소자내에 구비되는 각종 회로들의 위치를 재배치시킴으로써, 반도체 소자의 특성을 최적화시킬 수 있다.

이상에서와 같이, 본 발명의 반도체 소자는 외부 회로와의 전기적 접속을 위해 구비되는 본딩패드들을 다층 금속배선 구조를 이용하여 셀 영역 상에 배치되도록 함으로써, 반도체 소자의 소형화를 달성할 수 있다.

아울러, 다양한 목적으로 형성하는 회로들의 위치를 재배치시킬 수 있기 때문에 반도체 소자의 특성을 최적화시킬 수 있다.

한편, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.

Claims (1)

1. 외부 회로와의 전기적 접속을 위하여 하층 금속배선과 접속된 다수의 본딩패드들이 상부면에 구비된 반도체 소자로서,

   상기 본딩패드들은 셀 영역 상에 배치된 것을 특징으로 하는 반도체 소자.