KR19990055492A - 통신 시스템의 사설 교환기 및 이에 구비된 모듈간에 데이터 통신 방법 - Google Patents

통신 시스템의 사설 교환기 및 이에 구비된 모듈간에 데이터 통신 방법 Download PDF

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Abstract

본 발명은 버스라인과 에드레스 라인의 수를 줄여 전체구성을 간단히 하여도 데이터의 전송속도를 크게 향상시킬 수 있도록 한 통신 시스템의 사설 교환기 및 이에 구비된 모듈간에 데이터 통신 방법에 관한 것으로서, 이상과 같은 본 발명은 데이터를 송수신 처리하기 위한 적어도 하나의 제 1모듈과, 상기 제 1모듈의 제어신호에 따라 제 1인터럽트 신호, 클럭신호 및 동기신호를 만들어내는 제 1인터럽트 프로세서와, 데이터를 송수신 처리하기 위한 복수개의 제 2모듈과, 상기 제 2모듈의 제어신호에 따라 인터럽트 트리거 신호를 만들어내고, 상기 제 1인터럽트 프로세서에서 전송되는 인터럽트신호를 수신하는 복수개의 제 2인터럽트 프로세서와, 상기 각각의 제 2모듈이 송신하고자 하는 데이터를 쓰고, 또한 상기 제 1모듈로부터 수신하고자 하는 데이터를 저장하는 복수개의 저장부와, 상기 제 1모듈과 복수개의 저장부 사이에 데이터의 송수신이 이루어지도록 하는 버스부를 포함한다.

Description

통신 시스템의 사설 교환기 및 이에 구비된 모듈간에 데이터 통신 방법
본 발명은 통신 시스템의 사설 교환기 및 이에 구비된 모듈간에 데이터 통신 방법에 관한 것으로서, 더욱 상세하게는 전체 시스템의 구성에서 공통된 백 플랜(back plane)을 갖는 모듈간의 데이터 전송라인 숫자를 최소화시킨 버스라인 및 메모리 라인을 이용하여도 데이터 전송속도를 향상시킬 수 있는 통신 시스템의 사설 교환기 및 이에 구비된 모듈간에 데이터 통신 방법에 관한 것이다.
일반적으로 어느 건물 또는 설정된 지역의 단말기에 연결된 사설 교환기는 E1 내지 T1 트렁크와 같은 중간 연결장치를 통하여 공중 전화망(Public Switched Telephone Network: PSTN)에 연결되어 가입자들 상호간의 내부 통신을 제어하고 또한 사설 교환기의 가입자와 외부 가입자간의 통신을 제어한다. 그런데 하나의 사설교환기로 감당해야 하는 가입자의 수가 통신망의 가입자가 점점 늘어나는 추세이다. 이러한 추세에 비추어 본다면 사설교환기의 용량은 지속적으로 늘어나야 하고, 반면 정보처리 속도는 더욱 빨라져야만 한다.
도 1은 종래의 CDMA 통신 시스템에서의 사설교환기의 내부 구성을 보인 구성블록도이다. 도 1을 참조하면, 종래의 CDMA 통신 시스템에서의 사설교환기는 마스터(master) 모듈(10)와 16개의 슬래이브(slave) 모듈(20a-20n)와, 이 마스터 모듈(10)와 16개의 슬래이브 모듈(20a-20n)간의 통신경로를 제공하는 8라인의 병렬 버스(parallel bus)(30)와, 제어 버스 라인(40)으로 구성된다. 또한, 각 마스터 모듈(10)와 16개의 슬래이브 모듈(20a-20n)에는 데이터를 저장하기 위한 버퍼(13,23) 및 메모리(12,22) 그리고 제어신호의 발생을 제어하기 위한 제어기(11,21)가 각각 구비되어 있다.
이와 같은 구성을 갖는 종래 CDMA 통신 시스템에서의 사설교환기에서 16개의 슬래이브 모듈과 마스터 모듈간의 신호전송은 8ms를 주기로 하여 2ms 동안에 데이터의 송수신을 이루는 방법을 이용한다. 즉, 2ms를 16개의 슬래이브 모듈에 상응하도록 16으로 나누어서 각 모듈에 할당된 시간 동안에만 데이터를 송신할 수 있도록 한다. 이때, 한 개의 모듈에 할당된 한개의 모듈에 할당된 시간은 125μs가 되며, 이 125μs는 다시 송신하는 시간과 수신하는 시간으로 나뉘기 때문에 송신 및 수신동작은 각 65.5μs 동안에 이루어진다. 이때, 이 65.5μs 동안에 일반적으로 16 바이트의 데이터가 송수신되기 때문에 결국 1 바이트를 송수신하는 시간은 3.9μs가 됨을 알 수 있다.
이때의 송신의 의미는 임의의 슬래이브 모듈(20a)이 마스터 모듈(10)로 62.5μs 동안에 16 바이트를 보내는 것이고, 수신은 마스터 모듈(10)이 임의의 슬래이브 모듈(20a)로 62.5μs 동안에 16 바이트를 보내는 것이다.
이와 같은 종래의 데이터 전송 방법에서는 각각의 할당된 시간을 설정된 순서로 점유하여 데이터의 송수신을 실행함으로써 자신이 송수신할 데이터가 없을 때에도 설정된 시간만큼 데이터 버스를 점유한다. 따라서, 일반적으로 8개의 버스라인을 갖는 병렬 버스(30)의 데이터 전송효율을 나쁘게 한다.
또한, 데이터의 전송 시작점이 마스터 모듈(10)에서 제공되는 제어신호(예로서, SLAC)가 "0"이 되면서부터 개시되는데 이렇게 동기되는 것이 도면에 보이지는 않았지만 각 슬래이브 모듈(20a-20n)에 카운터와 같은 주변회로를 각각 구성시켜야만 한다. 이에 따라 전체 버스라인의 설계가 매우 복잡해질 수밖에 없으며, 만일 외부에서 노이지 신호가 유입되면 각각의 슬래이브 모듈(20a-20n)을 동기시키기 위한 클럭이 불안정하게 되어 결국 데이터 전송시 에러가 발생할 확률이 커지는 문제점이 있었다.
본 발명의 목적은 상기에서 언급한 종래의 기술의 문제점을 감안하여 안출한 것으로서, 버스라인과 어드레스 라인의 수를 줄여 전체구성을 간단히 하여도 데이터의 전송속도를 크게 향상시킬 수 있도록 한 통신 시스템의 사설 교환기 및 이에 구비된 모듈간에 데이터 통신 방법을 제공하기 위한 것이다.
이상과 다른 같은 목적을 달성하기 위하여, 본 발명에 따른 사설교환기는 데이터를 송수신 처리하기 위한 적어도 하나의 제 1모듈과, 상기 제 1모듈간의 제어신호에 따라 제 1인터럽트 신호, 클럭신호 및 동기신호를 만들어내는 제 1인터럽트 프로세서와, 데이터를 송수신 처리하기 위한 복수개의 제 2모듈과, 상기 제 2모듈의 제어신호에 따라 인터럽트 트리거 신호를 만들어내고, 상기 제 1인터럽트 프로세서에서 전송되는 인터럽트신호를 수신하는 복수개의 제 2인터럽트 프로세서와, 상기 각각의 제 2모듈이 송신하고자하는 데이터를 쓰고, 또한 상기 제 1모듈로부터 수신하고자 하는 데이터를 저장하는 복수개의 저장부와, 상기 제 1모듈과 복수개의 저장부 사이에 데이터의 송수신이 이루어지도록 하는 버스부를 포함하여 구성된다.
상기의 목적을 달성하기 위하여, 본 발명에 따른 통신 시스템의 사설 교환기내에서 모듈간의 데이터 통신 방법은 다수의 슬래이브 액세스 모듈중 임의의 어느 하나의 슬래이브 액세스 모듈에서 데이터를 마스터 액세스 모듈로 전송하는 방법에 있어서, 제 1인터럽트 신호를 상기 마스터 액세스 모듈로 전송하는 단계와, 상기 슬래이브 액세스 모듈로부터 상기 제 1인터럽트 신호를 받아서 상기 슬래이브 액세스 모듈이 데이터를 저장시켰음을 인식하는 단계와, 상기 저장된 데이터를 리드하는 단계로 이루어진다.
또한, 상기의 또다른 목적을 달성하기 위하여, 본 발명에 따른 통신 시스템의 사설 교환기내에서 모듈간의 데이터 통신 방법은 마스터 액세스 모듈에서 데이터를 다수의 슬래이브 액세스 모듈중 임의의 어느 하나의 슬래이브 액세스 모듈로 전송하는 방법에 있어서, 전송할 데이터를 복수개의 슬래이브 액세스 모듈을 향하여 전송하는 단계와, 상기 데이터를 검출하여 자신의 어드레스 값을 지니고 있으면 이를 수신하여 저장시키는 단계와, 상기 슬래이브 액세스 모듈로 인터럽트 신호를 발생시키는 단계와, 해당 슬래이브 액세스 모듈이 인터럽트 신호를 인지하고 전송된 데이터가 있음을 인식하는 단계와, 저장된 데이터를 리드하는 단계로 이루어진다.
도 1은 종래의 CDMA 통신 시스템에서의 사설교환기의 내부 구성을 보인 구성블록도.
도 2는 본 발명에 따른 CDMA 통신 시스템에서의 사설교환기의 내부 구성을 보인 구성 블록도.
도 3은 도 2에 도시된 슬레이브 액세스 모듈과 연결된 인터럽트 프로세서의 내부 구성을 보인 구성 블록도.
도 4 및 도 5는 도 2에 도시된 마스터 액세스 모듈에 연결된 인터럽트 프로세서의 내부 구성을 보인 구성 블록도.
<도면의 주요부분에 대한 부호의 설명>
100,200a-200n : 액세스 모듈 110 : 인터럽트 프로세서 마스터
210a,210n : 인터럽트 프로세서 슬래이브
300,330,340,350 : 데이터 버스 310 : 리드/라이트 라인
320 : 어드레스 라인 400a-400n : 양방향 FIFO
500a-500n : 어드레스 디코더
이하에서 첨부된 도면을 참조하여 본 발명의 바람직한 일 실시 예에 따른 구성, 동작 및 효과를 상세히 설명한다.
도 2는 본 발명에 따른 CDMA 통신 시스템에서의 사설교환기의 내부 구성을 보인 구성 블록도이다.
도 2를 참조하면, 도 2는 본 발명에 따른 CDMA 통신 시스템에서의 사설교환기는 데이터를 송수신 처리하기 위한 마스터 액세스 모듈(100)과, 마스터 액세스 모듈(100)의 제어신호에 따라 인터럽트 신호(STMINT, MSTINT), 인터럽트 클럭신호(CLOCK) 및 동기신호(SYNC)를 만들어내는 인터럽트 프로세서(110)와, 데이터를 송수신 처리하기 위한 복수개의 슬래이브 액세스 모듈(200a-200n)과, 복수개의 슬래이브 액세스 모듈(200a-200n)의 제어신호에 따라 인터럽트 트리거 신호(ST2-STn)를 만들어내고, 상기 인터럽트 프로세서(110)에서 전송되는 인터럽트신호를 수신하는 복수개의 인터럽트 프로세서(210a-210n)와, 각각의 복수개의 슬래이브 액세스 모듈(200a-200n)이 송신하고자 하는 데이터를 쓰고, 또한 마스터 액세스 모듈(100)로부터 수신하고자 하는 데이터를 저장하는 복수개의 저장부(400a-400n)와, 마스터 액세스 모듈(100)과 복수개의 저장부(400a-400n)사이에 데이터의 송수신이 이루어지도록 하는 버스부(300,310,320)로 구성된다.
여기서, 저장부(400a-400n)는 양방향 선입선출(first in-first out: FIFO) 버퍼가 이용되며, 버스부(300,310,320)는 하나의 리드/라이트(read/write) 라인(310) 및 어드레스 라인(320)을 구비하고, 데이터 버스(300)는 8비트, 16비트, 32비트중 어느 하나가 선택된다.
또한, 도 2에 도시된 바와 같이 마스터 액세스 모듈에 속한 인터럽트 프로세서(110)와 슬래이브 액세스 모듈(200a-200n)에 속한 인터럽트 프로세서(210a-210n)는 적어도 2개의 직렬버스(STMINT,MSTINT)를 통하여 인터럽트 신호를 송수신한다.
이상과 같은 구성을 갖는 본 발명에 따른 통신 시스템의 사설 교환기에서 서로 다른 모듈 즉, 마스터 액세스 모듈(100) 및 임의의 슬래이브 액세스 모듈(200a)간에 데이터 통신을 도 2 내지 도 5를 참조하여 설명하면 다음과 같다.
먼저, 슬래이브 액세스 모듈(200a)에서 데이터를 마스터 액세스 모듈(100)로 전송하는 경우 마스터 액세스 모듈(100)은 인터럽트 신호를 슬래이브 액세스 모듈(200a)로부터 받아서 슬래이브 액세스 모듈(200a)에 연결된 양방향 FIFO(400a)에 유용한 데이터가 있음을 인식하고, 리드/라이트 라인(310)을 통하여 양방향 FIFO(400a)에 저장된 데이터의 내용을 읽는다.
반대로, 마스터 액세스 모듈(100)에서 슬래이브 액세스 모듈(200a)로 데이터를 전송하는 경우, 마스터 액세스 모듈(100)은 슬래이브 액세스 모듈(200a)에 연결된 양방향 FIFO(400a)에 데이터를 어드레스 라인(320)을 통하여 저장시킨다. 이때 각 양방향 FIFO(400a)와 어드레스 라인(320)사이에는 어드레스 데코더(500a)가 구비되었는데, 이 어드레스 데코더(500a)의 역할은 어드레스 라인(320)을 통해 전송되는 데이터를 설정된 특정값과 비교하여 일치하면 받아들여 출력시킨다. 이어, 마스터 액세스 모듈(100)은 인터럽트 프로세서(110)를 통하여 인터럽트 신호를 발생시켜 인터럽트 프로세서(210a)가 인지하도록 한다. 그러면, 슬래이브 액세스 모듈(200a)은 양방향 FIFO(400a)에 유용한 데이터가 저장된 것으로 인식하고, 양방향 FIFO(400a)에 저장된 데이터의 내용을 읽는다.
또한, 두 개의 슬래이브 액세스 모듈간에 데이터 전송이 필요한 경우에는 마스터 액세스 모듈(100)의 중계를 통해 전송한다. 즉, 마스터 액세스 모듈(100)이 데이터를 전송하고자 하는 하나의 슬래이브 액세스 모듈로부터 데이터를 받아 전송되기를 바라는 다른 슬래이브 액세스 모듈로 그 데이터를 전송한다.
이상의 동작을 위해 마스터 액세스 모듈(100)에 연결된 인터럽트 프로세서(110)와 슬래이브 액세스 모듈(200a-200n)에 연결된 인터럽트 프로세서(210a-210n)는 적어도 2개의 직렬버스(STMINT, MSTINT)와 인터럽트 클럭신호(clock), 동기신호(sync)가 이용된다.
즉, 도 2에 도시된 바와 같이, 슬래이브 액세스 모듈(200a)에서 양방향 FIFO(400a)에 전송하고자 하는 데이터를 써넣은 후, 인터럽트 트리거 인가 라인(ST2)을 통하여 인터럽트 제어신호(예를 들면, 1개의 라이징 에지를 갖는 신호)를 발생시키면 도 3에 도시된 마스터 액세스 모듈(100)의 CS_INT(211) 단자에 신호가 전달되어 디-플리플롭(D1)에 "1"의 하이레벨 신호를 갖게 하고 논리합게이트(OR1)의 로직 레벨이 "0"이 되었을 때 출력단(214)의 인터럽트 신호(STMINT)가 "0"이 되게 한다. 논리합게이트(OR2)의 출력신호(216)는 카운터(UC1)의 출력단자(Q0,Q1,Q2,Q3)를 슬래이브 번호(SN0,SN1,SN2,SN3)와 4개의 배타적 논리합 게이트(XR1-XR4)를 통하여 비교하여 같은 값을 갖게 될 때 "0"의 레벨을 갖게 된다. 카운터(UC1)는 마스터 액세스 모듈(100)에 연결된 인터럽트 프로세서(110)에서 제공되는 클럭신호(clock) 및 동기신호(sync)를 통해 동기를 맞추어 동작한다. 이때, 카운터(UC1)의 클리어 단자(CD)에 "0"의 레벨이 주어지면 다음 클럭의 링 에지에서 카운터(UC1)의 출력단자(Q0,Q1,Q2,Q3)의 값이 모두 "0"의 값을 갖게 된다.
도 4 및 도 5는 도 2에 보인 인터럽트 프로세서(110)의 내부 구성을 나타낸다.
도 2에 도시된 인터럽트 신호(STMINT)는 도 4에 보인 인터럽트 신호(STMINT)이며, 쉬프트 레지스터(SR1,SR2)를 통하면서 이동(shift)되며, 클럭신호(CL1)에 의해 래칭(latching)되는 순간 디-플립플롭(D3)을 통하여 인터럽트 요청신호(IRQ)가 발생하고 (즉, "0"의 로직 레벨이 되며) 디-플립플롭(D4)은 인터럽트 수신신호(IACK)에 의해서 제거된다. 즉, "1"의 로직 레벨이 된다.
도 2의 마스터 액세스 모듈(100)은 인터럽트 제어신호(ST1)와 리드/라이트 라인(310)을 각각 "0"과 "1"로 하여 도 2에 도시된 데이터 버스(300)를 통하여 도 4에 도시된 디-플립플롭(D3,D4)에 래치된 값을 읽게 된다. 이 값들은 ㅁ번째 슬래이브 액세스 모듈에서 인터럽트 신호가 발생되었는지를 나타낸다.
도 5에 도시된 디-플립플롭(D5,D6)에 데이터가 쓰여지면 그 값에 해당하는 회로동작에 의해 인터럽트 신호(MTSINT)에 "0"의 값이 인가되고 도 3에 보인 인터럽트 신호(MTSINT)에 연결되어 논리합 게이트(OR2)의 출력신호와 논리합 게이트(OR3)에서 오어 연산되어 디-플립플롭(D2)를 클럭킹하여 인터럽트 요청신호(IRQ)를 발생시키게 된다. 즉, 인터럽트 수신신호(IACK)에 의해 인터럽트 요청신호(IRQ)가 "1"이 된다.
이상과 같은 본 발명에 따르면, 하나의 마스터 액세스 모듈과 다수개의 슬래이브 액세스 모듈이 구비된 사설 교환기에서, 종래에는 모든 슬래이브 액세스 모듈에 카운터와 같은 주변회로를 각각 구성시켜 전체 버스라인의 설계가 매우 복잡했지만, 본 발명에서는 복수개의 슬래이브 액세스 모듈에 양방향 FIFO를 각각 구비시킨 상태에서 하나의 리드/라이트 라인 및 어드레스 라인과 데이터 버스만을 구비시키고, 오직 2개의 직렬 버스를 통하여 인터럽트 신호를 서로 주고 받게 구성시켜 회로의 구성이 더욱 간단해졌으면서도, 데이터의 처리속도는 오히려 더욱 빨라진 효과를 갖는다. 또한, 이러한 단순한 구성으로 외부에서 노이지신호의 유입을 근원적으로 예방할 수 있기 때문에 데이터 전송시 에러가 발생할 확률이 현저하게 줄어드는 효과도 갖는다.

Claims (11)

  1. 데이터를 송수신 처리하기 위한 적어도 하나의 제 1모듈과,
    상기 제 1모듈의 제어신호에 따라 제 1인터럽트 신호, 클럭신호 및 동기신호를 만들어내는 제 1인터럽트 프로세서와,
    데이터를 송수신 처리하기 위한 복수개의 제 2모듈과,
    상기 제 2모듈의 제어신호에 따라 인터럽트 트리거 신호를 만들어내고, 상기 제 1인터럽트 프로세서에서 전송되는 인터럽트신호를 수신하는 복수개의 제 2인터럽트 프로세서와,
    상기 각각의 제 2모듈이 송신하고자 하는 데이터를 쓰고, 또한 상기 제 1모듈로부터 수신하고자 하는 데이터를 저장하는 복수개의 저장부와,
    상기 제 1모듈과 복수개의 저장부 사이에 데이터의 송수신이 이루어지도록 하는 버스부를 포함하여 구성된 것을 특징으로 하는 통신 시스템의 사설 교환기.
  2. 제 1항에 있어서, 상기 복수개의 저장부는 양방향 선입선출(first in-first out: FIFO) 버퍼인 것을 특징으로 하는 통신 시스템의 사설 교환기.
  3. 제 1항에 있어서, 상기 버스부는 하나의 리드/라이트(read/write) 라인 및 어드레스 라인을 구비한 것을 특징으로 하는 통신 시스템의 사설 교환기.
  4. 제 1항에 있어서, 상기 버스부는 데이터를 전송하기 위해 8비트, 16비트, 32비트중 어느 하나를 갖는 데이터 버스를 구비한 것을 특징으로 하는 통신 시스템의 사설 교환기.
  5. 제 1항에 있어서, 상기 제 1 및 복수개의 제 2인터럽트 프로세서는 적어도 2개의 직렬버스를 통하여 상기 인터럽트 신호를 송수신하는 것을 특징으로 하는 통신 시스템의 사설 교환기.
  6. 다수의 슬래이브 액세스 모듈중 임의의 어느 하나의 슬래이브 액세스 모듈에서 데이터를 마스터 액세스 모듈로 전송하는 방법에 있어서,
    제 1인터럽트 신호를 상기 마스터 액세스 모듈로 전송하는 단계와,
    상기 슬래이브 액세스 모듈로부터 상기 제 1인터럽트 신호를 받아서 상기 슬래이브 액세스 모듈이 데이터를 저장시켰음을 인식하는 단계와,
    상기 저장된 데이터를 리드하는 단계로 이루어진 것을 특징으로 하는 통신 시스템의 사설 교환기내에서 모듈간의 데이터 통신 방법.
  7. 제 6항에 있어서, 상기 저장된 데이터를 리드할 때는 먼저 라이트된 데이터가 먼저 리드되며, 상기 마스터 액세스 모듈 또는 슬래이브 액세스 모듈의 양방향으로 실행되는 것을 특징으로 하는 통신 시스템의 사설 교환기내에서 모듈간의 데이터 통신 방법.
  8. 마스터 액세스 모듈에서 데이터를 다수의 슬래이브 액세스 모듈중 임의의 어느 하나의 슬래이브 액세스 모듈로 전송하는 방법에 있어서,
    전송할 데이터를 복수개의 슬래이브 액세스 모듈을 향하여 전송하는 단계와,
    상기 데이터를 검출하여 자신의 어드레스 값을 지니고 있으면 이를 수신하여 저장시키는 단계와,
    상기 슬래이브 액세스 모듈로 인터럽트 신호를 발생시키는 단계와,
    해당 슬래이브 액세스 모듈이 인터럽트 신호를 인지하고 전송된 데이터가 있음을 인식하는 단계와,
    저장된 데이터를 리드하는 단계로 이루어진 것을 특징으로 하는 통신 시스템의 사설 교환기내에서 모듈간의 데이터 통신 방법.
  9. 제 8항에 있어서, 상기 저장된 데이터를 리드 할 때는 먼저 라이트된 데이터가 먼저 리드되며, 상기 마스터 액세스 모듈 또는 슬래이브 액세스 모듈의 양방향으로 실행되는 것을 특징으로 하는 통신 시스템의 사설 교환기내에서 모듈간의 데이터 통신 방법.
  10. 하나의 마스터 액세스 모듈을 포함하고, 다수의 슬래이브 액세스 모듈중 임의의 어느 두개의 슬래이브 액세스 모듈간에 데이터를 전송하는 방법에 있어서,
    전송할 데이터를 상기 마스터 액세스 모듈로 전송하는 단계와,
    상기 데이터를 복수개의 슬래이브 액세스 모듈을 향하여 전송하는 단계와,
    상기 전송되는 데이터를 검출하여 자신의 어드레스 값을 지니고 있으면 이를 수신하여 저장시키는 단계와,
    상기 슬래이브 액세스 모듈로 인터럽트 신호를 발생시키는 단계와,
    해당 슬래이브 액세스 모듈이 인터럽트 신호를 인지하고 전송된 데이터가 있음을 인식하는 단계와,
    저장된 데이터를 리드하는 단계로 이루어진 것을 특징으로 하는 통신 시스템의 사설 교환기내에서 모듈간의 데이터 통신 방법.
  11. 제 10항에 있어서, 상기 저장된 데이터를 리드할 때는 먼저 라이트된 데이터가 먼저 리드되며, 상기 마스터 액세스 모듈 또는 슬래이브 액세스 모듈의 양방향으로 실행되는 것을 특징으로 하는 통신 시스템의 사설 교환기내에서 모듈간의 데이터 통신 방법.
KR1019970075438A 1997-12-27 1997-12-27 통신시스템의사설교환기및이에구비된모듈간에데이터통신방법 KR100269338B1 (ko)

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