KR100313933B1 - 데이터전송제어장치 - Google Patents

Abstract

본 발명은 버스 폭(width)과 클럭이 다른 시스템간의 데이터 전송시 전송할 데이터를 임시로 저장할 경우 불필요한 데이터는 저장 및 전송시키지 않음으로써 데이터 전송효율을 향상시킬 수 있는 데이터 전송 제어 장치에 관한 것이다. 이와 같은 본 발명은 넓은 버스용 버퍼 메모리와, 로컬 버퍼 메모리에 각각의 주소 발생기가 구비되어 유효하지 않은 데이터는 제거하고 유효한 데이터만 라이트하도록 라이트 어드레스 값을 만들기 때문에 전체 데이터의 전송 효율이 높다.

Description

데이터 전송 제어 장치{Data Transmission Control Apparatus}

본 발명은 데이터 전송 제어 장치에 관한 것으로서, 더욱 상세하게는 버스 폭(width)과 클럭이 다른 시스템간의 데이터 전송시 데이터 전송효율을 높이기 위한 데이터 전송 제어 장치에 관한 것이다.

일반적으로 컴퓨터와 같은 제품을 설계할 때에 시스템의 주요 데이터를 전송하기 위한 넓은 버스와 한정된 영역 내에서 데이터를 전송하는 좁은 버스를 설계하게된다. 하나의 시스템에서 이렇게 두 종류의 버스를 쓰는 이유는 가급적 제품의 효율성을 높이고 단가를 줄이기 위해 메모리 용량에 맞는 버스를 적용하기 때문이다.

이런 버스간의 데이터 전송을 할 경우에는 각 버스에서 출력된 데이터가 메모리에 저장된 후 전송되는데 이때 데이터가 설정된 비트 단위 예를 들어 4비트씩 양방향으로 전송된다. 따라서, 유효하지 않은 데이터도 유효한 데이터와 함께 전송되므로 결국 전체 데이터의 전송효율을 저하시키게 되며, 멀티 기능 수행시 그만큼 전체 시스템에 과부하가 인가되는 문제점이 있었다.

본 발명은 이상에서 설명한 종래 기술의 문제점을 해소하기 위하여 안출한 것으로서, 본 발명의 목적은 버스 폭(width)과 클럭이 다른 시스템간의 데이터 전송시 전송할 데이터를 임시로 저장할 경우 불필요한 데이터는 저장 및 전송시키지 않음으로써 데이터 전송효율을 향상시킬 수 있는 데이터 전송 제어 장치를 제공하기 위한 것이다.

이와 같은 목적을 달성하기 위하여 본 발명에 따르면, 데이터 전송 제어 장치가 데이터 워드를 전송하기 위한 PCI 버스와, 상기 PCI 버스에서 제공되는 데이터를 일시 저장한 후 제어신호에 따라 출력시키는 제1 버퍼 메모리와, 상기 PCI 버스와 제1 버퍼 메모리간의 데이터 통신을 인터페이스시키는 제1 인터페이스부와,상기 제1 인터페이스부에서 제공되는 바이트 인에이블신호와 제1 버퍼 메모리에서 제공되는 리드 어드레스신호를 조합하여 라이트 어드레스를 제1 버퍼 메모리로 제공하는 제1 주소 발생기와, 상기 제1 버퍼 메모리의 동작을 제어하는 제1 제어기와, 다수개의 래치로 구성되어, 상기 제1 버퍼 메모리로부터 제공되는 데이터를 저장한 후 1 바이트 단위로 데이터를 출력하는 제1 래치부와, 상기 제1 래치부에 구비된 다수개의 임의의 래치를 읽어서 비트 단위의 데이터로 변환한 후 출력하는 제1 바이트 선택부와, 데이터 워드를 전송하기 위한 로컬 버스와, 로컬 버스에서 제공되는 데이터를 일시 저장한 후 제어신호에 따라 출력시키는 제2 버퍼 메모리와, 상기 로컬 버스와 제2 버퍼 메모리간의 데이터 통신을 인터페이스시키는 제2 인터페이스부와, 제2 인터페이스부에서 제공되는 바이트 인에이블신호와 제2 버퍼 메모리에서 제공되는 리드 어드레스신호를 조합하여 라이트 어드레스를 제2 버퍼 메모리로 제공하는 제2 주소 발생기와, 상기 제2 버퍼 메모리의 동작을 제어하는 제2 제어기와, 다수개의 래치로 구성되어, 상기 제2 버퍼 메모리로부터 제공되는 데이터를 저장한 후 1 바이트 단위로 데이터를 출력하는 제2 래치부와, 상기 제2 래치부에 구비된 다수개의 임의의 래치를 읽어서 비트 단위의 데이터로 변환한 후 상기 제1 버퍼 메모리로 출력하는 제2 바이트 선택부로 구성된다.

도 1은 본 발명에 따른 데이터 전송 제어 장치의 블록 구성도.

도 2 및 도 3은 도 1에 보인 제1 및 제2 어드레스 발생기의 내부 구성을 보인 블록 구성도.

도 4는 본 발명의 일 실시 예에 따른 바이트 인에이블의 구조를 보인 블록 구성도.

도면의 주요부분에 대한 부호의 설명

1, 11 : 버스 2, 12 : 인터페이스

3, 13 : 버퍼 메모리 4, 14 : 주소 발생기

5, 15 : 제어기 6, 16 : 래치부

7, 17 : 바이트 선택부

이하에서 첨부된 도면을 참조하여, 본 발명에 따른 구성, 동작 및 효과를 설명한다.

도 1은 본 발명에 따른 데이터 전송 제어 장치의 블록 구성도이다.

도 1을 참조하면, 본 발명의 데이터 전송 제어 장치는 데이터 워드를 전송하기 위한 PCI 버스(1)와, PCI 버스(1)에서 제공되는 데이터를 일시 저장한 후 제어신호에 따라 출력시키는 제1 버퍼 메모리(3)와, PCI 버스(1)와 제1 버퍼 메모리(3)간의 데이터 통신을 인터페이스시키는 제1 인터페이스부(2)와, 제1 인터페이스부(2)에서 제공되는 바이트 인에이블신호와 제1 버퍼 메모리(3)에서 제공되는 리드 어드레스신호를 조합하여 라이트 어드레스를 제1 버퍼 메모리(3)로 제공하는 제1 주소 발생기(4)와, 제1 버퍼 메모리(3)의 동작을 제어하는 제1 제어기(5)와, 다수개의 래치로 구성되어, 제1 버퍼 메모리(3)로부터 제공되는 데이터를 저장한 후 1 바이트 단위로 데이터를 출력하는 래치부(6)와, 래치부(6)에 구비된 다수개의 임의의 래치를 읽어서 비트 단위의 데이터로 변환한 후 후술될 제2 버퍼 메모리(13)로 출력하는 제1 바이트 선택부(7)와, 데이터 워드를 전송하기 위한 로컬 버스(11)와, 로컬 버스(11)에서 제공되는 데이터를 일시 저장한 후 제어신호에 따라 출력시키는 제2 버퍼 메모리(13)와, 로컬 버스(11)와 제2 버퍼 메모리(13)간의 데이터 통신을 인터페이스시키는 제2 인터페이스부(12)와, 제2 인터페이스부(12)에서 제공되는 바이트 인에이블신호와 제2 버퍼 메모리(13)에서 제공되는 리드 어드레스신호를 조합하여 라이트 어드레스를 제2 버퍼 메모리(13)로 제공하는 제2 주소 발생기(14)와, 제2 버퍼 메모리(13)의 동작을 제어하는 제2 제어기(15)와, 다수개의 래치로 구성되어, 제2 버퍼 메모리(13)로부터 제공되는 데이터를 저장한 후 1 바이트 단위로 데이터를 출력하는 래치부(16)와, 래치부(16)에 구비된 다수개의 임의의 래치를 읽어서 비트 단위의 데이터로 변환한 후 제1 버퍼메모리(3)로 출력하는 제2 바이트 선택부(17)로 구성된다.

여기서, 제1 주소 발생기(4)는 도 2에 도시된 바와 같이 제1 인터페이스(2)로부터 수신한 바이트 인에이블을 저장하기 위한 제 1 레지스터(23)와, 제1 버퍼 메모리(3)로부터 수신한 리드 어드레스를 저장하는 제 2 레지스터(24)와, 두 레지스터(23,24)의 출력되는 값들의 차를 구하기 위한 뺄셈기(25)와, 뺄셈기(25)에서 출력되는 결과값을 이용하여 새로운 라이트 어드레스를 만들어 내는 어드레스 제어부(21)와, 어드레스 제어부(21)에서 출력되는 라이트 어드레스를 저장하기 위한 제 3 레지스터(22)로 구성된다.

또한, 도 1에 도시된 제2 주소 발생기(14)의 내부 구성도 도 3에 도시된 바와 같이 도 2의 구성과 동일하다.

이하에서, 첨부된 도면을 참조하여 본 발명에 따른 데이터 전송 제어 장치의 동작을 설명하면 다음과 같다.

도 1에서, PCI 버스(1)는 제1 인터페이스(2)와 데이터를 주고받는 역할을 하며, 인터페이스부(2)는 내부클럭과 32 비트 PCI버스(1)와 인터페이스를 관할하며, 제1 주소 발생기(4)는 제1 버퍼 메모리(3)의 리드 어드레스와 제1 인터페이스부(2)로부터 수신한 바이트 인에이블[3:0]을 조합하여 제1 버퍼 메모리(3)의 라이트 어드레스를 발생시킨다.

여기서, 도 2에 도시된 바와 같이, 제1 주소 발생기(4)의 동작을 설명하면 다음과 같다.

상기 제 1 레지스터(23)는 제1 인터페이스부(2)로부터 받은 바이트인에이블[3:0]을 저장하고, 제 2 레지스터(24)는 제1 버퍼 메모리(3)로부터 받은 리드 어드레스를 저장하여, 이 값들을 뺄셈기(25)에게 보내면, 뺄셈기(25)는 제 1 레지스터(23)의 값과 제 2 레지스터(24)의 값의 차를 구한다.

그리고, 상기 제1 어드레스 제어부(21)는 뺄셈기(25)의 결과값을 이용하여 새로운 라이트 어드레스 값을 만들어 내는 역할을 한다.

이때, 도 4에서와 같이 바이트 인에이블 값이 0001이면 라이트 어드레스 값은 읽기 어드레스 값과 같으며, 바이트 인에이블 값이 0001이면 라이트 어드레스 값은 유효하지 않은 첫 번째 바이트를 제거하고 유효한 두 번째 바이트부터 라이트하도록 라이트 어드레스 값을 만들어서 제 3 레지스터(22)에 저장하여 준다.

마찬가지로, 바이트 인에이블 값이 0111이면 라이트 어드레스 값은 유효하지 않은 첫 번째 바이트와 두 번째 바이트와 세 번째 바이트를 제거하고 유효한 네 번째 바이트부터 라이트하도록 라이트 어드레스 값을 만들어서 제 3 레지스터(22)에 저장하여 준다.

상기 제1 버퍼 메모리(3)는 제1 인터페이스(2)로부터 32비트 데이터를 받아 저장한 후 12개의 래치로 구성된 제 1 래치부(6)로 32 비트 데이터를 내보내 주거나 제2 바이트 선택부(17)로부터 받은 32 데이터를 받아 저장한 후 제1 인터페이스부(2)로 내보내주는 역할을 한다. 상기 제 1 래치부(6)는 12개의 래치로 구성되어 있으며, 제1 버퍼 메모리(3)로부터 32비트 데이터를 받아 저장한 후 1 바이트 단위로 제1 바이트 선택부(7)로부터 32비트 데이터를 받아 저장한 후 1 바이트 단위로 제1 바이트 선택부(17)로 데이터를 내보내는 역할을 한다. 제1 제어기(5)는 제1 버퍼 메모리(3)를 제어하며 제2 바이트 선택부(17)는 12개의 래치로 구성되어있는 래치부(16)임의의 1 바이트 4개를 읽어서32비트 데이터로 변환한 후 제1 버퍼 메모리(3)에 32비트 데이터를 전송해주는 역할을 한다.

이상의 동작은 PCI 버스(1)를 중심으로 한 동작이었으며, 로컬버스(11), 제2 인터페이스부(12), 제2 버퍼 메모리(13), 제2 주소 발생기(14), 제2 제어기(15)래치부(16)의 동작은 이상에서 설명한 동작과 동일하므로 설명을 생략한다.

이상과 같은 설명에 의한 본 발명에 따르면, 버스 폭(width)과 클럭이 다른 시스템간의 데이터 전송시 전송할 데이터를 임시로 저장할 경우 불필요한 데이터를 저장 및 전송시키지 않기 때문에 전체 데이터 전송효율을 향상시킬 수 있는 효과를 제공한다.

Claims (4)

1. PCI 버스와, 상기 PCI 버스에서 제공되는 데이터를 일시 저장한 후 제 1 제어신호에 따라 출력시키는 제1 버퍼 메모리와, 상기 PCI 버스와 제1 버퍼 메모리간의 데이터 통신을 인터페이스시키는 제1 인터페이스부와, 상기 제1 인터페이스부에서 제공되는 바이트 인에이블신호와 제1 버퍼 메모리에서 제공되는 리드 어드레스신호를 조합하여 라이트 어드레스를 제1 버퍼 메모리로 제공하는 제 1 주소 발생기와, 제 1 클럭 신호에 동기되며, 상기 1 버퍼 메모리로부터 제공되는 데이터를 소정 바이트 단위로 래치하는 제1 래치부와, 제 2 클럭 신호에 동기되며, 상기 제1 래치부에서 래치된 바이트를 소정 바이트 단위로 선택하여 출력하는 제1 바이트 선택부와, 로컬 버스와, 상기 로컬 버스에서 제공되는 데이터를 일시 저장한 후 제 2 제어신호에 따라 출력시키는 제2 버퍼 메모리와, 상기 로컬 버스와 제 2 버퍼 메모리간의 데이터 통신을 인터페이스시키는 제2 인터페이스부와, 제2 인터페이스부에서 제공되는 바이트 인에이블신호와 제2 버퍼 메모리에서 제공되는 리드 어드레스신호를 조합하여 라이트 어드레스를 제2 버퍼 메모리로 제공하는 제2 주소 발생기와, 상기 제 2 클럭 신호에 동기되며, 상기 제2 버퍼 메모리로부터 제공되는 데이터 소정 바이트 단위로 래치하는 제2 래치부와, 상기 제 1 클럭 신호에 동기되며, 상기 제 2 래치부에서 래치된 바이트를 소정 바이트 단위로 선택하여 상기 제1 버퍼 메모리로 출력하는 제2 바이트 선택부로 구성된 것을 특징으로 하는 데이터 전송 제어 장치.
2. 제 1항에 있어서, 상기 제1 및 제2 주소 발생기는 제1 내지 2 인터페이스로부터 수신한 바이트 인에이블을 저장하기 위한 제1 레지스터와, 상기 제1 내지 제2 버퍼 메모리로부터 수신한 리드 어드레스를 저장하는 제2 레지스터와, 상기 제1 및 제2 레지스터의 출력되는 값들의 차를 구하기 위한 뺄셈기와, 상기 뺄셈기에서 출력되는 결과값을 이용하여 새로운 라이트 어드레스를 만들어 내는 어드레스 제어부와, 상기 어드레스 제어부에서 출력되는 라이트 어드레스를 저장하기 위한 제3 레지스터로 구성된 것을 특징으로 하는 데이터 전송 제어 장치.
3. 제 1항에 있어서, 상기 제 1 제어신호는 상기 제 1 클럭 신호에 동기되며 리셋 신호에 의하여 리셋되는 제 1 제어부의 출력 신호인 것을 특징으로 하는 데이터 전송 제어 장치.
4. 제 1항에 있어서, 상기 제 2제어신호는 상기 제 2클럭 신호에 동기되며 리셋 신호에 의하여 리셋되는 제 2 제어부의 출력 신호인 것을 특징으로 하는 데이터 전송 제어 장치.