JP3325356B2

JP3325356B2 - 薄膜トランジスタ及びその製造方法

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Publication number: JP3325356B2
Application number: JP23170093A
Authority: JP
Inventors: 博之村井; 和弘小林; 博文浪崎; 雄一升谷
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1993-09-17
Filing date: 1993-09-17
Publication date: 2002-09-17
Anticipated expiration: 2017-09-17
Also published as: JPH0786605A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、アクティブマトリッ
クス液晶ディスプレイなどのスイッチとして用いる薄膜
トランジスタおよびその製造方法に関する。

【０００２】

【従来の技術】図９は、たとえば特公平３−３８７５５
号公報に示されている従来のＬＤＤ（Ｌｉｇｈｔｌｙ
ＤｏｐｅｄＤｒａｉｎ）構造の薄膜トランジスタを示
す断面図である。図において、１は絶縁性基板、２はこ
の絶縁性基板１上に形成されたチャネルとして働くＳｉ
薄膜、３はこのＳｉ薄膜２にリン、ホウ素などの不純物
を低濃度にドーピングした低濃度不純物領域、４は上記
Ｓｉ薄膜２にリン、ホウ素などの不純物を高濃度にドー
ピングしたソース・ドレイン領域、５はＳｉ薄膜２から
成るチャネル領域、６は上記Ｓｉ薄膜２上に形成された
ゲート絶縁膜、７はゲート絶縁膜６上にパターン形成さ
れたゲート電極、８および９はそれぞれ金属から成るソ
ース電極およびドレイン電極で、上記ゲート絶縁膜６に
形成したコンタクトホール１０を埋め、上記ソース・ド
レイン領域４と接続する。

【０００３】図１０（ａ）〜（ｇ）は図９に示した薄膜
トランジスタの製造方法を説明する製造工程の断面図で
ある。

【０００４】まず、図１０（ａ）に示すように、絶縁性
基板１上にチャネルとなるＳｉ薄膜２を形成した後、図
１０（ｂ）に示すように、ＳｉＯ₂から成るゲート絶縁
膜６を、たとえば熱酸化法あるいはスパッタ法で形成す
る。

【０００５】次いで、図１０（ｃ）に示すように、上記
ゲート絶縁膜６上に、たとえば、リンをドーピングした
ドープドＳｉ薄膜を減圧ＣＶＤなどの方法で製膜し、こ
のドープドＳｉ薄膜をパターニングすることによりゲー
ト電極７を形成した後、図１０（ｄ）に示すように、こ
のゲート電極７をマスクとして、上記Ｓｉ薄膜２に、た
とえば、リンを低濃度にイオン注入して低濃度不純物領
域３とチャネル領域５を形成する。

【０００６】次いで、図１０（ｅ）に示すように、上記
ゲート電極７上にこのゲート電極７より幅広なホトレジ
スト１３をパターン形成し、図１０（ｆ）に示すよう
に、このホトレジスト１３をマスクとし、上記Ｓｉ薄膜
２に形成された低濃度不純物領域３に高濃度に、たとえ
ばリンをイオン注入して、ソース・ドレイン領域４を形
成するとともに、このソース・ドレイン領域４と上記チ
ャネル領域５に挟まれた低濃度不純物領域３を形成す
る。

【０００７】次いで、図１０（ｇ）に示すように、上記
ソース・ドレイン領域４の上の上記ゲート電極絶縁膜６
にコンタクトホール１０を形成した後、このコンタクト
ホール１０の内外に金属薄膜を成膜・パターニングして
ソース電極８およびドレイン電極９を形成し、図９に示
すＬＤＤ構造の薄膜トランジスタが製造される。

【０００８】また、図１０（ｄ）に示した低濃度のイオ
ン注入の工程を省略すると、低濃度不純物領域３は意図
的に不純物ドーピングを行わない領域となり、オフセッ
ト構造の薄膜トランジスタが製造できる。

【０００９】上記のように構成され製造された薄膜トラ
ンジスタは、ソース電極８とドレイン電極９との間に電
圧を印加した状態で、ソース電極８とゲート電極７との
間に印加する電圧を制御することにより、ソース電極８
とドレイン電極９の間に流れるドレイン電流を制御する
ことができるので、この動作原理を利用して、たとえ
ば、アクティブマトリックス液晶ディスプレイのスイッ
チング素子として使用できる。

【００１０】アクティブマトリックス液晶ディスプレイ
のスイッチング素子として使用する場合は、薄膜トラン
ジスタがオフ時のドレイン電流を、少なくとも１画素当
りの液晶によるリーク電流以下にすることが必要であ
り、このため、薄膜トランジスタがオフ時のドレイン電
流を低減することが重要である。

【００１１】オン時のドレイン電流を大きくするため
に、チャネルとなるＳｉ薄膜２を多結晶Ｓｉ薄膜とする
ことが行なわれている。この場合は、多結晶Ｓｉ薄膜中
に存在する結晶粒界や結晶欠陥によるフィールド・エン
ハンスド・エミッション（field enhanced emission ）
電流が生じ、オフ時のドレイン電流が増加し、特に問題
となる。このオフ時のドレイン電流の増加は、多結晶Ｓ
ｉ薄膜中に存在する未結合手の数およびドレイン領域４
近傍の電界強度に比例すると一般にいわれている。

【００１２】オフ時のドレイン電流を低減するために、
図９に示した従来の薄膜トランジスタは、不純物を低濃
度にドーピングした低濃度不純物領域３を形成し、チャ
ネル領域５とソース・ドレイン領域４との間に形成され
る空乏層幅を広げ、ドレイン近傍の電界強度を低減させ
るＬＤＤ構造となっている。

【００１３】

【発明が解決しようとする課題】従来のＬＤＤ構造の薄
膜トランジスタは上記のように構成されているので、ソ
ース・ドレイン領域４近傍の電界強度を低減するために
低濃度不純物領域３を長くすれば、オフ時のドレイン電
流を低減できるが、同時に、低濃度不純物領域３の抵抗
増加が生じ、薄膜トランジスタのオン時のドレイン電流
が減少する。このため、オン時のドレイン電流を高く保
ち、かつ、オフ時のドレイン電流を低減するのは困難で
あった。

【００１４】また、製造工程図１０（ｅ）において、ゲ
ート電極７とホトレジスト１３の位置合わせにずれが生
じると、低濃度不純物領域３の長さがばらつくため、オ
フ時のドレイン電流がばらつくとともに、オン時のドレ
イン電流にもばらつきが発生する。特に、アクティブマ
トリックス液晶ディスプレイのスイッチング素子として
薄膜トランジスタを使用する場合は、多数形成された薄
膜トランジスタのスイッチング特性のばらつきが表示特
性の不均一の原因となるため、アクティブマトリックス
液晶ディスプレイ内全面にわたって多数形成される薄膜
トランジスタ全てについて、ゲート電極７とホトレジス
ト１３の高精度の位置合わせが要求される。

【００１５】さらに、低濃度不純物領域３に不純物をド
ーピングしない、いわゆるオフセット構造の薄膜トラン
ジスタでは、オフ時のドレイン電流はより効果的に低減
できるが、低濃度不純物領域３の抵抗はＬＤＤ構造の場
合よりさらに増加するので、低濃度不純物領域３の長さ
が少しでも長くなり過ぎるとオン時のドレイン電流の急
激な低下を招くことになる。そこで、低濃度不純物領域
３の長さの制御を高精度で行わなければならないが、こ
の制御は極めて困難であった。

【００１６】上記のように、従来の構造の薄膜トランジ
スタでは、オン時のドレイン電流を、低減させることな
く、オフ時のドレイン電流を低減することは困難であ
り、また、製造工程においては極めて高精度の露光技術
が要求されるので、アクティブマトリックス液晶ディス
プレイのように１つのデバイスの大きさが数インチを超
える大型デバイスに、多数の均一なスイッチング特性を
有する薄膜トランジスタを形成することは困難であっ
た。

【００１７】本願発明は、上記のような従来の問題点を
解決するためになされたもので、高精度の露光技術を必
要とせず、オン時のドレイン電流を低減することなくオ
フ時のドレイン電流を低減することができる薄膜トラン
ジスタおよびその製造方法を提供するものである。

【００１８】

【課題を解決するための手段】請求項１に記載の発明に
係る薄膜トランジスタは、絶縁性基板、この絶縁性基板
上に形成された第１のＳｉ薄膜、この第１のＳｉ薄膜上
に接して形成されたゲート絶縁膜、このゲート絶縁膜上
に形成されたゲート電極を備え、上記第１のＳｉ薄膜に
チャネル領域と、このチャネル領域の両側に高濃度の不
純物をドーピングしたソース・ドレイン領域とを形成し
た薄膜トランジスタにおいて、上記ゲート電極が、上記
ソース・ドレイン領域の導電型とは反対の導電型にドー
ピングされた第２のＳｉ薄膜から成る補助ゲート電極
と、ｐ型またはｎ型の不純物が上記補助ゲート電極より
高濃度にドーピングされた第３のＳｉ薄膜あるいは金属
薄膜から成る主ゲート電極とから構成され、前記ソース
・ドレイン領域の内側端部に対して、前記ゲート主電極
の近接部が前記補助ゲート電極の近接部より遠い位置に
あるものである。

【００１９】請求項２に記載の発明に係る薄膜トランジ
スタは、請求項１記載の薄膜トランジスタにおいて、補
助ゲート電極がゲート絶縁膜に接して設けられ、主ゲー
ト電極が上記補助ゲート電極上に積層されるとともに上
記補助ゲート電極の幅よりも狭く形成されたものであ
る。

【００２０】請求項３に記載に発明に係る薄膜トランジ
スタの製造方法は、チャネル領域とこのチャネル領域の
両側にソース・ドレイン領域とを形成した第１のＳｉ薄
膜、この第１のＳｉ薄膜上に接して形成されたゲート絶
縁膜、このゲート絶縁膜上に形成された補助ゲート電極
および主ゲート電極を備えた薄膜トランジスタの製造方
法において、上記ゲート絶縁膜上にソース・ドレイン領
域と反対の導電型にドーピングされた第２のＳｉ薄膜と
ｐ型またはｎ型の不純物が第２のＳｉ薄膜より高濃度に
ドーピングされた第３のＳｉ薄膜あるいは金属薄膜とを
連続して形成する工程と、上記第３のＳｉ薄膜あるいは
金属薄膜をパターニングして主ゲート電極を形成する工
程と、上記主ゲート電極より幅広のホトレジストをマス
クとして上記第２のＳｉ薄膜をパターニングして補助ゲ
ート電極を形成する工程と、上記ホトレジストをマスク
として第１のＳｉ薄膜に不純物を注入してソース・ドレ
イン領域を形成する工程とを有するものである。

【００２１】請求項４に記載の発明に係る薄膜トランジ
スタは、請求項２記載の薄膜トランジスタにおいて、補
助ゲート電極中に主ゲート電極と同じ導電型の不純物を
拡散させた領域を形成したものである。

【００２２】請求項５に記載の発明に係る薄膜トランジ
スタの製造方法は、チャネル領域とこのチャネル領域の
両側にソース・ドレイン領域とを形成した第１のＳｉ薄
膜、この第１のＳｉ薄膜上に接して形成されたゲート絶
縁膜、このゲート絶縁膜上に形成された補助ゲート電極
および主ゲート電極を備えた薄膜トランジスタの製造方
法において、上記ゲート絶縁膜上にソース・ドレイン領
域と反対の導電型にドーピングされた第２のＳｉ薄膜お
よびｐ型またはｎ型の不純物が第２のＳｉ薄膜より高濃
度にドーピングされた第３のＳｉ薄膜あるいは金属薄膜
を連続して形成する工程と、上記第３のＳｉ薄膜あるい
は金属薄膜上に形成した補助ゲート電極の形状を有する
ホトレジストをマスクとして等方性エッチングにより上
記主ゲート電極を形成する工程と、上記ホトレジストを
マスクとして異方性エッチングにより上記補助ゲート電
極を形成する工程と、上記ホトレジストをマスクとして
第１のＳｉ薄膜に不純物を注入してソース・ドレイン領
域を形成する工程とを有するものである。

【００２３】請求項６に記載の発明に係る薄膜トランジ
スタは、上記請求項１記載の薄膜トランジスタにおい
て、主ゲート電極がチャネル領域幅より狭く、ゲート絶
縁膜に接して設けられ、補助ゲート電極が上記主ゲート
電極の外側のゲート絶縁膜に接して設けられたものであ
る。

【００２４】請求項７に記載の発明に係る薄膜トランジ
スタの製造方法は、チャネル領域とこのチャネル領域の
両側にソース・ドレイン領域とを形成した第１のＳｉ薄
膜、この第１のＳｉ薄膜上に接して形成されたゲート絶
縁膜、このゲート絶縁膜上に形成された補助ゲート電極
および主ゲート電極を備えた薄膜トランジスタの製造方
法において、上記ゲート絶縁膜上にｐ型またはｎ型の不
純物が高濃度にドーピングされた第３のＳｉ薄膜あるい
は金属薄膜を積層し、この第３のＳｉ薄膜あるいは金属
薄膜をパターニングして主ゲート電極を形成する工程
と、この後上記主ゲート電極とゲート絶縁膜上にソース
・ドレイン領域と反対の導電型の不純物が第３のＳｉ薄
膜より低濃度にドーピングされた第２のＳｉ薄膜を積層
する工程と、上記主ゲート電極より幅広のホトレジスト
をマスクとして上記第２のＳｉ薄膜をパターニングして
上記補助ゲート電極を形成する工程と、上記ホトレジス
トをマスクとして第１のＳｉ薄膜に不純物を注入してソ
ース・ドレイン領域を形成する工程とを有するものであ
る。

【００２５】

【００２６】請求項８に記載の発明に係る薄膜トランジ
スタの製造方法は、チャネル領域とこのチャネル領域の
両側にソース・ドレイン領域とを形成した第１のＳｉ薄
膜、この第１のＳｉ薄膜上に接して形成されたゲート絶
縁膜、このゲート絶縁膜上に形成された補助ゲート電極
および主ゲート電極を備えた薄膜トランジスタの製造方
法において、上記ゲート絶縁膜上にソース・ドレイン領
域と反対の導電型にドーピングされた第２のＳｉ薄膜を
積層し、この第２のＳｉ薄膜の少なくとも上記チャネル
領域の幅方向の中央部の上方の一部をエッチングにより
取り去る工程と、この後ｐ型またはｎ型の不純物が第２
のＳｉ薄膜より高濃度にドーピングされた第３のＳｉ薄
膜あるいは金属薄膜を少なくとも上記チャネル領域上方
全面に積層する工程と、ホトレジストをマスクとして上
記第２のＳｉ薄膜および第３のＳｉ薄膜あるいは金属薄
膜をパターニングして上記補助ゲート電極および主ゲー
ト電極を形成する工程と、上記ホトレジストまたは上記
主ゲート電極をマスクとして第１のＳｉ薄膜に不純物を
注入してソース・ドレイン領域を形成する工程とを有す
るものである。

【００２７】請求項９に記載の発明に係る薄膜トランジ
スタは、絶縁性基板、この絶縁性基板上に形成された第
１のＳｉ薄膜、この第１のＳｉ薄膜上に接して形成され
たゲート絶縁膜、このゲート絶縁膜上に形成されたゲー
ト電極を備え、上記第１のＳｉ薄膜にチャネル領域とこ
のチャネル領域の両側に高濃度の不純物をドーピングし
たソース・ドレイン領域とを形成した薄膜トランジスタ
において、上記ゲート電極が、第２のＳｉ薄膜から成
り、この第２のＳｉ薄膜に上記ソース・ドレイン領域の
導電型と反対の導電型にドーピングされた補助ゲート電
極と、この補助ゲート電極の幅方向の中央部の領域に補
助ゲート電極と同じ導電型の不純物が上記補助ゲート電
極の不純物濃度より高濃度に注入された主ゲート電極と
を形成したものである。

【００２８】請求項１０に記載の発明に係る薄膜トラン
ジスタの製造方法は、チャネル領域とこのチャネル領域
の両側にソース・ドレイン領域とを形成した第１のＳｉ
薄膜、この第１のＳｉ薄膜上に接して形成されたゲート
絶縁膜、このゲート絶縁膜上に形成された補助ゲート電
極および主ゲート電極から成るゲート電極を備えた薄膜
トランジスタの製造方法において、上記ゲート絶縁膜上
に第２のＳｉ薄膜を積層する工程と、第１のホトレジス
トをマスクとして上記第２のＳｉ薄膜を上記ゲート電極
の形状に形成する工程と、この後上記第１のホトレジス
トをマスクとして第１のＳｉ薄膜に不純物を注入して上
記ソース・ドレイン領域領域を形成する工程と、上記第
１のホトレジストを除去し、第２のホトレジストをマス
クとして上記ゲート電極の幅方向の中央部の領域に補助
ゲート電極と同じ導電型の不純物を注入し、上記ゲート
電極の幅方向の両端部分である補助ゲート電極および中
央部分である主ゲート電極を形成する工程とを有するも
のである。

【００２９】請求項１１に記載の発明に係る薄膜トラン
ジスタは、上記請求項１、２、４、６、８または１０の
薄膜トランジスタにおいて、主ゲート電極と補助ゲート
電極から成るゲート電極がチャネル領域上方に少なくと
も２個形成されているものである。

【００３０】

【作用】本願発明に係る請求項１、２、４、６、８、１
０および１２の薄膜トランジスタは、ゲート電極が、外
部からの信号を供給する主ゲート電極と、オン時には蓄
積層となりオフ時には空乏層となる補助ゲート電極とか
ら構成されているので、オン時のドレイン電流の低下を
引き起こすことなくオフ時のドレイン電流を低減する。

【００３１】また、補助ゲート電極の主ゲート電極と重
なっていない部分の幅が補助ゲート電極中にオフ時に形
成される空乏層幅より大きければ多少ばらついても、オ
フ時のドレイン電流の低減に対する効果に大きな影響は
ない。従って、上記主ゲート電極と上記補助ゲート電極
との重ね合わせは従来ほど高精度で行わなくてもよい。

【００３２】また、本願発明に係る請求項３、５、７、
９および１１の薄膜トランジスタの製造方法によれば、
ソースおよびドレイン領域が補助ゲート電極に対して自
己整合的に形成できる。

【００３３】また、本願発明に係る請求項５の薄膜トラ
ンジスタの製造方法によれば、補助ゲート電極を設けて
も、マスク数を増加する必要がない。

【００３４】また、本願発明に係る請求項１２の薄膜ト
ランジスタによれば、主ゲート電極と補助ゲート電極か
ら成るゲート電極が複数個設けられているので、オフ時
のドレイン電流がさらに減少する。

【００３５】

【実施例】実施例１．以下、この発明の実施例について、ｎ型の薄膜トランジ
スタ及びその製造方法を図面に基づき説明する。以下の
図面の説明において、図９と同一部分には同一符号を付
している。

【００３６】図１はこの発明の薄膜トランジスタの一実
施例の構成を示す断面図である。図１において、絶縁性
基板１上にチャネルとして働くＳｉ薄膜２が積層され、
このＳｉ薄膜２にチャネル領域５とこのチャネル領域５
の両側に例えばリン、砒素などの不純物を高濃度に注入
しｎ型のＳｉ薄膜としたソース・ドレイン領域４が形成
されている。このＳｉ薄膜２を覆うように形成されたゲ
ート絶縁膜６上には、多結晶Ｓｉ薄膜にｐ型となる少量
の不純物、例えば１０¹⁶ｃｍ^-3のホウ素をドーピングし
た補助ゲート電極１１がチャネル領域５と同じ幅で形成
されている。さらに、補助ゲート電極１１の上には補助
ゲート電極１１より幅狭くパターン化された例えば１０
²⁰ｃｍ^-3のホウ素をドーピングした多結晶Ｓｉ薄膜から
なる主ゲート電極１２が形成され、この主ゲート電極１
２に外部からゲート信号が供給される。また、ゲート絶
縁膜６にはコンタクトホール１０が形成されており、こ
のコンタクトホール１０には金属薄膜であるソース電極
８及びドレイン電極９が形成され、それぞれソース・ド
レイン領域４とコンタクトをとるように構成されてい
る。

【００３７】次に、この薄膜トランジスタの動作につい
て説明する。まず、薄膜トランジスタがオン動作の場
合、すなわち主ゲート電極１２にソース電極８の電位に
対して正の電圧が加えられた場合、補助ゲート電極１１
のゲート絶縁膜６側には蓄積層が形成されるため補助ゲ
ート電極１１はソース・ドレイン領域４の間のチャネル
領域５に対してゲート電極として働く。このためオン動
作の場合、この薄膜トランジスタはチャネル領域５とソ
ース・ドレイン領域４との間に余分な抵抗成分を持たず
オン時のドレイン電流の低下は生じない。

【００３８】これに対して、薄膜トランジスタがオフ動
作の場合、すなわち主ゲート電極１２にソース電極８の
電位に対して負の電圧が加えられた場合、補助ゲート電
極１１のゲート絶縁膜６側には空乏層が形成される。補
助ゲート電極１１の不純物の濃度を、空乏層の広がりが
補助ゲート電極１１の厚さより大きくなる様に設定して
いると、この時補助ゲート電極１１中の空乏層は補助ゲ
ート電極１１の膜厚全体に広がる。この補助ゲート電極
１１の空乏化は薄膜トランジスタの動作において、ゲー
ト絶縁膜６が厚くなったことと等価である。従って、オ
フ時には補助ゲート電極１１がゲート絶縁膜６に加わっ
た薄膜トランジスタとして動作する。このため、チャネ
ル領域５とソース・ドレイン領域４の間の電界強度を同
じ厚さのゲート絶縁膜の場合と比べて弱めることがで
き、この結果オフ時のドレイン電流を低減することがで
きる。

【００３９】この様にこの発明の薄膜トランジスタで
は、オン時のドレイン電流の低下を生じること無く、オ
フ時のドレイン電流の低減を行うことができる。さら
に、この発明の薄膜トランジスタでは、オン時には主ゲ
ート電極１２の幅に関係なく補助ゲート電極１１の全幅
がゲート電極として働きオン時のドレイン電流の低下を
防ぐのに対して、オフ時には補助ゲート電極１１の主ゲ
ート電極１２と重なっていない部分の幅が、補助ゲート
電極１１中に形成される空乏層幅より大きければ多少ば
らついても、オフ時のドレイン電流の低減に対する効果
に大きな変化は見られない。従って、本発明の薄膜トラ
ンジスタでは、主ゲート電極１２と補助ゲート電極１１
との重ね合わせを従来ほど高精度で行わなくてもよい。

【００４０】実施例２．次に、この発明の薄膜トランジ
スタの製造方法の実施例について図２（ａ）〜（ｆ）に
示した製造工程断面図に沿って説明する。

【００４１】まず、図２（ａ）に示すように、絶縁性基
板１上にチャネルとなるＳｉ薄膜２を形成し、次いで図
２（ｂ）に示すように、ＳｉＯ₂からなるゲート絶縁膜
６を例えば熱酸化法或いはスパッタ法により１２００Å
の膜厚で形成する。このゲート絶縁膜６上に例えば１０
¹⁶ｃｍ^-3のホウ素をドーピングした厚さ５００Åの補助
ゲート電極となる多結晶Ｓｉ膜１１ａと例えば１０²⁰ｃ
ｍ^-3のホウ素をドーピングした厚さ２０００Åの主ゲー
ト電極となる多結晶Ｓｉ膜１２ａを図２（ｃ）に示すよ
うに積層して成膜する。この主ゲート電極となる多結晶
Ｓｉ膜１２ａを主ゲート電極用のホトレジスト１３をマ
スクとして、例えばＳＦ₆ガスを用いたドライエッチン
グでパターニングすることにより図２（ｄ）に示す主ゲ
ート電極１２を形成する。

【００４２】次に、図２（ｅ）に示すように、主ゲート
電極１２の両端より例えば片側それぞれ２μｍづつ幅広
のホトレジスト１４を主ゲート電極１２がほぼ中央とな
るよう形成する。このホトレジスト１４をマスクとし
て、例えばＳＦ₆ガスにＯ₂ガスを添加した原料ガスを
用いてドライエッチングにより、補助ゲート電極となる
多結晶Ｓｉ薄膜１１ａをゲート絶縁膜６に対して選択的
に異方性エッチングを行ない、補助ゲート電極１１をパ
ターニングし、さらに、同じホトレジスト１４をマスク
として補助ゲート電極１１に対して自己整合的にイオン
注入することによりソース・ドレイン領域４を形成す
る。このソース・ドレイン領域４の形成は、例えば３×
１０¹⁵ｃｍ^-2のリン或いは砒素のイオンを８０ｋｅＶの
加速エネルギーでＳｉ薄膜２に打ち込むことにより行な
う。次に、ホトレジスト１４を除去し、ソース・ドレイ
ン領域４の不純物を活性化するために、例えば７００℃
の温度で３０分間熱処理する。

【００４３】次いで、例えばＣＨＦ₃ ガスを用いたドラ
イエッチングでＳｉＯ₂ からなるゲート絶縁膜６にコン
タクトホール１０を図２（ｆ）に示すように形成する。
このコンタクトホール９には金属薄膜によりソース電極
８およびドレイン電極９を形成し、それぞれソース・ド
レイン領域４と電気的な接続を行なう。このようにし
て、図１に示す断面構造を有する本願発明の薄膜トラン
ジスタが製造される。

【００４４】この実施例の製造方法により製造された本
願発明の薄膜トランジスタは、ソース・ドレイン領域４
が補助ゲート電極１１のパターンニングのためのホトレ
ジスト１４を用いて自己整合的に形成されているので、
補助ゲート電極１１とソース・ドレイン領域４のパター
ン端を一致することができる。このため、補助ゲート電
極１１がソース・ドレイン領域４と重なりを持つことが
なく、寄生容量や、補助ゲート電極１１とソース・ドレ
イン領域４との間の高抵抗の寄生抵抗の発生を抑制する
ことができる。

【００４５】実施例３．次に、この発明の薄膜トランジ
スタおよびその製造方法の別の実施例について説明す
る。図３（ａ）はこの発明の製造工程途中での工程断面
図であり、図３（ｂ）はこの発明の薄膜トランジスタの
構成を示す断面図である。

【００４６】図３（ｂ）に示すこの薄膜トランジスタ
は、図１に示す実施例１の薄膜トランジスタの補助ゲー
ト電極１１中に主ゲート電極１２中の不純物を拡散した
領域１５を加えた構造をしている。

【００４７】この製造方法は、例えば実施例２で示した
図２（ｅ）の工程の後、ホトレジスト１４を除去し、８
５０℃の温度で１時間熱処理する。この熱処理により、
ソース・ドレイン領域４の不純物の活性化が行なわれる
と同時に、主ゲート電極１２中の不純物であるホウ素が
補助ゲート電極１１に拡散して、図３（ａ）に示すよう
に補助ゲート電極１１中に不純物を拡散した領域１５が
形成できる。次いで、実施例２と同様コンタクトホール
１０とソース電極８およびドレイン電極９を形成するこ
とにより図３（ｂ）の薄膜トランジスタが得られる。

【００４８】この実施例の薄膜トランジスタでは、オフ
動作時に補助ゲート電極１１に比べて主ゲート電極１２
中の不純物を拡散した領域１５の空乏層の広がりが小さ
くなる。この為ソース・ドレイン領域４とチャネル領域
５との間の電界強度を補助ゲート電極１１により弱める
とともに、さらに、主ゲート電極１２中の不純物を拡散
した領域１５の直下のチャネル領域５に負のゲート電圧
を効果的に印加することができオフ時のドレイン電流が
効果的に低減できる。

【００４９】なお、この実施例では図２（ｅ）の製造工
程の後、ソース・ドレイン領域４の不純物の活性化と同
時に主ゲート電極の不純物を拡散した領域１５を形成す
るための熱処理を行なったが、図２（ｄ）の製造工程の
後に活性化のための熱処理とは別に拡散のための熱処理
を行なっても同様に図３（ｂ）に示す薄膜トランジスタ
が形成できる。

【００５０】実施例４．次に、この発明の薄膜トランジ
スタの別な実施例について説明する。図４（ｃ）はこの
発明の別な実施例の薄膜トランジスタの構成を示す断面
図である。この図において、絶縁性基板１上にチャネル
として働くＳｉ薄膜２が積層され、このＳｉ薄膜２にチ
ャネル領域５とこのチャネル領域５の両側に不純物を高
濃度に注入しｎ型のＳｉ薄膜としたソース・ドレイン領
域４が形成され、Ｓｉ薄膜２上にゲート絶縁膜６が形成
されている。ｎ型のＳｉ薄膜としたソース・ドレイン領
域４の間のゲート絶縁膜６上には、外部からゲート信号
を供給する主ゲート電極１２とこの主ゲート電極１２を
覆うように補助ゲート電極１１が形成されている。この
主ゲート電極１２は、例えば１０²⁰ｃｍ^-3のホウ素をド
ーピングした多結晶Ｓｉ膜から成り、ソース・ドレイン
領域４の間の間隔より幅狭く形成されている。また、補
助ゲート電極１１はｐ型の少量の不純物、例えば１０¹⁶
ｃｍ^-3のホウ素をドーピングした多結晶Ｓｉ薄膜から成
り、主ゲート電極１２より幅広にパターン化されてお
り、主ゲート電極１２に重なっている部分の両側はゲー
ト絶縁膜６に接するように形成されている。また、ゲー
ト絶縁膜６にはコンタクトホール１０が形成されてお
り、このコンタクトホール１０には金属薄膜であるソー
ス電極８及びドレイン電極９が形成され、それぞれソー
ス・ドレイン領域４とコンタクトをとるように構成され
ている。

【００５１】次に、この薄膜トランジスタの動作につい
て説明する。まず、薄膜トランジスタがオン動作の場
合、ゲート絶縁膜６と接している部分の補助ゲート電極
１１のゲート絶縁膜６側には蓄積層が形成されるため補
助ゲート電極１１は主ゲート電極１２とともにソース・
ドレイン領域４の間のチャネル領域５に対して通常のゲ
ート電極として働く。このためオン動作の場合、この薄
膜トランジスタはチャネル領域５とソース・ドレイン領
域４の間に余分な抵抗成分を持たずオン時のドレイン電
流に低下は生じない。

【００５２】これに対して、薄膜トランジスタがオフ動
作の場合、補助ゲート電極１１とゲート絶縁膜６との界
面には空乏層が形成される。この時、補助ゲート電極１
１がゲート絶縁膜６に接して、空乏層が形成された部分
は、主ゲート電極１２の下部よりゲート絶縁膜６が厚く
なったように動作する。このため、補助ゲート電極１１
がゲート絶縁膜６に接しているチャネル領域５の部分と
ソース・ドレイン領域４との間の電界強度を弱めること
ができる。さらに、この構成の薄膜トランジスタでは、
主ゲート電極１２の部分における空乏層の広がりがほと
んど無視できる。このため、主ゲート電極１２直下のチ
ャネル領域５に負のゲート電圧を効果的に印加すること
ができ、この結果オフ時のドレイン電流を効果的に低減
することができる。

【００５３】この様にこの発明の薄膜トランジスタで
は、実施例１で説明した薄膜トランジスタと同様に、オ
ン時のドレイン電流の低下を生じること無く、オフ時の
ドレイン電流の低減を行うことができ、また主ゲート電
極１２と補助ゲート電極１１との重ね合わせも従来ほど
高精度で行わなくてもよい。さらに、主ゲート電極１２
がゲート絶縁膜６と接しているので、補助ゲート電極１
１の膜厚が空乏層の幅より厚くなっても薄膜トランジス
タの特性に変化を生じない。

【００５４】実施例５．次に、この発明の実施例４の薄
膜トランジスタの製造方法について、一実施例を図４
（ａ）〜（ｃ）の製造工程断面図に沿って説明する。こ
の説明において実施例２と同様の工程については説明を
簡略化し、この実施例について特徴的なゲート電極形成
工程を中心に説明を行なう。

【００５５】まず、実施例２で説明した図２（ｂ）に示
す工程の後、ゲート絶縁膜６上に例えば１０²⁰ｃｍ^-3の
ホウ素をドーピングした厚さ２０００Åの主ゲート電極
となる多結晶Ｓｉ薄膜（第３のＳｉ薄膜）１２ａを積層
して成膜する。この主ゲート電極となる多結晶Ｓｉ薄膜
１２ａを主ゲート電極用ホトレジスト１３をマスクとし
て、例えばＳＦ₆ガスを用いたドライエッチングでゲー
ト絶縁膜６に対して選択的にエッチングしてパターニン
グすることにより図４（ａ）に示す主ゲート電極１２を
形成する。

【００５６】次に補助ゲート電極となる多結晶Ｓｉ薄膜
（第２のＳｉ薄膜）１１ａを積層した後、図４（ｂ）に
示すように、主ゲート電極１２の両端より片側それぞれ
２μｍづつ幅広のホトレジスト１４を主ゲート電極１２
がほぼ中央となるよう補助ゲート電極となる多結晶Ｓｉ
薄膜１１ａ上に形成する。このホトレジスト１４をマス
クとして、例えばＳＦ₆ガスにＯ₂ガスを添加したドラ
イエッチングにより、補助ゲート電極となる多結晶Ｓｉ
薄膜１１ａをゲート絶縁膜６に対して選択的に異方性エ
ッチングして補助ゲート電極１１をパターニングする。
さらに図４（ｂ）に示すように、同じホトレジスト１４
をマスクとして補助ゲート電極１１に対して自己整合的
にイオン注入することによりソース・ドレイン領域４を
形成する。

【００５７】次いで、ゲート絶縁膜６にコンタクトホー
ル１０を形成し、このコンタクトホール１０に金属薄膜
によりソース電極８およびドレイン電極９を形成し、図
４（ｃ）に示す断面構造を有する本発明の薄膜トランジ
スタが製造される。

【００５８】この実施例の製造方法によれば、実施例２
と同様にソース・ドレイン領域４が補助ゲート電極１１
に対して自己整合的に形成できる。また、主ゲート電極
１２と補助ゲート電極１１はゲート絶縁膜６のＳｉＯ₂
に対してそれぞれ選択的にエッチングするので再現性良
く製造することができる。

【００５９】実施例６．図５（ｃ）はこの発明の別な実
施例の薄膜トランジスタの構成を示す断面図である。こ
の図に示すように、絶縁性基板１上にチャネルとして働
くＳｉ薄膜２が積層され、このＳｉ薄膜２にチャネル領
域５とこのチャネル領域５の両側に不純物を高濃度に注
入し、ｎ型のＳｉ薄膜としたソースおよびドレイン領域
４が形成され、Ｓｉ薄膜２上にゲート絶縁膜６が形成さ
れている。ソース・ドレイン領域４の間のゲート絶縁膜
６上には、補助ゲート電極１１とこの補助ゲート電極１
１の中央部にイオン注入により形成した主ゲート電極１
６が形成されている。このイオン注入により形成した主
ゲート電極１６は、多結晶Ｓｉ膜にｐ型の不純物、例え
ば１０¹⁶ｃｍ^-3のホウ素をドーピングした補助ゲート電
極１１中に例えば３０ｋｅＶの加速電圧で３×１０¹⁵ｃ
ｍ^-2のホウ素イオンをイオン注入して形成したものであ
る。また、ゲート絶縁膜３にはコンタクトホール１０が
形成されており、このコンタクトホール１０には金属薄
膜であるソース電極８及びドレイン電極９が形成され、
それぞれソース・ドレイン領域４とコンタクトをとるよ
うに構成されている。

【００６０】この発明の薄膜トランジスタは、実施例４
で説明した薄膜トランジスタと同様、オン時のドレイン
電流を低下させることなく、オフ時のドレイン電流を低
減できる。さらに、イオン注入により主ゲート電極１６
を形成することができるので、成膜やエッチングの工程
を不要とする。

【００６１】実施例７．次に、この発明の実施例６の薄
膜トランジスタの製造方法について、一実施例を図５
（ａ）〜（ｃ）の製造工程断面図に沿って説明する。こ
の説明において実施例２と同様の工程については説明を
簡略化し、この実施例について特徴的なゲート電極形成
工程を中心に説明を行なう。

【００６２】まず、実施例２で説明した図２（ｂ）に示
す工程の後、ゲート絶縁膜６上に例えば１０¹⁶ｃｍ^-3の
ホウ素をドーピングした厚さ２０００Åの補助ゲート電
極となる多結晶Ｓｉ薄膜（第２のＳｉ薄膜）１１ａを積
層して成膜する。この補助ゲート電極となる多結晶Ｓｉ
膜１１ａをホトレジスト１３をマスクとして、例えばＳ
Ｆ₆ ガスにＯ₂ ガスを添加したドライエッチングでゲー
ト絶縁膜３に対して選択的に異方性エッチングしてパタ
ーニングすることにより図５（ａ）に示す補助ゲート電
極１１を形成する。さらに、同じホトレジスト１３をマ
スクとして補助ゲート電極１１に対して自己整合的にイ
オン注入することによりソース・ドレイン領域４を形成
する。

【００６３】次に、図５（ｂ）に示すように、補助ゲー
ト電極１１の中央から両端より片側それぞれ２μｍづつ
内側の部分以外にホトレジスト１８を形成する。このホ
トレジスト１８をマスクとして、例えばホウ素を３０ｋ
ｅＶの加速電圧で３×１０¹⁵ｃｍ^-2イオン注入して主ゲ
ート電極１６を形成する。

【００６４】次いで、ゲート絶縁膜６にコンタクトホー
ル１０を形成し、このコンタクトホール１０に金属薄膜
から成るソース電極８およびドレイン電極９を形成する
ことによって図５（ｃ）に示す構造断面を持つ本発明の
薄膜トランジスタが製造される。

【００６５】この実施例の製造方法により製造された本
発明の薄膜トランジスタは、実施例２と同様にソース・
ドレイン領域４が補助ゲート電極１１に対して自己整合
的に形成できる。

【００６６】なお、この実施例ではソース・ドレイン領
域４を形成し、次いでイオン注入により形成した主ゲー
ト電極１６を形成したが、イオン注入により形成した主
ゲート電極１６を形成した後ソース・ドレイン領域４を
形成してもよい。

【００６７】実施例８．図６（ｃ）はこの発明の別な実施例の薄膜トランジスタ
の構成を示す断面図である。図６（ｃ）において、絶縁
性基板１上にチャネルとして働くＳｉ薄膜２が積層さ
れ、このＳｉ薄膜２にチャネル領域５とこのチャネル領
域５の両側に不純物を高濃度に注入し、ｎ型のＳｉ薄膜
としたソースおよびドレイン領域４を形成し、Ｓｉ薄膜
２上にゲート絶縁膜６が形成されている。ｎ型のＳｉ薄
膜としたソース・ドレイン領域４の間のゲート絶縁膜６
上には、ソースおよびドレイン領域４の間のほぼ中央部
を除去した補助ゲート電極１１の外側両端に一致するよ
うにパターン化された主ゲート電極１２が積層して形成
されている。また、ゲート絶縁膜６にはコンタクトホー
ル１０が形成されており、このコンタクトホール１０に
は金属薄膜から成るソース電極８及びドレイン電極９が
形成され、それぞれソース・ドレイン領域４とコンタク
トをとるように構成されている。

【００６８】この発明の薄膜トランジスタは、実施例４
で説明した薄膜トランジスタと同様、オン時のドレイン
電流を低下させることなく、オフ時のドレイン電流を低
減できる。

【００６９】実施例９．次に、この発明の実施例８の薄
膜トランジスタの製造方法について一実施例を図６
（ａ）〜（ｃ）の製造工程断面図に沿って説明する。こ
の説明において実施例２と同様の工程については説明を
簡略化し、この実施例について特徴的なゲート電極形成
工程を中心に説明を行なう。

【００７０】まず、実施例２で説明した図２（ｂ）に示
す工程の後、ゲート絶縁膜６上に例えば１０¹⁶ｃｍ^-3の
ホウ素をドーピングした厚さ１０００Åの補助ゲート電
極となる多結晶Ｓｉ膜（第２のＳｉ薄膜）１１ａを積層
して成膜する。この補助ゲート電極となる多結晶Ｓｉ膜
１１ａのチャネル領域５の上の一部を例えばＳＦ₆ ガス
を用いたドライエッチングによりゲート絶縁膜６に対し
て選択的にエッチングをおこない図６（ａ）に示すよう
にパターン化し、主ゲート電極形成溝１７を設ける。次
いで、この補助ゲート電極となる多結晶Ｓｉ膜１１ａ上
および主ゲート電極形成溝１７に主ゲート電極となる多
結晶Ｓｉ膜（第３のＳｉ薄膜）を積層する。この後、ホ
トレジスト１３をマスクとして、例えばＳＦ₆ ガスとＯ
₂ ガスを用いたドライエッチングで、主ゲート電極とな
る多結晶Ｓｉ膜（第３のＳｉ薄膜）と補助ゲート電極と
なる多結晶Ｓｉ膜１１ａを同時にゲート絶縁膜６に対し
て選択的に異方性エッチングし、図６（ｂ）に示す構造
の主ゲート電極１２および補助ゲート電極１１が形成さ
れる。さらに、同じホトレジスト１３をマスクとして補
助ゲート電極１１に対して自己整合的にイオン注入する
ことによりソース・ドレイン領域４を形成する。

【００７１】次いで、ゲート絶縁膜６にコンタクトホー
ル１０を形成し、このコンタクトホール１０に金属薄膜
から成るソース電極８およびドレイン電極９を形成する
ことによって図６（ｃ）に示す構造断面を持つ本発明の
薄膜トランジスタが製造される。

【００７２】この実施例の製造方法によれば、実施例２
と同様にソース・ドレイン領域４が補助ゲート電極１１
に対して自己整合的に形成できる。また、主ゲート電極
１２のエッチングは補助ゲート電極１１のエッチングと
同時に行なわれるため、本発明の薄膜トランジスタの構
造を再現性良く製造できる。

【００７３】なお、以上の実施例１〜１１の説明におい
て主ゲート電極１２が多結晶Ｓｉ膜から成る場合につい
て述べたが、Ｍｏ、Ｔａ、Ｗ、Ｃｒなどの金属薄膜であ
ってもよく、これまでに述べた実施例の薄膜トランジス
タと同様の効果が得られる。この場合、製造方法の実施
例で述べた主ゲート電極１２のエッチングを金属薄膜に
応じて選択したエッチング方法に変更することにより同
様の製造工程で、本発明の薄膜トランジスタが製造でき
る。

【００７４】実施例１０．次に、実施例１および実施例
３に示した薄膜トランジスタの製造方法の別の実施例に
ついて図７（ａ）〜（ｃ）の工程断面図に沿って説明す
る。この説明において主ゲート電極１２は例えばＭｏな
どの金属薄膜を用いて構成する。実施例２或は実施例４
と同様の工程については説明を簡略化し、この実施例に
ついて特徴的なゲート電極形成工程を中心に説明を行な
う。

【００７５】まず、実施例２で説明した図２（ｂ）に示
す工程の後、ゲート絶縁膜６上に例えば１０¹⁶ｃｍ^-3の
ホウ素をドーピングした厚さ５００Åの補助ゲート電極
となる多結晶Ｓｉ膜１１ａと主ゲート電極となる金属薄
膜、例えばＭｏ膜を積層する。ついで、ホトレジスト１
３をマスクとしてウエットエッチングにより主ゲート電
極となるＭｏ膜を補助ゲート電極となる多結晶Ｓｉ膜１
１ａに対して選択的にエッチングし、このウエットエッ
チングにおいて、Ｍｏ膜をサイドエッチングすることに
より図７（ａ）に示すように主ゲート電極１２がホトレ
ジスト１３より例えば片側それぞれ２μｍづつ幅狭く形
成する。

【００７６】次に、図７（ｂ）に示すように、同じホト
レジスト１３をマスクとして、例えばＳＦ₆ガスにＯ₂
ガスを添加した原料ガスによるドライエッチングを行な
い、補助ゲート電極となる多結晶Ｓｉ薄膜１１ａをゲー
ト絶縁膜６に対して選択的に異方性エッチングして補助
ゲート電極１１をパターニングする。さらに図７（ｃ）
に示すように、同じホトレジスト１３をマスクとして補
助ゲート電極１１に対して自己整合的にイオン注入する
ことによりソース・ドレイン領域４を形成する。この
後、実施例２或は実施例４と同様の製造工程を経ること
により、図１或は図３（ｂ）に示す構造断面と同じ本発
明の薄膜トランジスタが製造される。

【００７７】この実施例の薄膜トランジスタの製造方法
によれば、主ゲート電極１２のパターニングと補助ゲー
ト電極１１のパターニングが同一のホトレジスト１３を
用いて行えるため、マスクが１枚削減できるとともに、
主ゲート電極１２と補助ゲート電極１１の位置合わせを
必要としない。また、同時にソース・ドレイン領域４が
補助ゲート電極１１に対して自己整合的に形成できる。

【００７８】なお、この実施例では主ゲート電極１２に
金属薄膜を用いたが、補助ゲート電極１１より高濃度に
ドーピングした多結晶Ｓｉ膜であってもよい。

【００７９】実施例１１．次に、この発明の薄膜トラン
ジスタの別な実施例について説明する。図８はこの発明
の別な実施例の薄膜トランジスタの構成を示す断面図で
あり、ソース・ドレイン領域４の間に実施例１で説明し
た主ゲート電極１２と補助ゲート電極１１からなるゲー
ト電極構造を２個設置したものである。

【００８０】この実施例の薄膜トランジスタによれば、
オン時のドレイン電流を低下させることなく、オフ動作
時にチャネル領域５とソース・ドレイン領域４の間の電
界強度を弱めることができるとともに２つの主ゲート電
極１２の間の部分のチャネル領域５が抵抗成分となるた
め、効果的にオフ時のドレイン電流が低減できる。

【００８１】なお、この実施例では実施例１のゲート電
極構造を用いたが、他の実施例のゲート電極構造を用い
ても同様の効果があるのは云うまでもない。

【００８２】以上述べてきた実施例では、主ゲート電極
１２の導電型は補助ゲート電極１１の導電型と同じ場合
について述べてきたが、補助ゲート電極１１と反対の導
電型でもよく主ゲート電極の不純物の濃度が補助ゲート
電極１１の不純物より高濃度であれば同様の効果が得ら
れる。さらに、ｎ型の薄膜トランジスタの場合について
説明してきたがｐ型の薄膜トランジスタであっても良
く、補助ゲート電極１１の導電型がソース・ドレイン領
域４と反対の導電型であれば、ｎ型の薄膜トランジスタ
の場合と同様の効果が得られる。また、実施例では多結
晶Ｓｉ膜を用いた薄膜トランジスタについて述べたが、
非晶質Ｓｉ膜を用いた薄膜トランジスタであってもよ
く、同様の効果が得られる。

【００８３】

【発明の効果】本発明の薄膜トランジスタは以上のよう
にゲート電極として補助ゲート電極を設けているので、
オン時のドレイン電流の低下を引き起こすことなくオフ
時のドレイン電流を減少できるといった効果がある。さ
らに、主ゲート電極と補助ゲート電極との位置ずれが生
じても薄膜トランジスタの特性に変化が生じにくいた
め、高精度でマスクの位置合わせを行なう必要がなくな
るといった効果がある。

【００８４】さらに、本発明の薄膜トランジスタの製造
方法によれば、ソース・ドレイン領域が補助ゲート電極
に対して自己整合的に形成できるといった効果がある。

【００８５】また、請求項５の発明の薄膜トランジスタ
の製造方法においては、上記作用の他、補助ゲート電極
を設けたことによるマスク数の増加の必要がなく、また
主ゲート電極と補助ゲート電極の位置合わせを行うこと
なく製造できるといった効果がある。

【００８６】また、請求項１２の発明の薄膜トランジス
タにおいては、オフ時のドレイン電流をより効果的に減
少できるといった効果がある。

【図面の簡単な説明】

【図１】この発明の実施例１の薄膜トランジスタを示す
断面図である。

【図２】この発明の実施例２の薄膜トランジスタの製造
方法を説明するための製造工程断面図である。

【図３】この発明の実施例３の薄膜トランジスタの製造
方法を説明するための断面図である。

【図４】この発明の実施例４の薄膜トランジスタおよび
実施例５の製造方法を説明するための断面図である。

【図５】この発明の実施例６の薄膜トランジスタおよび
実施例７の製造方法を説明するための断面図である。

【図６】この発明の実施例８の薄膜トランジスタおよび
実施例９の製造方法を説明するための断面図である。

【図７】この発明の実施例１０の薄膜トランジスタの製
造方法を説明するための断面図である。

【図８】この発明の実施例１１の薄膜トランジスタおよ
びその製造方法を説明するための断面図である。

【図９】従来の薄膜トランジスタの断面図である。

【図１０】従来の薄膜トランジスタおよびその製造方法
を説明するための断面図である。

【符号の説明】１絶縁性基板２第１のＳｉ薄膜３低濃度不純物領域４ソース・ドレイン領域５チャネル領域６ゲート絶縁膜７ゲート電極８ソース電極９ドレイン電極１０コンタクトホール１１補助ゲート電極１１ａ補助ゲート電極となる多結晶Ｓｉ膜（第２のＳ
ｉ薄膜）１２主ゲート電極１２ａ主ゲート電極となる多結晶Ｓｉ膜（第３のＳｉ
薄膜）１３ホトレジスト１４ホトレジスト１５主ゲート電極の不純物を拡散した領域１６イオン注入により形成した主ゲート電極１７主ゲート電極形成溝１８ホトレジスト

───────────────────────────────────────────────────── フロントページの続き (72)発明者升谷雄一尼崎市塚口本町８丁目１番１号三菱電機株式会社材料デバイス研究所内 (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/786 H01L 21/336

Claims

(57)【特許請求の範囲】

【請求項１】絶縁性基板、この絶縁性基板上に形成さ
れた第１のＳｉ薄膜、この第１のＳｉ薄膜上に接して形
成されたゲート絶縁膜、このゲート絶縁膜上に形成され
たゲート電極を備え、上記第１のＳｉ薄膜にチャネル領
域と、このチャネル領域の両側に高濃度の不純物をドー
ピングしたソース・ドレイン領域とを形成した薄膜トラ
ンジスタにおいて、上記ゲート電極が、上記ソース・ド
レイン領域の導電型とは反対の導電型にドーピングされ
た第２のＳｉ薄膜から成る補助ゲート電極と、ｐ型また
はｎ型の不純物が上記補助ゲート電極より高濃度にドー
ピングされた第３のＳｉ薄膜あるいは金属薄膜から成る
主ゲート電極から構成され、前記ソース・ドレイン領域
の内側端部に対して、前記ゲート主電極の近接部が前記
補助ゲート電極の近接部より遠い位置にあることを特徴
とする薄膜トランジスタ。
【請求項２】補助ゲート電極がゲート絶縁膜に接して
設けられ、主ゲート電極が上記補助ゲート電極上に積層
されるとともに上記補助ゲート電極の幅よりも狭く形成
されたことを特徴とする請求項第１項に記載の薄膜トラ
ンジスタ。
【請求項３】チャネル領域とこのチャネル領域の両側
にソース・ドレイン領域とを形成した第１のＳｉ薄膜、
この第１のＳｉ薄膜上に接して形成されたゲート絶縁
膜、このゲート絶縁膜上に形成された補助ゲート電極お
よび主ゲート電極を備えた薄膜トランジスタの製造方法
において、上記ゲート絶縁膜上にソース・ドレイン領域
と反対の導電型にドーピングされた第２のＳｉ薄膜とｐ
型またはｎ型の不純物が第２のＳｉ薄膜より高濃度にド
ーピングされた第３のＳｉ薄膜あるいは金属薄膜とを連
続して形成する工程と、上記第３のＳｉ薄膜あるいは金
属薄膜をパターニングして主ゲート電極を形成する工程
と、上記主ゲート電極より幅広のホトレジストをマスク
として上記第２のＳｉ薄膜をパターニングして補助ゲー
ト電極を形成する工程と、上記ホトレジストをマスクと
して第１のＳｉ薄膜に不純物を注入してソース・ドレイ
ン領域を形成する工程とを有することを特徴とする薄膜
トランジスタの製造方法。
【請求項４】補助ゲート電極中に主ゲート電極と同じ
導電型の不純物を拡散させた領域を形成したことを特徴
とする請求項第２項記載の薄膜トランジスタ。
【請求項５】チャネル領域とこのチャネル領域の両側
にソース・ドレイン領域とを形成した第１のＳｉ薄膜、
この第１のＳｉ薄膜上に接して形成されたゲート絶縁
膜、このゲート絶縁膜上に形成された補助ゲート電極お
よび主ゲート電極を備えた薄膜トランジスタの製造方法
において、上記ゲート絶縁膜上にソース・ドレイン領域
と反対の導電型にドーピングされた第２のＳｉ薄膜およ
びｐ型またはｎ型の不純物が第２のＳｉ薄膜より高濃度
にドーピングされた第３のＳｉ薄膜あるいは金属薄膜を
連続して形成する工程と、上記第３のＳｉ薄膜あるいは
金属薄膜上に形成した補助ゲート電極の形状を有するホ
トレジストをマスクとして等方性エッチングにより上記
主ゲート電極を形成する工程と、上記ホトレジストをマ
スクとして異方性エッチングにより上記補助ゲート電極
を形成する工程と、上記ホトレジストをマスクとして第
１のＳｉ薄膜に不純物を注入してソース・ドレイン領域
を形成する工程とを有することを特徴とする薄膜トラン
ジスタの製造方法。
【請求項６】主ゲート電極がチャネル領域幅より狭
く、ゲート絶縁膜に接して設けられ、補助ゲート電極が
上記主ゲート電極の外側のゲート絶縁膜に接して設けら
れたことを特徴とする請求項第１項に記載の薄膜トラン
ジスタ。
【請求項７】チャネル領域とこのチャネル領域の両側
にソース・ドレイン領域とを形成した第１のＳｉ薄膜、
この第１のＳｉ薄膜上に接して形成されたゲート絶縁
膜、このゲート絶縁膜上に形成された補助ゲート電極お
よび主ゲート電極を備えた薄膜トランジスタの製造方法
において、上記ゲート絶縁膜上にｐ型またはｎ型の不純
物が高濃度にドーピングされた第３のＳｉ薄膜あるいは
金属薄膜を積層し、この第３のＳｉ薄膜あるいは金属薄
膜をパターニングして主ゲート電極を形成する工程と、
この後上記主ゲート電極とゲート絶縁膜上にソース・ド
レイン領域と反対の導電型の不純物が第３のＳｉ薄膜よ
り低濃度にドーピングされた第２のＳｉ薄膜を積層する
工程と、上記主ゲート電極より幅広のホトレジストをマ
スクとして上記第２のＳｉ薄膜をパターニングして上記
補助ゲート電極を形成する工程と、上記ホトレジストを
マスクとして第１のＳｉ薄膜に不純物を注入してソース
・ドレイン領域を形成する工程とを有することを特徴と
する薄膜トランジスタの製造方法。
【請求項８】チャネル領域とこのチャネル領域の両側
にソース・ドレイン領域とを形成した第１のＳｉ薄膜、
この第１のＳｉ薄膜上に接して形成されたゲート絶縁
膜、このゲート絶縁膜上に形成された補助ゲート電極お
よび主ゲート電極を備えた薄膜トランジスタの製造方法
において、上記ゲート絶縁膜上にソース・ドレイン領域
と反対の導電型にドーピングされた第２のＳｉ薄膜を積
層し、この第２のＳｉ薄膜の少なくとも上記チャネル領
域の幅方向の中央部の上方の一部をエッチングにより取
り去る工程と、この後ｐ型またはｎ型の不純物が第２の
Ｓｉ薄膜より高濃度にドーピングされた第３のＳｉ薄膜
あるいは金属薄膜を少なくとも上記チャネル領域上方全
面に積層する工程と、ホトレジストをマスクとして上記
第２のＳｉ薄膜および第３のＳｉ薄膜あるいは金属薄膜
をパターニングして上記補助ゲート電極および主ゲート
電極を形成する工程と、上記ホトレジストまたは上記主
ゲート電極をマスクとして第１のＳｉ薄膜に不純物を注
入してソース・ドレイン領域を形成する工程とを有する
ことを特徴とする薄膜トランジスタの製造方法。
【請求項９】絶縁性基板、この絶縁性基板上に形成さ
れた第１のＳｉ薄膜、この第１のＳｉ薄膜上に接して形
成されたゲート絶縁膜、このゲート絶縁膜上に形成した
ゲート電極を備え、上記第１のＳｉ薄膜にチャネル領域
と、このチャネル領域の両側に高濃度の不純物をドーピ
ングしたソース・ドレイン領域とを形成した薄膜トラン
ジスタにおいて、上記ゲート電極が、第２のＳｉ薄膜か
ら成り、この第２のＳｉ薄膜に上記ソース・ドレイン領
域の導電型と反対の導電型にドーピングされた補助ゲー
ト電極と、この補助ゲート電極の幅方向の中央部の領域
に補助ゲート電極と同じ導電型の不純物が上記補助ゲー
ト電極の不純物濃度より高濃度に注入された主ゲート電
極とを形成したことを特徴とする薄膜トランジスタ。
【請求項１０】チャネル領域とこのチャネル領域の両
側にソース・ドレイン領域とを形成した第１のＳｉ薄
膜、この第１のＳｉ薄膜上に接して形成されたゲート絶
縁膜、このゲート絶縁膜上に形成された補助ゲート電極
および主ゲート電極から成るゲート電極を備えた薄膜ト
ランジスタの製造方法において、上記ゲート絶縁膜上に
第２のＳｉ薄膜を積層する工程と、第１のホトレジスト
をマスクとして上記第２のＳｉ薄膜を上記ゲート電極の
形状に形成する工程と、この後上記第１のホトレジスト
をマスクとして第１のＳｉ薄膜に不純物を注入して上記
ソース・ドレイン領域を形成する工程と、上記第１のホ
トレジストを除去し、第２のホトレジストをマスクとし
て上記ゲート電極の幅方向の中央部の領域に補助ゲート
電極と同じ導電型の不純物を注入し、上記ゲート電極の
幅方向の両端部分である補助ゲート電極および中央部分
である主ゲート電極を形成する工程とを有することを特
徴とする薄膜トランジスタの製造方法。
【請求項１１】主ゲート電極と補助ゲート電極から成
るゲート電極がチャネル領域上方に少なくとも２個形成
されていることを特徴とする請求項第１項、第２項、第
４項、第６項、第８項または第１０項記載の薄膜トラン
ジスタ。