KR19990035801A - 자기 조절 콘택 및 도핑 영역의 제조 방법 - Google Patents
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Abstract
제안된 방법에서, 마스킹층(L)은 반도체 재료(1)상에 적층되어 하기의 방식으로 구조화된다: 콘택이 배치된 제 1영역(6)에는 반도체 재료상의 대각선과 법선 사이의 애스팩트각(20)이 마스킹층 위의 입사각(39)보다 더 작은 애스팩트비를 갖는 개구(10)가 제공되고, 도핑 영역(7)이 배치된 제 2영역에는 마스킹층의 리지(12)가 남겨지며, 이 경우 상기 도핑 영역은 제 1전도성의 원자를 입사각과 등가의 주입각으로 경사 주입함으로써 만들어지고, 상기 콘택(40)은 제 2전도성의 원자를 실제로 수직 주입함으로써 형성된다. 본 발명에 의해, 반도체 웰, 상기 웰내에 있는 MOS-트랜지스터의 소스-영역/드레인-영역 및 상기 웰을 보상하는 웰의 콘택 영역상에 하나의 마스크를 주입하는 것이 가능해진다.
Description
집적 CMOS-회로는 다수의 프로세스 단계로 제조된다. 상기 회로의 제조 비용은 프로세스의 복잡성 및 물리적인 처리 시간에 의해 정해진다. 따라서 매우 복잡한 부품들은 완제품이 될 때까지 수백 단계의 개별 프로세스 단계들을 필요로 하고, 프로세스 실행 및 제품 제조에 여러 날이 소요된다.
단결정 실리콘 웨이퍼상에 제조되는 집적 CMOS-회로에서는 통상적으로, 실리콘내에 회로 기능을 만들기 위한 기본 프로세스로 적어도 7단계의 포토 기술 단계 및 패시베이션을 포함하는 2개의 금속화 평면을 만들기 위한 5단계의 포토 기술 단계가 필요하다. 통상적인 방법은, 후속하는 열적 주입 단계와 함께 실리콘 기판내에 자기 조절 웰주입용 제 1마스크를 형성하는 단계, 예컨대 국부적 산화에 의해 필드 절연을 만들기 위한 제 2마스크를 형성하는 단계, MOS-트랜지스터의 사용 전압을 조절하기 위한 제 3마스크를 형성하는 단계를 포함하며, 이 경우 NMOS-트랜지스터의 사용 전압은 통상적으로 전표면적으로 이루어지고, 마스크는 PMOS-트랜지스터를 위해 필요하다.
전술한 단계에 이어서, 게이트를 구조화하기 위한 제 4마스크를 형성하는 단계, NMOS-트랜지스터의 저도핑 소스-영역/드레인-영역을 만들기 위한 제 5마스크를 형성하는 단계, 소위 LDD-주입 단계, 및 NMOS-트랜지스터의 고도핑 드레인을 만들기 위한 제 6마스크를 형성하는 단계가 실행된다. 마지막으로 제 7마스크는 PMOS-트랜지스터의 드레인을 주입하기 위해 필요하다.
제 8마스크에 의해 콘택홀을 갖는 전표면적인 절연 중간층을 형성한 후에, 제 9마스크 내지 제 11마스크는 제 1층을 금속화하기 위해, 콘택홀을 형성하기 위해 및 제 2금속화층을 위해 제공된다. 상기 금속화는 통상적으로 알루미늄으로 이루어진다. 그 다음에 패시베이션층을 형성하기 위한 제 12마스크의 형성 단계가 이어진다.
예컨대 커패시터 또는 저항과 같은 다른 부가 엘리먼트를 포함하는 회로에서는 다른 마스크들이 필요할 수도 있다. 상기 방법은 기본적으로, 제조 비용을 낮추고 실행 시간을 감소시키기 위해 최소의 프로세스 단계들로 이루어지는 것이 바람직하다.
본 발명은 자기 조절 콘택 및 도핑 영역을 반도체 기판내에 제조하기 위한 방법에 관한 것이다.
본 발명은 실시예를 참조하여 하기에 자세히 설명된다:
도 1 내지 도 3은 제조 방법의 상이한 단계들을 설명하기 위한 개략적인 횡단면도이다.
본 발명의 목적은, 비교적 적은 수의 프로세스 단계들을 필요로 하는 자기 조절 콘택 및 도핑 영역의 제조 방법을 제공하는 것이다.
상기 목적은 청구항 1의 특징에 의해 달성된다.
본 발명은, 마스크 제조 단계들을 줄임으로써 CMOS-회로의 제조 비용을 현저히 감소시킬 수 있다는 인식을 기초로 하고 있다. 또한 주입 장치를 계속적으로 개선하고 층두께를 축소시킴으로써, 필드 절연 구역을 만든 후에 웰주입을 실행할 수 있다. 그럼으로써, 시간이 소요되는 웰주입 단계가 절약된다. 물론, PMOS-사용 전압을 조절하기 위한 마스크와의 결합에 의해 마스크의 전체적인 개수는 변동이 없다.
본 발명에 의해, 자기 조절 웰콘택 또는 기판 콘택 및 웰을 만들기 위한 기본 프로세스에서 필수적인 개수의 포토 기술 단계로 단계의 개수를 줄이거나 또는 마스크의 개수를 하나의 마스크로 줄이는 것이 제안된다. 이것은, 엘리먼트를 실현하기 위해 필요한 주입 공정이 단 하나의 마스크만을 필요로 하는 하나의 단계에서 이루어짐으로써 가능하다.
본 발명은 하나의 마스크가 절약될 수 있다는 장점을 갖는다. 그에 상응하게 전체 프로세스도 덜 복잡하다. 제조 비용은 최근의 프로세스에 비해 훨씬 감소된다. 물리적인 처리 시간도 현저하게 감소된다.
본 발명에 따른 방법은 도 1에 따라, 기판(1)내에 필드 절연 구역(2)을 공지된 방식으로 제조하는 프로세스로부터 시작된다. 이를 위해 제일 먼저 질화물층을 기판상에 전표면적으로 적층하여, 포토 기술로 형성되는 제 1마스크 및 후속하는 에칭 단계에 의해 구조화하는 것이 통상적이다. 그 다음에, 필드 절연 구역을 예컨대 필드 산화물로서 형성한다. 이어서 상기 질화물층을 제거한다. 종래 방식의 기술 외에 국부적 산화(LOCOS)에 의해 가스 상태의 산화물이 화학적으로 증착 및 구조화될 수 있다.
그 다음에, 통상적으로 15㎚ 두께의 게이트 산화물의 형성 단계 및 실리콘층의 증착 단계가 이어진다. 제 2포토 기술로 형성된 제 2마스크는 다음 에칭 단계에서 게이트 산화물(4)에 의해 기판으로부터 절연되는 구조화된 게이트 전극(3)을 형성한다.
상기 게이트 전극을 구조화한 후에 통상적으로 산화 단계가 이어지며, 상기 산화에 의해 10㎚ 두께의 산화물층이 형성된다. 이어서, CVD-방법(증기 상태의 화학 증착 방법)에 의해 절연층을 동일한 모양으로, 예컨대 그 다음 단계에서 이방성 재에칭되는 테트라에틸오르토규산염으로 증착함으로써, 측면 절연 리지(5)가 상기 게이트 전극 옆에 남겨진다. 그 다음에 제조될 트랜지스터가 래커 마스크에 의해 한정된다.
도면의 실시예에는 NMOS-트랜지스터가 제공되었다. 물론, 동일한 방법으로 PMOS-트랜지스터도 제조할 수 있다. 제 2래커 마스크 및 방법 사이클 중에서 상응하는 제 2방법에 의해 CMOS-트랜지스터를 제조할 수 있다.
실시예에서 래커 마스크로서 제조되는 마스크(L)에 의해, 자기 조절 콘택이 만들어질 제 1영역(6) 및 도핑 영역이 제공된 제 2영역(7)이 한정된다.
상기 제 1영역(6)에서 래커 마스크(L)는 2개의 필드 절연 영역 사이에 하나의 개구(10)를 포함한다. 상기 개구(10)는 애스팩트각(20)을 정하는 애스팩트비, 즉 래커 높이와 개구폭 사이의 비율을 갖는다. 이 경우 애스팩트각(20)은 개구(10)의 바닥점으로부터 마주 놓인 래커 마스크의 상부 에지까지 이르는 대각선과 반도체 재료상의 법선 사이의 각을 말한다. 상기 애스팩트각(20)은 본 발명에 따라, 마스킹층 위로 향하는 미리 제공된 입사빔(30)이 갖는 반도체 재료상의 법선 기울기(N)에 대한 각(22)이 상기 애스팩트각(20)보다 더 크도록 선택된다. 따라서, 입사빔(30)은 개구(10)의 바닥 영역에 이르지 않게 된다.
수학적으로 볼 때 상기 개구는, 반도체 표면상의 2개의 바닥점 사이의 상기 개구의 종방향 연장선이 한편으로 상기 바닥점들 중 하나의 바닥점과 다른 한편으로 마스크 개구의 상부 에지점 사이의 대각선과 법선(N)에 대한 입사각의 코사인의 곱과 최대로 같아지도록 형성된다.
영역(7)내에서 래커 마스크(L)는 도면 우측에 있는 상기 래커 마스크의 영역(7a)이 완전히 커버링되도록 구조화된다. 상기 영역에서는 예컨대 선행 프로세스 단계들에 의해, 후속 방법 단계에서 형성될 PMOS-트랜지스터를 위해 제공된 필드 절연 구조물 및 게이트 구조물(2 내지 5)이 형성될 수 있다. 상기 래커 마스크(L)는 실시예에 제지된 NMOS-트랜지스터를 위해 제공된 영역(7b)내에, 게이트 전극 구조물에 간격을 두고 접한 2개의 필드 절연 영역 사이에 하나의 개구를 포함한다. 상기 개구(11)의 한 측면은, NMOS-트랜지스터를 위해 제공된 웰콘택 영역내의 2개의 필드 절연 영역 사이에 배치된 마스크 리지(12)에 의해 제한된다. 상기 마스크 리지(12)는 2개의 필드 절연 에지에 확실하게 겹쳐져야 한다.
본 발명은, 임의의 최소 애스팩트비를 갖는 도 1에 따른 개구와 같은 트렌치 및 호울은 경사 주입을 위해 거의 완전하게 마스킹 작용하는 한편, 마스크 리지(12)와 같은 리지 및 칼럼은 상기 방식의 주입을 위해 반드시 마스킹 작용할 필요는 없다.
도 1에 따르면, 기술된 개구 또는 리지(10 내지 12)를 갖는 래커 마스크를 제조한 다음에는 경사 주입이 이루어지며, 이 경우 주입각은 방향빔(30)의 각(20)과 일치하여 예컨대 25°이다. 상기 주입은 웰 영역, 즉 도핑 영역을 위해 제 2영역(7 또는 더 정확하게는 7b)내에서 이루어진다. 이를 위해, 예컨대 붕소와 같이 100 내지 수100keV 이상 범위의 에너지, 통상적으로는 230keV의 에너지를 갖고 원자 집중도가 통상적으로 1013인 p-도전성 원자가 주입된다. 주입각(22)으로서는 예컨대 25°가 제안될 수 있다.
영역(7b)내에서 마스크에 의해 커버링되지 않은 필드 절연 영역(2), 게이트 전극 구조물 및 마스크 리지(12)가 상기 주입에 대해 마스킹되지 않거나 또는 약하게 마스킹 됨으로써, p-웰(15)의 깊은 주입이 가능해진다. 이 경우 필드 절연 영역 및 게이트 전극 구조물내로 주입된 원자들은 웰(15)을 형성하기 위해 상기 영역들을 통과하여 반도체 기판내로 들어간다.
예비 실험에서, 게이트 전극 구조물 및 특히 게이트 산화물은 상기 방식의 주입시 전혀 영향을 받지 않거나 또는 나중의 트랜지스터 기능이 완전히 유지되도록 단지 약간만 영향을 받는다는 사실이 나타났다. 래커 리지의 영역에서는 주입된 이온들이 상기 리지 옆의 반도체 재료 내부로 침투함으로써, 계속 존재하는 마스크 리지(12)의 나머지 마스킹 때문에 웰 영역내에는 날카롭지 않은 윤곽이 형성된다. 그러나 상기 윤곽은 웰을 주어진 명세서에 상응하게 제조하기에는 완전히 충분하지 않다.
그 다음에는 도 2에 따라, 트랜지스터용 소스-영역/드레인-영역(41 및 42)과 동시에 형성되는 자기 조절 콘택(40)을 제조한다. 이를 위해, n-도핑되는 재료가 거의 수직 방식으로 미리 제공된 구조물내로 주입된다. 도 2에 따른 실시예에서 통상적으로 대략 40keV의 에너지 및 5·1015의 원자 집중을 갖는 비소의 주입이 이루어진다. 이 경우 개구(10) 영역에서는 2개의 인접한 필드 절연 영역 사이에 고도핑 콘택 영역(40)이 형성되는데, 그 이유는 상기 경우에는 마스크(L)의 개구(10)가 마스킹 작용하지 않기 때문이다. 영역(7b) 또는 개구(1)내에서는 소스-영역/드레인-영역(41 및 42)이 형성되며, 상기 영역은 주어진 절연 에너지 및 절연 정도에서 게이트 전극(3)에서의 절연 리지(5) 및 게이트 전극 구조물의 양측면에 배치된 필드 절연 영역에 의해 마스킹 된다. 따라서, 자기 조절 콘택(41 및 42)이 형성된다.
언급할 것은, 상기 웰 주입 단계 후에는 p-도핑되는 원자, 즉 웰을 제조하기 위해 이용되는 에너지보다 훨씬 더 낮은 에너지를 갖는 붕소 원자의 제 2주입이 이루어질 수 있다는 점이다. 통상적으로 60keV에서 4·1012개 원자의 투입으로 이루어지는 상기 제 2붕소-주입에 의해, 개구(11)의 트랜지스터 영역내에서 트랜지스터의 사용 전압 및 관통 강도가 정해진다. 상기 주입 에너지는, 붕소 이온이 미치는 폭이 게이트 전극의 두께보다 더 크기는 하지만 훨씬 더 크지는 않도록 선택되어야 한다.
도 3에 따라, 소스-영역/드레인-영역 및 자기 조절 콘택을 제조한 후에는 또다른 주입 공정이 이루어질 수 있는데, 본 경우에 주입은 주입 방향의 입사각이 애스팩트각(20)보다 더 크도록 선택된다. 상기 주입은 통상적으로 80keV의 에너지에서 3·1013개 원자의 투입시 포스포르 원자에 의해 이루어진다. 상기 주입은 특히 소스-영역/드레인-영역과 게이트 전극(3)의 에지 사이의 중간 영역에 저도핑 n-도전성 구역을 형성하기 위해 이용된다. 상기 영역(3)은 LDD(Lightly Doped Drain)-구역으로도 언급된다.
자기 조절 콘택 영역에서는 마스크(L)의 개구(10)가 경사 주입을 위해 마스킹 작용한다. 도 3에 따른 LDD-구역의 경사 주입을 대신해서 거의 수직의 주입이 제안될 수도 있다. 그러나 상기 수직 주입을 위해서는, 주입 전에 게이트 전극 옆에 있는 절연 리지(5)가 이방성 에칭에 의해 제거되었어야 한다. LDD-구역이 자기 조절 영역내에서 콘택의 주변 필드내에 형성되는 것은 문제가 되지 않는다.
전술한 바와 같이, n-도전성 원자의 주입은 낮게 사용된 에너지 및 선택된 수직의 작은 주입각 때문에 원래 마스크 에지 또는 필드 절연 에지의 형성 다음에 이루어진다. 마스크의 설계 및 애스팩트비에 의해, 깊은 웰 주입을 마스킹할 수 있고 동일한 마스크로 평평한 소스-주입/드레인-주입 또는 콘택 주입을 할 수 있으며, 이 경우 콘택(40)은 기판 콘택으로서 또는 다음 방법 단계에서 제조될 웰용 웰콘택으로서 사용된다. 마스크 리지(12)에 의해 반대의 효과, 즉 평평한 소스-주입/드레인-주입은 마스킹 되는 반면, 깊은 웰 주입은 전혀 마스킹되지 않거나 단지 약간만 마스킹 된다.
전술한 NMOS-트랜지스터를 제조한 후에 단지 PMOS-트랜지스터 또는 상기 방식의 트랜지스터만 제조되어야 하는 실시예에서는, 도 1 내지 도 3에 따른 주입 단계에 이어서 마스크(L)가 제거되고 제 2마스크가 적층되어 구조화되는데, 상기 제 2마스크의 구조화 방식은, 마스크 리지(12)의 영역에 상기 개구(10)에 상응하는 하나의 개구가 제공되고, 개구(11) 영역은 마스킹 되는 반면에 영역(7a)은 마스킹되지 않은 채 남겨지는 방식이다. 도 1 내지 도 3에 따라 제공된 개구(8) 영역에는, 콘택(40)에 접하는 필드 절연 영역의 에지를 확실하게 커버링하는 하나의 마스크 리지가 제공된다. 도 1 내지 도 3에 언급된 바와 마찬가지로 유사한 주입각을 갖는 주입 단계들이 후속되지만, 상기 단계들에서는 반대로 p-도핑되는 원자 대신에 n-도핑되는 원자들이 주입된다는 차이가 있다. 예컨대 웰주입을 위해서는 통상적으로 500keV의 에너지 및 1·1013개의 투입 원자를 갖는 포스포르가 25°로 주입된다. 통상적으로 230keV 에너지 및 1.0·1012개 원자의 관통 강도를 세팅하기 위한 포스포르 주입 단계 및 통상적으로 60keV 에너지 및 3.0·1012개 원자의 PMOS-사용 전압을 세팅하기 위한 붕소 주입 단계가 후속될 수 있다. 그 다음에는, 소스-영역/드레인-영역 및 웰(15)용 웰콘택이 통상적으로 10keV 에너지 및 5·1015개 원자의 붕소 주입에 의해 형성된다.
본 발명에 따른 방법은 자기 조절 콘택 및 도핑 영역을 반도체 기판내에 제조하기 위해 이용된다.
Claims (4)
- - 콘택(40)이 제공된 제 1영역(6)내의 개구(10)는 반도체 재료(1)상의 법선(L)과 대각선(21) 사이의 애스팩트각(20)이 마스킹층(L) 위로 향하는 입사각(22)보다 더 작도록 형성되고, 도핑 영역(15)이 제공된 제 2영역(7b)내에는 상기 마스킹층의 리지(12)가 남겨지는 방식으로, 마스킹층을 반도체 재료상에 적층하여 구조화하는 단계,- 제 1전도성의 원자를 입사각(22)과 등가의 주입각으로 경사 주입(30)함으로써 상기 도핑 영역을 형성하는 단계,- 제 2전도성의 원자를 실제로 수직 주입(30)함으로써 상기 콘택을 형성하는 단계로 이루어진, 자기 조절 콘택 및 도핑 영역을 반도체 재료내에 제조하기 위한 방법.
- 제 1항에 있어서,상기 마스킹층(L)을 제조하기 전에 필드 절연 영역(2)을 제조하고/제조하거나 게이트 산화물(4)상에 구조화된 게이트 전극(3)을 제조하는 것을 특징으로 하는 방법.
- 제 1항 또는 제 2항에 있어서,상기 마스킹층(L)의 리지(12)를 인접한 2개의 절연 영역 에지에 겹치도록 형성하는 것을 특징으로 하는 방법.
- 제 1항 내지 제 3항 중 어느 한 항에 있어서,- 제 2도전형의 원자를 입사각(22)과 등가의 주입각으로 경사 주입함으로써 주입 영역을 형성하는 단계,- 제 1전도성의 원자를 실제로 수직 주입함으로써 상기 콘택(50)을 형성하는 단계를 포함하며,이전 단계에서 리지(12)에 의해 커버링된 영역(50)내에 애스팩트비(20)를 갖는 개구를 형성하고, 이전에 개방된 영역(10)은 인접한 필드 산화물 영역을 확실하게 감싸는 마스크에 의해 커버링되는 방식으로, 제 2래커 마스크를 적층하여 구조화하는 것을 특징으로 하는 방법.
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