JPH05145030A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH05145030A JPH05145030A JP3309395A JP30939591A JPH05145030A JP H05145030 A JPH05145030 A JP H05145030A JP 3309395 A JP3309395 A JP 3309395A JP 30939591 A JP30939591 A JP 30939591A JP H05145030 A JPH05145030 A JP H05145030A
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- JP
- Japan
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- region
- forming
- conductivity type
- gate electrode
- mask layer
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- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】マスク層の使用工程回数を減らしてＣＭＯＳの
両方のＬＤＤ構造を形成することができる半導体装置の
製造方法を提供する。 【構成】半導体基板上に第１導電型の領域２３を形成す
る工程と、上記第１導電型の領域にゲート電極２５ａを
形成する工程と、上記ゲート電極２５ａをマスクとして
第１導電型の低濃度領域２６ａ，２６ｂを形成する工程
と、上記ゲート電極の側壁に第１のマスク層２９ａを形
成する工程と、上記ゲート電極２５ａ及び第１のマスク
層２９ａをマスクとして、上記第１導電型の領域に斜め
イオン注入により第２導電型の不純物を導入することに
より第２導電型の低濃度不純物領域を形成する工程を含
む。
両方のＬＤＤ構造を形成することができる半導体装置の
製造方法を提供する。 【構成】半導体基板上に第１導電型の領域２３を形成す
る工程と、上記第１導電型の領域にゲート電極２５ａを
形成する工程と、上記ゲート電極２５ａをマスクとして
第１導電型の低濃度領域２６ａ，２６ｂを形成する工程
と、上記ゲート電極の側壁に第１のマスク層２９ａを形
成する工程と、上記ゲート電極２５ａ及び第１のマスク
層２９ａをマスクとして、上記第１導電型の領域に斜め
イオン注入により第２導電型の不純物を導入することに
より第２導電型の低濃度不純物領域を形成する工程を含
む。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に係り、特にＬＤＤ（Ｌightly Ｄoped Ｄrain）構造を
有するＣ（コンプリメンタリー）ＭＯＳの製造方法に関
する。
に係り、特にＬＤＤ（Ｌightly Ｄoped Ｄrain）構造を
有するＣ（コンプリメンタリー）ＭＯＳの製造方法に関
する。
【０００２】
【従来の技術】半導体装置において、同一基板にＰチャ
ネル及びＮチャネルの２つのＭＯＳトランジスタ（Ｔ
ｒ）を構成したＬＤＤ構造を有するＣＭＯＳトランジス
タは、特開昭６３−１９６０７０号公報に開示されてい
る。
ネル及びＮチャネルの２つのＭＯＳトランジスタ（Ｔ
ｒ）を構成したＬＤＤ構造を有するＣＭＯＳトランジス
タは、特開昭６３−１９６０７０号公報に開示されてい
る。
【０００３】図４は上記ＬＤＤ構造を有するＣＭＯＳの
従来技術を説明するための工程断面図である。
従来技術を説明するための工程断面図である。
【０００４】先ず、図４（ａ）に示すように、Ｎ型Ｓｉ
の基板に酸化膜１を形成した後、Ｐ型領域２を形成する
ことによりＮ型領域３から分離し、この後、フィールド
酸化膜４を形成する。
の基板に酸化膜１を形成した後、Ｐ型領域２を形成する
ことによりＮ型領域３から分離し、この後、フィールド
酸化膜４を形成する。
【０００５】次に、全面にポリシリコン（ｐｏｌｙ−Ｓ
ｉ）層を形成した後、このｐｏｌｙ−Ｓｉ層をパターニ
ングして、図４（ｂ）に示すように、Ｎ型領域３とＰ型
領域２にそれぞれＮチャネルＭＯＳトランジスタのゲー
ト電極５ａとＰチャネルＭＯＳトランジスタのゲート電
極５ｂを形成する。次に図４（ｃ）に示すように、これ
らのゲート電極５ａ，５ｂをマスクにしてリンＰ+を低
濃度（例えば、ドーズ量：１〜８×１０13atom／cm2）
にイオン注入して、それぞれの領域２，３にＮ型低濃度
（Ｎ）領域６ａ〜６ｄを形成する。
ｉ）層を形成した後、このｐｏｌｙ−Ｓｉ層をパターニ
ングして、図４（ｂ）に示すように、Ｎ型領域３とＰ型
領域２にそれぞれＮチャネルＭＯＳトランジスタのゲー
ト電極５ａとＰチャネルＭＯＳトランジスタのゲート電
極５ｂを形成する。次に図４（ｃ）に示すように、これ
らのゲート電極５ａ，５ｂをマスクにしてリンＰ+を低
濃度（例えば、ドーズ量：１〜８×１０13atom／cm2）
にイオン注入して、それぞれの領域２，３にＮ型低濃度
（Ｎ）領域６ａ〜６ｄを形成する。
【０００６】次に、図４（ｄ）に示すように、Ｐ型領域
２上にホトレジストよりなる第１のマスク層７を形成し
た後、Ｎ型領域３にゲート電極５ａと第１のマスク層７
をマスクとしてＮ型低濃度領域６ａ，６ｂを反転させる
ためのボロンＢ+のイオン注入（例えば、ドーズ量：２
×１０13〜５×１０14atom／cm2）を行い、Ｐ型低濃度
領域８ａ，８ｂを形成する。
２上にホトレジストよりなる第１のマスク層７を形成し
た後、Ｎ型領域３にゲート電極５ａと第１のマスク層７
をマスクとしてＮ型低濃度領域６ａ，６ｂを反転させる
ためのボロンＢ+のイオン注入（例えば、ドーズ量：２
×１０13〜５×１０14atom／cm2）を行い、Ｐ型低濃度
領域８ａ，８ｂを形成する。
【０００７】次に、図５（ａ）に示すように、第１のマ
スク層７を除去した後、全面にＳｉＯ2層をＣＶＤ（化
学気相成長）法により形成し、次にエッチバックを行っ
てそれぞれのゲート電極５ａ，５ｂの側壁に第２のマス
ク層となるサイドウォール９ａ，９ｂを形成する。
スク層７を除去した後、全面にＳｉＯ2層をＣＶＤ（化
学気相成長）法により形成し、次にエッチバックを行っ
てそれぞれのゲート電極５ａ，５ｂの側壁に第２のマス
ク層となるサイドウォール９ａ，９ｂを形成する。
【０００８】次に、図５（ｂ）に示すように、Ｐ型領域
２上をホストレジストからなる第３のマスク層１０で覆
った後、ボロンＢ+を高濃度にイオン注入してＰ型高濃
度領域１１ａ，１１ｂを形成することにより、Ｐチャネ
ルＭＯＳトランジスタ１２のドレイン１３をＬＤＤ構造
とする。
２上をホストレジストからなる第３のマスク層１０で覆
った後、ボロンＢ+を高濃度にイオン注入してＰ型高濃
度領域１１ａ，１１ｂを形成することにより、Ｐチャネ
ルＭＯＳトランジスタ１２のドレイン１３をＬＤＤ構造
とする。
【０００９】次に、図５（ｃ）に示すように、Ｎ型領域
３上をホトレジストよりなる第４のマスク層１４で覆っ
た後、リンＰ+を高濃度にイオン注入してＮ型高濃度領
域１５ａ，１５ｂを形成することにより、ＮチャネルＭ
ＯＳのトランジスタ１６のドレイン１７をＬＤＤ構造と
する。
３上をホトレジストよりなる第４のマスク層１４で覆っ
た後、リンＰ+を高濃度にイオン注入してＮ型高濃度領
域１５ａ，１５ｂを形成することにより、ＮチャネルＭ
ＯＳのトランジスタ１６のドレイン１７をＬＤＤ構造と
する。
【００１０】次に、図５（ｄ）に示すように、第４のマ
スク層１４を除去した後、図示しないが、ＰチャネルＭ
ＯＳトランジスタ１２とＮチャネルＭＯＳトランジスタ
１６とドレイン１３，１７とソース１８，１９にそれぞ
れ電極を形成してＣＭＯＳを得る。
スク層１４を除去した後、図示しないが、ＰチャネルＭ
ＯＳトランジスタ１２とＮチャネルＭＯＳトランジスタ
１６とドレイン１３，１７とソース１８，１９にそれぞ
れ電極を形成してＣＭＯＳを得る。
【００１１】
【発明が解決しようとする課題】上記従来のＣＭＯＳ
は、ＰチャネルトランジスタとＮチャネルトランジスタ
の双方がそれぞれ図５（ｂ）及び図５（ｃ）に示すよう
に、ＬＤＤ構造のドレインを有するものである。従来、
そのＰチャネルトランジスタとＮチャネルトランジスタ
のＬＤＤ構造のドレインを形成するのに１つのマスク層
７を必要としていた。
は、ＰチャネルトランジスタとＮチャネルトランジスタ
の双方がそれぞれ図５（ｂ）及び図５（ｃ）に示すよう
に、ＬＤＤ構造のドレインを有するものである。従来、
そのＰチャネルトランジスタとＮチャネルトランジスタ
のＬＤＤ構造のドレインを形成するのに１つのマスク層
７を必要としていた。
【００１２】そこで本発明は、マスク層の使用工程回数
を減らして、ＣＭＯＳの両方のＬＤＤ構造を形成するこ
とができる半導体装置の製造方法を提供することを目的
とする。
を減らして、ＣＭＯＳの両方のＬＤＤ構造を形成するこ
とができる半導体装置の製造方法を提供することを目的
とする。
【００１３】
【課題を解決するための手段】上記課題は、本発明によ
れば、半導体基板上に第１導電型の領域を形成する工程
と、前記第１導電型の領域にゲート電極を形成する工程
と、前記ゲート電極をマスクとして第１導電型の低濃度
領域を形成する工程と、前記ゲート電極の側壁に第１の
マスク層を形成する工程と、前記ゲート電極及び第１の
マスク層をマスクとして、前記第２導電型の領域に斜め
イオン注入により第２導電型の不純物を導入することに
より第２導電型の低濃度不純物領域を形成する工程を含
むことを特徴とする半導体装置の製造方法によって解決
される。
れば、半導体基板上に第１導電型の領域を形成する工程
と、前記第１導電型の領域にゲート電極を形成する工程
と、前記ゲート電極をマスクとして第１導電型の低濃度
領域を形成する工程と、前記ゲート電極の側壁に第１の
マスク層を形成する工程と、前記ゲート電極及び第１の
マスク層をマスクとして、前記第２導電型の領域に斜め
イオン注入により第２導電型の不純物を導入することに
より第２導電型の低濃度不純物領域を形成する工程を含
むことを特徴とする半導体装置の製造方法によって解決
される。
【００１４】更に、上記課題は、本発明によれば、半導
体基板上に第１導電型の領域と第２導電型の領域を形成
する工程と、前記第１導電型の領域と前記第２導電型の
領域にそれぞれゲート電極を形成する工程と、前記ゲー
ト電極をマスクとして第１導電型の低濃度領域を形成す
る工程と、前記ゲート電極の側壁にそれぞれ第１のマス
ク層を形成する工程と、前記第２導電型の領域上に第２
のマスク層を形成する工程と、前記第１導電型の領域に
前記ゲート電極と前記第２のマスク層をマスクとして第
１導電型の高濃度不純物領域を形成する工程と、前記第
１導電型領域上に第３のマスク層を形成する工程と、前
記第３のマスク層と前記ゲート電極及び第１のマスク層
をマスクとして、前記第２導電型の領域に斜めイオン注
入により第２導電型の不純物を導入することにより第２
導電型の低濃度不純物領域を形成する工程、を含むこと
を特徴とする半導体装置の製造方法によって解決され
る。
体基板上に第１導電型の領域と第２導電型の領域を形成
する工程と、前記第１導電型の領域と前記第２導電型の
領域にそれぞれゲート電極を形成する工程と、前記ゲー
ト電極をマスクとして第１導電型の低濃度領域を形成す
る工程と、前記ゲート電極の側壁にそれぞれ第１のマス
ク層を形成する工程と、前記第２導電型の領域上に第２
のマスク層を形成する工程と、前記第１導電型の領域に
前記ゲート電極と前記第２のマスク層をマスクとして第
１導電型の高濃度不純物領域を形成する工程と、前記第
１導電型領域上に第３のマスク層を形成する工程と、前
記第３のマスク層と前記ゲート電極及び第１のマスク層
をマスクとして、前記第２導電型の領域に斜めイオン注
入により第２導電型の不純物を導入することにより第２
導電型の低濃度不純物領域を形成する工程、を含むこと
を特徴とする半導体装置の製造方法によって解決され
る。
【００１５】
【作用】本発明によれば、１つの低濃度領域を形成する
のに斜めのイオン注入を利用しているため、Ｐチャネル
ソース／ドレイン及びＮチャネルソース／ドレインをそ
れぞれ形成する場合のみホトレジストマスク３０，３４
を使用すればよく、従来法よりもホトレジストマスクの
使用工程を減らせることができる。
のに斜めのイオン注入を利用しているため、Ｐチャネル
ソース／ドレイン及びＮチャネルソース／ドレインをそ
れぞれ形成する場合のみホトレジストマスク３０，３４
を使用すればよく、従来法よりもホトレジストマスクの
使用工程を減らせることができる。
【００１６】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。
する。
【００１７】図１は、本発明の一実施例を示す工程断面
図である。
図である。
【００１８】まず、図１（ａ）に示すように、Ｎ型領域
となるＮ型シリコン（Ｓｉ）基板上に酸化膜２１を形成
した後、Ｐ型領域２２を形成してＮ型領域２３から分離
し、この後ＬＯＣＯＳ酸化によりフィールド酸化膜２４
を形成する。
となるＮ型シリコン（Ｓｉ）基板上に酸化膜２１を形成
した後、Ｐ型領域２２を形成してＮ型領域２３から分離
し、この後ＬＯＣＯＳ酸化によりフィールド酸化膜２４
を形成する。
【００１９】次に、図１（ｂ）に示すように、全面にｐ
ｏｌｙ−Ｓｉ層を形成した後、このｐｏｌｙ−Ｓｉ層を
パターニングしてＮ型領域２３とＰ型領域２２にそれぞ
れＰチャネルＭＯＳトランジスタ（ＰｃｈＴｒ）のゲー
ト電極２５ａとＮチャネルＭＯＳトランジスタ（Ｎｃｈ
Ｔｒ）のゲート電極２５ｂを形成する。
ｏｌｙ−Ｓｉ層を形成した後、このｐｏｌｙ−Ｓｉ層を
パターニングしてＮ型領域２３とＰ型領域２２にそれぞ
れＰチャネルＭＯＳトランジスタ（ＰｃｈＴｒ）のゲー
ト電極２５ａとＮチャネルＭＯＳトランジスタ（Ｎｃｈ
Ｔｒ）のゲート電極２５ｂを形成する。
【００２０】次に、図１（ｃ）に示すように、これらの
ゲート電極２５ａ，２５ｂをマスクとしてリン（Ｐ+）
を低濃度（例えばドーズ量：１〜８×１０13atom／c
m2）にイオン注入してそれぞれの領域２２，２３にＮ型
低濃度（Ｎ-）領域２６ａ〜２６ｄを形成する。
ゲート電極２５ａ，２５ｂをマスクとしてリン（Ｐ+）
を低濃度（例えばドーズ量：１〜８×１０13atom／c
m2）にイオン注入してそれぞれの領域２２，２３にＮ型
低濃度（Ｎ-）領域２６ａ〜２６ｄを形成する。
【００２１】次に、図２（ａ）に示すように、全面にＳ
ｉＯ2層をＣＶＤ法により形成し、次にエッチバックを
行なってＰｃｈＴｒ，ＮｃｈＴｒのそれぞれのゲート電
極２５ａ，２５ｂの側壁に第１のマスク層となるサイド
ウォール２９ａ，２９ｂを形成する。
ｉＯ2層をＣＶＤ法により形成し、次にエッチバックを
行なってＰｃｈＴｒ，ＮｃｈＴｒのそれぞれのゲート電
極２５ａ，２５ｂの側壁に第１のマスク層となるサイド
ウォール２９ａ，２９ｂを形成する。
【００２２】次に、図２（ｂ）に示すように、Ｐ型領域
２２上をホトレジストからなる第２のマスク層３０で覆
った後、ボロン（Ｂ+）を高濃度にイオン注入してＰ型
高濃度（Ｐ+）領域３１ａ，３１ｂを形成することによ
り、ＰチャネルＭＯＳトランジスタ３２のドレイン３３
をＬＤＤ構造とする。次に、特に図３で拡大して示すよ
うに、サイドウォール２９ａ下部から斜め下に向かって
同じＢ+（Ｐ型イオン）のイオン注入（斜めイオン注
入）を行なってＮ型低濃度（Ｎ-）領域からＰ型低濃度
（Ｐ-）領域へ反転させる。
２２上をホトレジストからなる第２のマスク層３０で覆
った後、ボロン（Ｂ+）を高濃度にイオン注入してＰ型
高濃度（Ｐ+）領域３１ａ，３１ｂを形成することによ
り、ＰチャネルＭＯＳトランジスタ３２のドレイン３３
をＬＤＤ構造とする。次に、特に図３で拡大して示すよ
うに、サイドウォール２９ａ下部から斜め下に向かって
同じＢ+（Ｐ型イオン）のイオン注入（斜めイオン注
入）を行なってＮ型低濃度（Ｎ-）領域からＰ型低濃度
（Ｐ-）領域へ反転させる。
【００２３】次に、図２（ｃ）に示すように、Ｎ型領域
２３をホトレジストからなる第３のマスク層３４で覆っ
た後、リン（Ｐ+）を高濃度にイオン注入してＮ型高濃
度領域３５ａ，３５ｂを形成することにより、Ｎチャネ
ルＭＯＳトランジスタ３６のドレイン３７をＬＤＤ構造
とする。次に、第３のマスク層３４を除去して、図示し
ないが電極を形成してＣＭＯＳを得る（図２（ｄ））。
なお、３８，３９はソースを示す。上記実施例では、Ｐ
チャネルトランジスタが埋め込みチャネル型の場合を説
明したが、もちろんＰ，Ｎを反対にしてもよい。
２３をホトレジストからなる第３のマスク層３４で覆っ
た後、リン（Ｐ+）を高濃度にイオン注入してＮ型高濃
度領域３５ａ，３５ｂを形成することにより、Ｎチャネ
ルＭＯＳトランジスタ３６のドレイン３７をＬＤＤ構造
とする。次に、第３のマスク層３４を除去して、図示し
ないが電極を形成してＣＭＯＳを得る（図２（ｄ））。
なお、３８，３９はソースを示す。上記実施例では、Ｐ
チャネルトランジスタが埋め込みチャネル型の場合を説
明したが、もちろんＰ，Ｎを反対にしてもよい。
【００２４】
【発明の効果】以上説明したように、本発明によれば、
Ｐチャネル及びＮチャネルのそれぞれのソースドレイン
を形成する際に使用したホトレジストマスクのみを使用
してＬＤＤ構造を有するＣＭＯＳを形成することができ
る。
Ｐチャネル及びＮチャネルのそれぞれのソースドレイン
を形成する際に使用したホトレジストマスクのみを使用
してＬＤＤ構造を有するＣＭＯＳを形成することができ
る。
【図１】本発明に係るＣＭＯＳの一実施例を示す工程断
面図である。
面図である。
【図２】本発明に係るＣＭＯＳの一実施例を示す工程断
面図である。
面図である。
【図３】本発明に係る斜めイオン注入工程説明部分拡大
断面図である。
断面図である。
【図４】従来技術を説明するための工程断面図である。
【図５】従来技術を説明するための工程断面図である。
【符号の説明】 １，２１ 酸化膜 ２，２２ Ｐ型領域 ３，２３ Ｎ型領域 ４，２４ フィールド酸化膜 ５ａ，５ｂ，２５ａ，２５ｂ ゲート電極 ６ａ，６ｂ，６ｃ，６ｄ，２６ａ，２６ｂ，２６ｃ，２
６ｄ Ｎ型低濃度（Ｎ -）領域 ７ 第１のマスク層 ８ａ，８ｂ Ｐ型低濃度（Ｐ-）領域 ９ａ，９ｂ，２９ａ，２９ｂ サイドウォール １０ 第３のマスク層 １１ａ，１１ｂ，３１ａ，３１ｂ Ｐ型高濃度（Ｐ+）
領域 １２，３２ ＰチャネルＭＯＳトランジスタ １３，１７，３３ ドレイン １４ 第４のマスク層 １５ａ，１５ｂ，３５ａ，３５ｂ Ｎ型高濃度（Ｎ+）
領域 １６，３６ ＮチャネルＭＯＳトランジスタ １８，１９ ソース ３０ 第２のマスク層 ３４ 第３のマスク層
６ｄ Ｎ型低濃度（Ｎ -）領域 ７ 第１のマスク層 ８ａ，８ｂ Ｐ型低濃度（Ｐ-）領域 ９ａ，９ｂ，２９ａ，２９ｂ サイドウォール １０ 第３のマスク層 １１ａ，１１ｂ，３１ａ，３１ｂ Ｐ型高濃度（Ｐ+）
領域 １２，３２ ＰチャネルＭＯＳトランジスタ １３，１７，３３ ドレイン １４ 第４のマスク層 １５ａ，１５ｂ，３５ａ，３５ｂ Ｎ型高濃度（Ｎ+）
領域 １６，３６ ＮチャネルＭＯＳトランジスタ １８，１９ ソース ３０ 第２のマスク層 ３４ 第３のマスク層
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/784 8225−4Ｍ Ｈ０１Ｌ 29/78 ３０１ Ｌ
Claims (2)
- 【請求項１】 半導体基板上に第１導電型の領域を形成
する工程と、 前記第１導電型の領域にゲート電極を形成する工程と、 前記ゲート電極をマスクとして第１導電型の低濃度領域
を形成する工程と、 前記ゲート電極の側壁に第１のマスク層を形成する工程
と、 前記ゲート電極及び第１のマスク層をマスクとして、前
記第１導電型の領域に斜めイオン注入により第２導電型
の不純物を導入することにより第２導電型の低濃度不純
物領域を形成する工程、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項２】 半導体基板上に第１導電型の領域と第２
導電型の領域を形成する工程と、 前記第１導電型の領域と前記第２導電型の領域にそれぞ
れゲート電極を形成する工程と、 前記ゲート電極をマスクとして第１導電型の低濃度領域
を形成する工程と、 前記ゲート電極の側壁にそれぞれ第１のマスク層を形成
する工程と、 前記第２導電型の領域上に第２のマスク層を形成する工
程と、 前記第１導電型の領域に前記ゲート電極と前記第２のマ
スク層をマスクとして第１導電型の高濃度不純物領域を
形成する工程と、 前記第１導電型領域上に第３のマスク層を形成する工程
と、 前記第３のマスク層と前記ゲート電極及び第１のマスク
層をマスクとして、前記第２導電型の領域に斜めイオン
注入により第２導電型の不純物を導入することにより第
２導電型の低濃度不純物領域を形成する工程、 を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3309395A JPH05145030A (ja) | 1991-11-25 | 1991-11-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3309395A JPH05145030A (ja) | 1991-11-25 | 1991-11-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05145030A true JPH05145030A (ja) | 1993-06-11 |
Family
ID=17992502
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3309395A Pending JPH05145030A (ja) | 1991-11-25 | 1991-11-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05145030A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07202007A (ja) * | 1993-12-28 | 1995-08-04 | Nec Corp | Ｃｍｏｓ型半導体装置の製造方法 |
| EP0720215A1 (en) * | 1994-12-28 | 1996-07-03 | Nec Corporation | Fabrication process for MOSFET |
| DE19527146A1 (de) * | 1995-07-25 | 1997-01-30 | Siemens Ag | Verfahren zur Herstellung eines selbstjustierten Kontaktes und eines dotierten Bereichs |
| US5994743A (en) * | 1997-02-06 | 1999-11-30 | Nec Corporation | Semiconductor device having different sidewall widths and different source/drain depths for NMOS & PMOS structures |
-
1991
- 1991-11-25 JP JP3309395A patent/JPH05145030A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07202007A (ja) * | 1993-12-28 | 1995-08-04 | Nec Corp | Ｃｍｏｓ型半導体装置の製造方法 |
| EP0720215A1 (en) * | 1994-12-28 | 1996-07-03 | Nec Corporation | Fabrication process for MOSFET |
| US5736416A (en) * | 1994-12-28 | 1998-04-07 | Nec Corporation | Fabrication process for MOSFET using oblique rotation ion implantation |
| DE19527146A1 (de) * | 1995-07-25 | 1997-01-30 | Siemens Ag | Verfahren zur Herstellung eines selbstjustierten Kontaktes und eines dotierten Bereichs |
| US5994743A (en) * | 1997-02-06 | 1999-11-30 | Nec Corporation | Semiconductor device having different sidewall widths and different source/drain depths for NMOS & PMOS structures |
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