JPH0778984A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0778984A JPH0778984A JP5221691A JP22169193A JPH0778984A JP H0778984 A JPH0778984 A JP H0778984A JP 5221691 A JP5221691 A JP 5221691A JP 22169193 A JP22169193 A JP 22169193A JP H0778984 A JPH0778984 A JP H0778984A
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- JP
- Japan
- Prior art keywords
- ldd
- pmos
- gate
- diffusion layer
- gate electrode
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 ＭＯＳデバイスのＬＤＤ低濃度層形成のため
のフォト回数を削減し、ＬＳＩの製造コストを低減す
る。 【構成】 ｎＭＯＳ１１は１０１をｐウエル、１０８を
ゲート電極とし、ｐＭＯＳ１２は１０３をｎウエル、１
０９をゲート電極とする。ｐＭＯＳ１２を１１１にてマ
スキングする。ゲート電極１０８の左右直角方向からゲ
ートに対称に、拡散層上面に対し斜めにイオンを打ち込
み、ｎＭＯＳ１１のＬＤＤ低濃度層１１２、１１３を設
ける。次に、拡散層上面に対し垂直にイオンを打ち込み
高濃度拡散層１１４を形成する。ｎＭＯＳ１１を形成し
たのと全く同様に、ｐＭＯＳ１２のＬＤＤ低濃度層１１
６、１１７、高濃度拡散層１１８を形成する。 【効果】 必要なフォト回数を２回削減でき、プロセス
コストを低減でき、ＬＳＩ及びこれを用いたシステムの
コストが低減される。
のフォト回数を削減し、ＬＳＩの製造コストを低減す
る。 【構成】 ｎＭＯＳ１１は１０１をｐウエル、１０８を
ゲート電極とし、ｐＭＯＳ１２は１０３をｎウエル、１
０９をゲート電極とする。ｐＭＯＳ１２を１１１にてマ
スキングする。ゲート電極１０８の左右直角方向からゲ
ートに対称に、拡散層上面に対し斜めにイオンを打ち込
み、ｎＭＯＳ１１のＬＤＤ低濃度層１１２、１１３を設
ける。次に、拡散層上面に対し垂直にイオンを打ち込み
高濃度拡散層１１４を形成する。ｎＭＯＳ１１を形成し
たのと全く同様に、ｐＭＯＳ１２のＬＤＤ低濃度層１１
６、１１７、高濃度拡散層１１８を形成する。 【効果】 必要なフォト回数を２回削減でき、プロセス
コストを低減でき、ＬＳＩ及びこれを用いたシステムの
コストが低減される。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置及びその製造
方法に関し、メモリ、ゲートアレイ、プロセッサ等に代
表される、ＭＯＳトランジスタを含む半導体集積回路全
てのプロセスに適用可能である。
方法に関し、メモリ、ゲートアレイ、プロセッサ等に代
表される、ＭＯＳトランジスタを含む半導体集積回路全
てのプロセスに適用可能である。
【０００２】
【従来の技術】周知の技術であるＬＤＤ(Lightly Doped
Drain)ＭＯＳトランジスタは、ソース・ドレインのチャ
ネル側のゲート直下に、ソース・ドレインと同型且つ不
純物濃度の低い領域を形成する構造である。ＣＭＯＳで
ＬＤＤを採用したときの一般的プロセスフローを図２に
示す。２００は素子分離酸化膜を示す。ｎＭＯＳ２１
は、ｐウエル２０１、ソース・ドレインのパンチスルー
を防ぐイオン層２０２、しきい値制御用イオン層２０
５、ゲート酸化膜２０８、ゲート電極２０９を形成して
おく。ｐＭＯＳ２２は、ｎウエル２０３、パンチスルー
防止層２０４、しきい値電圧制御層２０６、ゲート酸化
膜２０８、ゲート電極２０９を形成しておく。まず、ｐ
ＭＯＳ２２をフォトリソグラフィ技術によりフォトレジ
スト（マスク）２１０でマスキングし、ｎＭＯＳ２１の
ＬＤＤｎ型低濃度領域２１１をイオン打込みで形成する
（図２（ａ）参照）。次にマスク２１０を除去し、新た
にマスク２１２を設けてｎＭＯＳ２１をマスキングす
る。ｐＭＯＳ２２のＬＤＤｐ型低濃度領域２１３をイオ
ン打込みで形成する（図２（ｂ）参照）。マスク２１２
を除去し、ゲート電極２０８、２０９の側壁にＬＤＤサ
イドウォールスペーサ２１４を形成する（図２（ｃ）参
照）。再びｐＭＯＳ２２をマスク２１５で覆い、ｎＭＯ
Ｓ２１にＬＤＤｎ型高濃度領域２１６を形成する（図２
（ｄ）参照）。２１５を除去し新たなマスク２１７を設
け、ｐＭＯＳ２２にＬＤＤｐ型高濃度領域２１８を形成
する（図２（ｅ）参照）。一方、自己整合的に片側ＬＤ
Ｄ構造を作成する技術である特開昭63-142676号は、基
板に斜めにイオンを打ち込む点において本発明と関連が
ある。この公知例は、ソース側にはＬＤＤ低濃度層を形
成しない事でオン抵抗を下げて、電流を増やす技術であ
る。
Drain)ＭＯＳトランジスタは、ソース・ドレインのチャ
ネル側のゲート直下に、ソース・ドレインと同型且つ不
純物濃度の低い領域を形成する構造である。ＣＭＯＳで
ＬＤＤを採用したときの一般的プロセスフローを図２に
示す。２００は素子分離酸化膜を示す。ｎＭＯＳ２１
は、ｐウエル２０１、ソース・ドレインのパンチスルー
を防ぐイオン層２０２、しきい値制御用イオン層２０
５、ゲート酸化膜２０８、ゲート電極２０９を形成して
おく。ｐＭＯＳ２２は、ｎウエル２０３、パンチスルー
防止層２０４、しきい値電圧制御層２０６、ゲート酸化
膜２０８、ゲート電極２０９を形成しておく。まず、ｐ
ＭＯＳ２２をフォトリソグラフィ技術によりフォトレジ
スト（マスク）２１０でマスキングし、ｎＭＯＳ２１の
ＬＤＤｎ型低濃度領域２１１をイオン打込みで形成する
（図２（ａ）参照）。次にマスク２１０を除去し、新た
にマスク２１２を設けてｎＭＯＳ２１をマスキングす
る。ｐＭＯＳ２２のＬＤＤｐ型低濃度領域２１３をイオ
ン打込みで形成する（図２（ｂ）参照）。マスク２１２
を除去し、ゲート電極２０８、２０９の側壁にＬＤＤサ
イドウォールスペーサ２１４を形成する（図２（ｃ）参
照）。再びｐＭＯＳ２２をマスク２１５で覆い、ｎＭＯ
Ｓ２１にＬＤＤｎ型高濃度領域２１６を形成する（図２
（ｄ）参照）。２１５を除去し新たなマスク２１７を設
け、ｐＭＯＳ２２にＬＤＤｐ型高濃度領域２１８を形成
する（図２（ｅ）参照）。一方、自己整合的に片側ＬＤ
Ｄ構造を作成する技術である特開昭63-142676号は、基
板に斜めにイオンを打ち込む点において本発明と関連が
ある。この公知例は、ソース側にはＬＤＤ低濃度層を形
成しない事でオン抵抗を下げて、電流を増やす技術であ
る。
【０００３】
【発明が解決しようとする課題】今後は集積回路プロセ
スは工程数増大や新規設備投資等により益々コストがか
さむ傾向にあり、プロセスコスト低減を図ることが非常
に重要である。図２に示した従来技術では、ＬＤＤ形成
のためだけにフォト工程が４回必要になる。この工程を
簡略化すればコストを低減することが可能となる。従っ
て、本発明の目的とするところは、ＬＤＤ形成のためだ
けにフォト工程が低減された半導体装置及びその製造方
法を提供することにある。
スは工程数増大や新規設備投資等により益々コストがか
さむ傾向にあり、プロセスコスト低減を図ることが非常
に重要である。図２に示した従来技術では、ＬＤＤ形成
のためだけにフォト工程が４回必要になる。この工程を
簡略化すればコストを低減することが可能となる。従っ
て、本発明の目的とするところは、ＬＤＤ形成のためだ
けにフォト工程が低減された半導体装置及びその製造方
法を提供することにある。
【０００４】
【課題を解決するための手段】本発明の代表的実施形態
は、上記の目的を達成するため、ＭＯＳの拡散層領域
に、ＭＯＳのゲートに対称に且つ基板表面に対し、斜め
方向からのイオン打込みを行い、ソース・ドレイン両方
にＬＤＤ低濃度層を形成することを特徴とするものであ
る。
は、上記の目的を達成するため、ＭＯＳの拡散層領域
に、ＭＯＳのゲートに対称に且つ基板表面に対し、斜め
方向からのイオン打込みを行い、ソース・ドレイン両方
にＬＤＤ低濃度層を形成することを特徴とするものであ
る。
【０００５】
【作用】基板に対して斜めにイオン打込みをすると、ゲ
ート端直下にもイオンが打ち込まれる。この原理を用い
たのが本発明である。これにより、図２に示したＣＭＯ
ＳのＬＤＤ形成において、ｎ型及びｐ型低濃度層を形成
する際に必要なフォト工程２回を削減でき、プロセスコ
スト低減を図ることができる。特開昭63-142676号は斜
め方向からのイオン打込みで片側ＬＤＤ構造を作成する
技術であり、イオン打込みにおける効果の基本原理は本
発明と同一である。この発明を用いた場合、チップ上で
全てのＭＯＳのソース・ドレイン方向が同一になるよう
レイアウトする必要がある。これでは集積度向上に不利
であり、結果としてチップサイズの増大−コスト上昇と
いう問題を回避できない。本発明は、ＭＯＳのゲートに
線対称に不純物プロファイルを作成するためそのような
制限が無く、従来のレイアウトに影響を与えずにコスト
低減をなし得る。
ート端直下にもイオンが打ち込まれる。この原理を用い
たのが本発明である。これにより、図２に示したＣＭＯ
ＳのＬＤＤ形成において、ｎ型及びｐ型低濃度層を形成
する際に必要なフォト工程２回を削減でき、プロセスコ
スト低減を図ることができる。特開昭63-142676号は斜
め方向からのイオン打込みで片側ＬＤＤ構造を作成する
技術であり、イオン打込みにおける効果の基本原理は本
発明と同一である。この発明を用いた場合、チップ上で
全てのＭＯＳのソース・ドレイン方向が同一になるよう
レイアウトする必要がある。これでは集積度向上に不利
であり、結果としてチップサイズの増大−コスト上昇と
いう問題を回避できない。本発明は、ＭＯＳのゲートに
線対称に不純物プロファイルを作成するためそのような
制限が無く、従来のレイアウトに影響を与えずにコスト
低減をなし得る。
【０００６】
【実施例】図１は本発明の実施例である。プロセスはｎ
型ゲートＣＭＯＳの０.３５μｍルールを元にしてい
る。シリコン基板上でｎＭＯＳ１１を形成する領域には
ｐウエル１０１、ｐＭＯＳ１２を形成する領域にはｎウ
エル１０３を設ける（図１（ａ）参照）。１０１、１０
２の不純物平均濃度は10の17乗程度に設定する。この２
つの領域の境界表面に、膜厚４００ｎｍ程度の酸化膜１
００を設け素子分離を行う。この後、ソース・ドレイン
間のパンチスルーを防ぐため、ｎＭＯＳ１１に対しては
１０２、ｐＭＯＳ１２に対しては１０４のイオン打ち込
み層を形成する。１０１と１０２は同型の半導体層であ
るが１０２は１０１より不純物濃度を約一桁高く設定す
る。１０３と１０４も互いに同型であるが１０４の方が
１０３よりも不純物濃度を約一桁高く設定する。１０１
と１０２、１０３と１０４の濃度がこのような条件の
下、パンチスルーストッパとしての機能を失わない範囲
において、後述するソース・ドレイン領域に寄生する容
量成分を最小限にするようにイオン打込みエネルギー及
びドーズ量を設定する。ＭＯＳしきい値電圧制御用のイ
オン層１０５、１０６をゲート表面付近に設けた後（こ
の時のイオン打ち込み条件は、ＢＦ2で５０ｋｅＶ、ド
ーズ量２Ｅ１２〜５Ｅ１２程度）、膜厚７ｎｍ程度のゲ
ート絶縁膜１０７を形成する。ｎＭＯＳ１１は１０８を
ゲート電極とし、ｐＭＯＳ１２は１０９をゲート電極と
する。リンのプリデポジション処理をしたｎ型のゲート
ポリシリコン膜厚は２００ｎｍ、ゲート長は０.３５μ
ｍとする。ゲート電極上には、不要なイオンが後工程で
打込まれるのを防ぐため１００〜２００ｎｍ程度の酸化
膜を設けるのが普通であるが、図が煩雑になるのでここ
では略す。ＬＤＤサイドウォールスペーサ１１０の長さ
は、素子劣化を防止するために必要な長さ（５０ｎｍ〜
１５０ｎｍ）に設定する。本実施例では５０ｎｍとす
る。ｐＭＯＳ１２をフォトリソグラフィ技術によりフォ
トレジスト１１１にてマスキングする（図１（ｂ）参
照）。ｎＭＯＳ１１のゲート電極１０８の左右両方か
ら、拡散層上面に対し斜めにｎ型イオンを打ち込み、Ｌ
ＤＤ低濃度層１１２、１１３を設ける。この時のイオン
打込みエネルギー及びドーズ量はサイドウォールスペー
サの長さ、必要な低濃度拡散層の深さにより決める。本
実施例ではサイドウォールスペーサの長さが５０ｎｍで
あることから、Ａｓイオンを、打込みエネルギー１００
ｋｅＶ、打込み量３Ｅ１４、打込み角３０度で打込む。
従来技術では、打ち込まれたイオンが基板内でチャネリ
ングを起こすのを防止するため、打ち込み角を数度傾け
る場合があるが、本発明の効果を狙ったものではない。
この後、高濃度拡散層１１４を形成する（図１（ｃ）参
照）。マスク１１１を除去し、新たにｎＭＯＳ１１を１
１５でマスキングする（図１（ｄ）参照）。ｎＭＯＳ１
１を形成したのと全く同様な方法により、ｐＭＯＳ１２
についてもＬＤＤ低濃度層１１６、１１７、高濃度拡散
層１１８を形成する（図１（ｅ）参照）。この様な手順
によりマスキングは２回、即ちフォト工程２回でＬＤＤ
構造のＭＯＳを作成できる。なお、ここではｎＭＯＳ、
ｐＭＯＳの手順に作成したが、ｐＭＯＳを先に作成して
も良い。
型ゲートＣＭＯＳの０.３５μｍルールを元にしてい
る。シリコン基板上でｎＭＯＳ１１を形成する領域には
ｐウエル１０１、ｐＭＯＳ１２を形成する領域にはｎウ
エル１０３を設ける（図１（ａ）参照）。１０１、１０
２の不純物平均濃度は10の17乗程度に設定する。この２
つの領域の境界表面に、膜厚４００ｎｍ程度の酸化膜１
００を設け素子分離を行う。この後、ソース・ドレイン
間のパンチスルーを防ぐため、ｎＭＯＳ１１に対しては
１０２、ｐＭＯＳ１２に対しては１０４のイオン打ち込
み層を形成する。１０１と１０２は同型の半導体層であ
るが１０２は１０１より不純物濃度を約一桁高く設定す
る。１０３と１０４も互いに同型であるが１０４の方が
１０３よりも不純物濃度を約一桁高く設定する。１０１
と１０２、１０３と１０４の濃度がこのような条件の
下、パンチスルーストッパとしての機能を失わない範囲
において、後述するソース・ドレイン領域に寄生する容
量成分を最小限にするようにイオン打込みエネルギー及
びドーズ量を設定する。ＭＯＳしきい値電圧制御用のイ
オン層１０５、１０６をゲート表面付近に設けた後（こ
の時のイオン打ち込み条件は、ＢＦ2で５０ｋｅＶ、ド
ーズ量２Ｅ１２〜５Ｅ１２程度）、膜厚７ｎｍ程度のゲ
ート絶縁膜１０７を形成する。ｎＭＯＳ１１は１０８を
ゲート電極とし、ｐＭＯＳ１２は１０９をゲート電極と
する。リンのプリデポジション処理をしたｎ型のゲート
ポリシリコン膜厚は２００ｎｍ、ゲート長は０.３５μ
ｍとする。ゲート電極上には、不要なイオンが後工程で
打込まれるのを防ぐため１００〜２００ｎｍ程度の酸化
膜を設けるのが普通であるが、図が煩雑になるのでここ
では略す。ＬＤＤサイドウォールスペーサ１１０の長さ
は、素子劣化を防止するために必要な長さ（５０ｎｍ〜
１５０ｎｍ）に設定する。本実施例では５０ｎｍとす
る。ｐＭＯＳ１２をフォトリソグラフィ技術によりフォ
トレジスト１１１にてマスキングする（図１（ｂ）参
照）。ｎＭＯＳ１１のゲート電極１０８の左右両方か
ら、拡散層上面に対し斜めにｎ型イオンを打ち込み、Ｌ
ＤＤ低濃度層１１２、１１３を設ける。この時のイオン
打込みエネルギー及びドーズ量はサイドウォールスペー
サの長さ、必要な低濃度拡散層の深さにより決める。本
実施例ではサイドウォールスペーサの長さが５０ｎｍで
あることから、Ａｓイオンを、打込みエネルギー１００
ｋｅＶ、打込み量３Ｅ１４、打込み角３０度で打込む。
従来技術では、打ち込まれたイオンが基板内でチャネリ
ングを起こすのを防止するため、打ち込み角を数度傾け
る場合があるが、本発明の効果を狙ったものではない。
この後、高濃度拡散層１１４を形成する（図１（ｃ）参
照）。マスク１１１を除去し、新たにｎＭＯＳ１１を１
１５でマスキングする（図１（ｄ）参照）。ｎＭＯＳ１
１を形成したのと全く同様な方法により、ｐＭＯＳ１２
についてもＬＤＤ低濃度層１１６、１１７、高濃度拡散
層１１８を形成する（図１（ｅ）参照）。この様な手順
によりマスキングは２回、即ちフォト工程２回でＬＤＤ
構造のＭＯＳを作成できる。なお、ここではｎＭＯＳ、
ｐＭＯＳの手順に作成したが、ｐＭＯＳを先に作成して
も良い。
【０００７】図３は、ＢｉＣＭＯＳ−ＬＳＩの断面構造
の例である。ＢｉＣＭＯＳはバイポーラ・トランジスタ
とＣＭＯＳからなるが、ＣＭＯＳを構成するｎＭＯＳ３
０１、ｐＭＯＳ３０２のＬＤＤ構造は図２と同一である
から本発明が適用できる。以下（図４、図５）に示すＬ
ＳＩ全てにＣＭＯＳ／ＢｉＣＭＯＳの構成が考えられる
が、以上の説明から明らかなように、どちらの場合でも
本発明が適用可能である。
の例である。ＢｉＣＭＯＳはバイポーラ・トランジスタ
とＣＭＯＳからなるが、ＣＭＯＳを構成するｎＭＯＳ３
０１、ｐＭＯＳ３０２のＬＤＤ構造は図２と同一である
から本発明が適用できる。以下（図４、図５）に示すＬ
ＳＩ全てにＣＭＯＳ／ＢｉＣＭＯＳの構成が考えられる
が、以上の説明から明らかなように、どちらの場合でも
本発明が適用可能である。
【０００８】図４は本発明を用いてＭＯＳを作成したＳ
ＲＡＭの一例である。本発明により作成したＭＯＳトラ
ンジスタは、メモリセル４０１及びその周辺回路であ
る、入力バッファ４０２、デコーダ４０３、センスアン
プ４０４、出力バッファ４０５等を構成するＭＯＳトラ
ンジスタ全てに適用できる。尚、この例ではＳＲＡＭを
示したが、本発明はＤＲＡＭにも適用できる。
ＲＡＭの一例である。本発明により作成したＭＯＳトラ
ンジスタは、メモリセル４０１及びその周辺回路であ
る、入力バッファ４０２、デコーダ４０３、センスアン
プ４０４、出力バッファ４０５等を構成するＭＯＳトラ
ンジスタ全てに適用できる。尚、この例ではＳＲＡＭを
示したが、本発明はＤＲＡＭにも適用できる。
【０００９】図５は本発明を用いてＭＯＳを作成したプ
ロセッサの一例である。ここで示したプロセッサは、命
令受取用のＣ−キャッシュメモリ５０１、デコーダ５０
２、デコーダ部の出力信号に基づいて演算処理を実行し
て出力するデータ・ストラクチャ(Data Structure；Ｄ
Ｓ)マクロセル５０３、演算結果を格納するＤ−キャッ
シュメモリ５０４、演算後の次の命令をＣ−キャッシュ
メモリ５０１から読み出すためのアドレスを指定するＣ
−ＴＬＢ（Translation Look-aside Buffer)５０５、及
び演算結果の論理アドレスをＤ−キャッシュメモリ５０
４の物理アドレスに変換してデータ格納アドレスを指定
するＤ−ＴＬＢ５０６によって構成されている。以上の
構成部分にはＭＯＳトランジスタが用いられているた
め、本発明はプロセッサにも適用できることが明らかで
ある。
ロセッサの一例である。ここで示したプロセッサは、命
令受取用のＣ−キャッシュメモリ５０１、デコーダ５０
２、デコーダ部の出力信号に基づいて演算処理を実行し
て出力するデータ・ストラクチャ(Data Structure；Ｄ
Ｓ)マクロセル５０３、演算結果を格納するＤ−キャッ
シュメモリ５０４、演算後の次の命令をＣ−キャッシュ
メモリ５０１から読み出すためのアドレスを指定するＣ
−ＴＬＢ（Translation Look-aside Buffer)５０５、及
び演算結果の論理アドレスをＤ−キャッシュメモリ５０
４の物理アドレスに変換してデータ格納アドレスを指定
するＤ−ＴＬＢ５０６によって構成されている。以上の
構成部分にはＭＯＳトランジスタが用いられているた
め、本発明はプロセッサにも適用できることが明らかで
ある。
【００１０】論理ゲートからなるゲートアレイチップも
ＭＯＳトランジスタを用いているので本発明が適用でき
ることは自明である。
ＭＯＳトランジスタを用いているので本発明が適用でき
ることは自明である。
【００１１】
【発明の効果】従来技術では、ＣＭＯＳ−ＬＳＩを作成
する場合、(1)ウエル形成フォト、(2)素子分離酸化膜形
成フォト、(3)ゲートパターニングフォト、(4)〜(7)Ｌ
ＤＤ形成フォト、(8)コンタクトホール形成フォト、(9)
配線層１パターニングフォト、(10)配線層１−２コンタ
クトホール形成用フォト、(11)配線層２パターニングフ
ォト、(12)外部接続端子露出用フォト、の計１２回のフ
ォト工程が最低でも必要になる。本発明によりＬＤＤ形
成フォトは２回で済むので、フォト工程数は約８０％に
低減される。即ち、フォト工程にかかるプロセスコスト
を約８０％に低減できる。以上の効果は、ＭＯＳを含む
ＬＳＩ全てに有効である。そして、本発明により作成さ
れたＬＳＩを用いたワードプロセッサ、パーソナルコン
ピュータ、ワークステーション、大型計算機等を始めと
する全ての情報機器及び各種電化製品に本発明の効果は
波及する。即ち、製品・システムを構成するＬＳＩ１個
当たりで低減されたコストの総和だけ当該システムのコ
ストを低減できる。
する場合、(1)ウエル形成フォト、(2)素子分離酸化膜形
成フォト、(3)ゲートパターニングフォト、(4)〜(7)Ｌ
ＤＤ形成フォト、(8)コンタクトホール形成フォト、(9)
配線層１パターニングフォト、(10)配線層１−２コンタ
クトホール形成用フォト、(11)配線層２パターニングフ
ォト、(12)外部接続端子露出用フォト、の計１２回のフ
ォト工程が最低でも必要になる。本発明によりＬＤＤ形
成フォトは２回で済むので、フォト工程数は約８０％に
低減される。即ち、フォト工程にかかるプロセスコスト
を約８０％に低減できる。以上の効果は、ＭＯＳを含む
ＬＳＩ全てに有効である。そして、本発明により作成さ
れたＬＳＩを用いたワードプロセッサ、パーソナルコン
ピュータ、ワークステーション、大型計算機等を始めと
する全ての情報機器及び各種電化製品に本発明の効果は
波及する。即ち、製品・システムを構成するＬＳＩ１個
当たりで低減されたコストの総和だけ当該システムのコ
ストを低減できる。
【図１】本発明によるＬＤＤ構造形成プロセスの例であ
る。
る。
【図２】従来技術によるＬＤＤ構造形成プロセスであ
る。
る。
【図３】本発明を用いたＢｉＣＭＯＳ構造の例である。
【図４】本発明を用いたメモリの例である。
【図５】本発明を用いたプロセッサの例である。
１００…ＬＤＤサイドウォール。１０１…ｎＭＯＳ１１
のｐウエル。１０３…ｐＭＯＳ１２のｎウエル。１０８
…ｎＭＯＳ１１のゲート電極。１０９…ｐＭＯＳ１２の
ゲート電極。１１２、１１３、１１６、１１７…本発明
により形成されたＬＤＤ低濃度層。
のｐウエル。１０３…ｐＭＯＳ１２のｎウエル。１０８
…ｎＭＯＳ１１のゲート電極。１０９…ｐＭＯＳ１２の
ゲート電極。１１２、１１３、１１６、１１７…本発明
により形成されたＬＤＤ低濃度層。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8238 27/092 9170−4Ｍ Ｈ０１Ｌ 27/08 ３２１ Ｎ (72)発明者 庄司 健一 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 矢幡 秀治 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内
Claims (3)
- 【請求項１】半導体基板表面に斜めに、且つＭＯＳデバ
イスのゲートに対称に、ＬＤＤ側壁絶縁膜の外側からイ
オンを打込み、ＬＤＤ低濃度層を形成する半導体装置の
製造方法。 - 【請求項２】請求項１に記載の方法で作成したＭＯＳデ
バイスを含む半導体集積回路装置。 - 【請求項３】請求項２に記載の半導体集積回路装置を構
成部分に持つ情報処理システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5221691A JPH0778984A (ja) | 1993-09-07 | 1993-09-07 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5221691A JPH0778984A (ja) | 1993-09-07 | 1993-09-07 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0778984A true JPH0778984A (ja) | 1995-03-20 |
Family
ID=16770774
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5221691A Pending JPH0778984A (ja) | 1993-09-07 | 1993-09-07 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0778984A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19527146A1 (de) * | 1995-07-25 | 1997-01-30 | Siemens Ag | Verfahren zur Herstellung eines selbstjustierten Kontaktes und eines dotierten Bereichs |
| WO2001001449A3 (en) * | 1999-06-29 | 2001-07-05 | Varian Semiconductor Equipment | Semiconductor device manufacturing using low energy high tilt angle ion implantation |
| US7053450B2 (en) | 2003-07-02 | 2006-05-30 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
-
1993
- 1993-09-07 JP JP5221691A patent/JPH0778984A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19527146A1 (de) * | 1995-07-25 | 1997-01-30 | Siemens Ag | Verfahren zur Herstellung eines selbstjustierten Kontaktes und eines dotierten Bereichs |
| WO2001001449A3 (en) * | 1999-06-29 | 2001-07-05 | Varian Semiconductor Equipment | Semiconductor device manufacturing using low energy high tilt angle ion implantation |
| JP2003503842A (ja) * | 1999-06-29 | 2003-01-28 | バリアン・セミコンダクター・エクイップメント・アソシエイツ・インコーポレイテッド | 低エネルギー高傾斜角および高エネルギー・ポスト−ゲートイオン注入（ｐｏｇｉ）を使用する，簡単化した半導体デバイス製造 |
| US7053450B2 (en) | 2003-07-02 | 2006-05-30 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
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