KR19990026620A - 제이태그에 의한 다이나믹램 테스트장치 - Google Patents

제이태그에 의한 다이나믹램 테스트장치 Download PDF

Info

Publication number
KR19990026620A
KR19990026620A KR1019970048826A KR19970048826A KR19990026620A KR 19990026620 A KR19990026620 A KR 19990026620A KR 1019970048826 A KR1019970048826 A KR 1019970048826A KR 19970048826 A KR19970048826 A KR 19970048826A KR 19990026620 A KR19990026620 A KR 19990026620A
Authority
KR
South Korea
Prior art keywords
test
data
dynamic ram
address
scan register
Prior art date
Application number
KR1019970048826A
Other languages
English (en)
Other versions
KR100240662B1 (ko
Inventor
김호룡
Original Assignee
윤종용
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자 주식회사 filed Critical 윤종용
Priority to KR1019970048826A priority Critical patent/KR100240662B1/ko
Priority to US09/153,598 priority patent/US6122762A/en
Priority to JP27219398A priority patent/JP4515545B2/ja
Publication of KR19990026620A publication Critical patent/KR19990026620A/ko
Application granted granted Critical
Publication of KR100240662B1 publication Critical patent/KR100240662B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/30—Accessing single arrays
    • G11C29/32—Serial access; Scan testing
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/26—Testing of individual semiconductor devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

본 발명은 제이태그에 의한 다이나믹램 테스트장치에 관한 것으로, 테스트제어부는 테스트하고자 하는 어드레스, 데이터, 테스트모드선택신호 및 테스트클럭을 출력시키고, 테스트액세스포트컨트롤러는 테스트하고자 하는 포트를 제어하고, 데이터 바운더리 스캔 레지스터부는 다이나믹램에 기입 또는 독출되는 데이터를 저장하고, 어드레스 바운더리 스캔 레지스터부는 액세스하고자 하는 다이나믹램의 어드레스를 저장하고, 명령처리부는 테스트제어부로 부터의 테스트모드선택신호 및 테스트클럭에 따라 다이나믹램의 테스트를 수행하고, 디버그컨트롤러는 다이나믹램의 액세스와 기입 및 독출동작을 제어하면서 다이나믹램의 리플레시를 제어한다. 이와 같은 본 발명에 의하면, 다이나믹램의 데이터 기입 및 독출타이밍과 리플레시타이밍을 정확하게 제어할 수 있고, 다이나믹램에 기입된 데이터와 독출된 데이터를 비교하여 다이나믹램과 접속된 회로의 정상여부를 쉽게 판별할 수 있다.

Description

제이태그에 의한 다이나믹램 테스트장치(Test Apparatus for DRAM by JTAG)
본 발명은 테스트장치에 관한 것으로, 좀 더 구체적으로는 원칩 다이나믹램 또는 다이나믹램이 실장된 보드를 테스트할 수 있는 다이나믹램 테스트장치 관한 것이다.
1990년 IEEE P1149.1에 의한 표준안은 보드테스트를 수행하기 위해 집적회로(IC)가 갖추어야 할 일반적인 사항을 제시하였다. 이와 관련된 회로를 이른바 JTAG(Joint Test Action Group)회로라고 일컫는다.
도 1은 예컨대 다이나믹램(DRAM)과 인터페이스하는 집적회로 내의 JTAG를 나타낸 것이다.
도면에서, 참조부호 11은 코아로직, 12는 바이패스레지스터, 13과 23은 멀티플렉서, 21은 인스트럭션디코더, 22는 인스트럭션레지스터, 30은 테스트액세스포트컨트롤러(Test Access Port Controller)를 각각 나타낸다.
도면에서 코아로직(11)은 일반적인 동작을 하기위한 회로이고, 일반핀(Normal Pins)을 통해 외부장치와 접속된다. 상기에서 코아로직(11)을 제외한 JTAG회로의 동작에 대한 설명은 1990년도 IEEE뉴욕에서 발행된 IEEE Std 1149.1-1990발표자료의 IEEE Standrd Test Access Port and Boundary Scan Architecture에 나타나 있다.
그리고 바운더리스캔레지스터(14)는 코아로직(11)과 일반핀(Normal Pins)사이에 존재하는 쉬프트레지스터를 통해 보드내의 집적회로의 입출력을 제어하는 기능을 갖고 있다. 마찬가지로 다이나믹램(40)과 코아로직(11)간의 입출력을 제어하도록 바운더리스캔레지스터(14)의 쉬프트레지스터가 접속 된다.
도 2는 상기 도 1에 도시된 바운더리스캔레지스터(14)의 내부 레지스터를 상세히 도시한 도면이다.
여기서는 멀티플렉서(51)를 입력선택 멀티플렉서라하고, 멀티플렉서(54)를 출력선택 멀티플렉서라 한다.
한편, 인스트럭션레지스터(22)에는 JTAG의 테스트모드를 설정하게 된다. 그리고 데스트액세스포트 컨트롤러(30)는 JTAG회로를 제어하게 되는데, 도 3에 나타낸 바와 같이 16개의 상태로 제어할 수 있다.
그러나 상기와 같은 종래의 실시예에 따른 JTAG회로는 테스트클럭(TCK)에 맞춰 직렬로 동작하기 때문에 JTAG를 이용한 다이나믹램(DRAM)의 액세스는 타이밍과 관련하여 문제점이 발생된다.
따라서, 본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 테스트어드레스 및 테스트데이타를 출력할 수 있고, 테스트결과데이터를 수신할 수 있으며, 테스트데이타와 테스트결과데이타를 비교하여 정상동작여부를 판단할 수 있는 제이태그에 의한 다이나믹램 테스트장치를 제공함에 그 목적이 있다.
본 발명의 다른 목적은 다이나믹램의 액세스타이밍과 리플레시타이밍을 제어할 수 있는 제이태그에 의한 다이나믹램 테스트장치를 제공함에 있다.
도 1은 종래의 실시예에 따른 제이태그와 다이나믹램의 접속관계를 나타낸 도면;
도 2는 도 1에 도시된 종래의 제이태그를 이용한 다이나믹램 테스트장치에서 바운더리 스캔 레지스터를 구체적으로 도시한 도면;
도 3은 도 1에 도시된 테스트액세스포트컨트롤러의 상태 다이아그램을 나타낸 도면;
도 4는 본 발명의 실시예에 따른 제이태그에 의한 다이나믹램 테스트장치를 구체적으로 도시한 도면;
도 5는 도 4에 도시된 데이터바운더리스캔레지스터부를 구체적으로 도시한 도면;
도 6은 도 4에 도시된 어드레스바운더리스캔레지스터부를 구체적으로 도시한 도면.
* 도면의 주요부분에 대한 부호의 설명
110 : 디버그컨트롤러
120 : 데이터바운더리스캔레지스터부
130 : 어드레스바운더리스캔레지스터부
140 : 코아로직 150: 플립플롭
상술한 목적을 달성하기 위해 제안된 본 발명의 특징에 의하면, 제이태그에 의한 다이나믹램 테스트장치는 데이터를 출력시키고, 테스트모드선택신호를 출력시키고, 테스트클럭을 발생시키고, 수행된 테스트결과데이타를 수신하는 테스트제어부와; 상기 테스트제어부로 부터의 테스트모드선택신호와 테스트클럭에 따라 수행하고자하는 테스트 액세스 포트를 선택하는 테스트액세스포트컨트롤러와; 상기 테스트제어부로 부터의 데이타를 테스트데이타로서 직렬로 저장하거나, 다이나믹램으로부터 독출된 데이터를 직렬로 저장하는 데이터 바운더리 스캔 레지스터부와; 상기 테스트제어부로 부터의 데이터를 어드레스로서 직렬로 저장하는 어드레스 바운더리 스캔 레지스터부와; 상기 테스트액세스포트컨트롤러의 제어에 따라 상기 어드레스 바운더리 스캔 레지스터에 RAS를 적재하고 CAS를 적재하고 테스트데이타를 적재한 후 다이나믹램을 액세스하고, 다이나믹램의 액세스가 종료되면 디램으로부터 데이터를 독출하도록 명령을 출력시키는 명령처리부와; 상기 명령처리부로 부터의 제어신호와 상기 어드레스 바운더리 스캔 레지스터부의 어드레스에 따라 다이나믹램을 액세스하고, 액세스된 다이나믹램의 메모리셀에 상기 데이터 바운더리 스캔 레지스터부의 테스트데이타를 기입 또는 독출하도록 제어하고, 상기 다이나믹램의 리플레시를 제어하는 디버그컨트롤러를 포함한다.
이 특징의 바람직한 실시예에 있어서, 상기 데이터 바운더리 스캔 레지스터부는 n비트의 데이터를 입출력시키는 복수의 바운더리 스캔 레지스터를 포함한다.
이 특징의 바람직한 실시예에 있어서, 상기 어드레스 바운더리 스캔 레지스터부는 m비트의 어드레스를 출력시키는 복수의 바운더리 스캔 레지스터를 포함한다.
이 특징의 바람직한 실시예에 있어서, 상기 바운더리 스캔 레지스터는 16비트의 데이터를 입출력시킨다.
이 특징의 바람직한 실시예에 있어서, 상기 바운더리 스캔 레지스터는 10비트의 어드레스를 출력시킨다.
본 발명은 제이태그에 의한 다이나믹램 테스트장치에 관한 것으로, 테스트제어부는 테스트하고자 하는 어드레스, 데이터, 테스트모드선택신호 및 테스트클럭을 출력시키고, 테스트액세스포트컨트롤러는 테스트하고자 하는 포트를 제어하고, 데이터 바운더리 스캔 레지스터부는 다이나믹램에 기입 또는 독출되는 데이터를 저장하고, 어드레스 바운더리 스캔 레지스터부는 액세스하고자 하는 다이나믹램의 어드레스를 저장하고, 명령처리부는 테스트제어부로 부터의 테스트모드선택신호 및 테스트클럭에 따라 다이나믹램의 테스트를 수행하고, 디버그컨트롤러는 다이나믹램의 액세스와 기입 및 독출동작을 제어하면서 다이나믹램의 리플레시를 제어한다. 이와 같은 본 발명에 의하면, 다이나믹램의 데이터 기입 및 독출타이밍과 리플레시타이밍을 정확하게 제어할 수 있고, 다이나믹램에 기입된 데이터와 독출된 데이터를 비교하여 다이나믹램과 접속된 회로의 정상여부를 쉽게 판별할 수 있다.
이하, 도 4 내지 도 6을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 4 참조하면, 본 발명의 신규한 제이태그에 의한 다이나믹램 테스트장치는 테스트제어부, 테스트액세스포트컨트롤러, 데이터바운더리스캔레지스터, 어드레스바운더리스캔레지스터, 디버그컨트롤러를 구비하여, 다이나믹램의 데이터 기입 및 독출타이밍과 리플레시타이밍을 정확하게 제어할 수 있고, 다이나믹램에 기입된 데이터와 독출된 데이터를 비교하여 다이나믹램과 접속된 회로의 정상여부를 쉽게 판별할 수 있다.
먼저, 참고를 위해 본 발명의 실시예에 표기된 신호선의 부호는 다음 표와 같다.
신호 입출력 용도
DRAM_debug 입력 IR의 출력, DRAM디버그이네이블코드
r_wbar 입력 IR의 출력, DRAM Read/Write 모드
cas_addr_load 입력 IR의 출력, CAS어드레스로드코드
bsr_mode 입력 IR의 출력, BSR이네이블모드
DRAM_clk 입력 DRAM클럭
clockdr 입력 BSR의 한 셀의 캡춰용 클럭
updatedr 입력 BSR의 한 셀의 업데이트용 클럭
shiftdr 입력 BSR의 한 셀의 시프트 선택신호
sin 입력 DATA_BSR의 시프트입력
f_core_data 입력 코아에서 BSR로 출력되는 DRAM데이타
f_fore_write 입력 코아에서 출력되는 DRAM Write
f_core_addr 입력 코아에서 BSR로 출력되는 DRAM어드레스
f_core_control_signals 입력 코아에서 출력되는 DRAM콘트롤
DRAM_debug_done 출력 JTAG와 DRAM 동작 동기 제어
PIN_data 출력 PIN으로 출력되는 DRAM데이타
t_core_data 출력 코아로 입력되는 DRAM데이타
DRAM_addr 출력 PIN으로 출력되는 DRAM컨트롤
sout 출력 어드레스바운더리스캔레지스터 출력신호
도면에 도시된 바와 같이, 다이나믹램의 컨트롤신호(DRAM_control)은 멀티플렉서(150)로부터 출력된다. 상기 멀티플렉서(150)의 1차측 입력단은 코아로직(150)으로부터 코아출력컨트롤신호(f_core_control_signals)가 입력되고, 2차측 입력단으로는 디버그컨트롤러(110)로부터 디버그디램컨트롤신호(DRAM_control_signals)가 입력된다. 멀티플렉서(150)는 선택입력단으로 입력되는 디버그(DRAM_debug) 신호에 따라 상기 1차측 또는 2차측의 입력을 출력시킨다.
디버그컨트롤러(110)는 DRAM클럭입력단(DRAM_clk)으로 입력되는 클럭에 따라 다이나믹램을 콘트롤한다. 그리고 디비그컨트롤러(110)는 다이나믹램에 대한 디버그동작이 완료되면 디버그마침(DRAM_debug_done) 신호를 출력시킨다.
계속해서 코아로직(140)은 데이터바운더리스캔레지스터(120)로부터 데이터(t_core_data[0,…,15])를 입력받거나, 데이터바운더리스캔레지스터(120)측으로 데이터를 출력시킨다(f_core_data[0,…,15]). 또한 코아로직(140)은 어드레스바운더리스캔 레지스터(130)측으로 어드레스(f_core_addr[0,…,9])를 출력시킨다.
그리고 데이터바운더리스캔레지스터(120)로부터 핀데이타(PIN_data[0,…,15])가 입출력되고, 어드레스바운더리스캔레지스터(130)로부터 핀어드레스(PIN_addr[0,…,9])가 출력된다.
데이터바운더리스캔레지스터(120)로는 시프트데이타(sin)가 입력된다. 그리고 데이터바운더리스캔레지스터(120)의 시프트출력단(sout)은 어드레스바운더리스캔레지스터(130)의 시프트입력단(sin)과 직렬로 접속되어 시프트데이타가 전송된다. 시프트데이타는 어드레스바운더리스캔레지스터(130)의 시프트출력단(sout)을 통해 출력된다.
바운더리스캔레지스터 이네이블모드(bsr_mode)와, 캡춰클럭(clockdr), 업데이트클럭(updatedr)및, 시프트선택(shiftdr) 신호는 데이터바운더리스캔 레지스터(120)와 어드레스바운더리스캔 레지스터(130)에 각각 접속된다.
여기서 바운더리스캔레지스터 이네이블모드(bsr_mode)는 바운더리스캔레지스터(데이타바운더리스캔레지스터와 어드레스바운더리스캔레지스터)의 이네이블동작을 제어한다.
그리고 캡춰클럭(clockdr)은 바운더리스캔레지스터의 캡춰 플립플롭에 클럭을 제공하여 캡춰동작을 제어한다. 마찬가지로 업데이트클럭(updatedr)은 바운더리스캔레지스터의 업데이트 플립플롭의 클럭을 제어하여 업데이트동작을 제어한다.
한편, 시프트선택(shiftdr) 신호는 바운더리스캔레지스터의 시프트동작을 제어한다.
다음은 도 5를 참조하여 도 4에 도시된 데이터바운더리스캔레지스터(120) 구체적으로 설명한다. 상기에서 설명된 바와 같이, 데이터바운더리스캔레지스터(120)는 코아로직(140)으로 부터의 16비트의 데이터를 핀데이타(PIN_data)로 출력시키거나, 핀데이타(PIN_data)를 코아로직(140)으로 전송시키도록 양방항성으로 구성된다.
따라서, 도면에서 참조부호 df0~df15는 코아로직(140)으로부터 핀데이타를 전송시키도록 구성된 레지스터이고, dt0~dt15는 핀데이타를 코아로직(140)으로 전송시키도록 구성된 레지스터이다. 여기서는 설명의 편의상 레지스터 df0~df15는 출력레지스터라 하고, dt0~dt15는 입력레지스터라 한다.
시프트입력(sin) 신호는 1번째 비트의 입력레지스터(dt0)의 입력선택 멀티플렉서(d16)의 일측입력단으로 입력된다. 그리고 입력레지스터(dt0)의 캡춰 플립플롭(52)의 출력단은 출력레지스터(df0)의 입력선택 멀티플렉서(d9)의 일측입력단과 접속된다. 또한, 출력레지스터(df0)의 캡춰 플립플롭(d10)의 출력단은 2번째 비트의 입력레지스터의 입력선택 멀티플렉서의 일측입력단과 접속된다.
상기와 같이 하위비트의 캡춰 플립플롭의 출력단은 상위비트의 입력선택 멀티플렉서의 일측입력단과 접속된다. 따라서 시프트출력(sout)은 16번째 비트의 출력레지스터(df15)의 캡춰 플립플롭(d2)으로부터 출력된다.
상기 각 비트의 출력선택 멀티플렉서(d12,d13,~,d4,d5)의 선택신호(또는 모드신호)는 바운더리스캔레지스터 이네이블모드(bsr_mode) 신호와 디버그(DRAM_debug) 신호의 논리합으로 제어된다.
그리고 각 비트의 입력선택 멀티플렉서(d9,d16,~,d1,d8)의 선택신호는 시프트선택(shiftdr) 신호에 의해 제어된다.
또한, 각 비트의 입출력레지스터(dt0~dt15,df0~df15)의 업데이트 플립플롭(d3,d6,~,d11,d14)의 클럭입력단으로는 업데이트클럭(updatedr)이 입력되고, 각 비트의 출력레지스터(df0~df15)의 캡춰 플립플롭(d2,~,d10)의 클럭입력단으로는 캡춰클럭(clockdr)이 입력된다.
한편, 각 비트의 입력레지스터(dt0~dt15)의 캡춰 플립플롭(d7~d15)의 클럭입력단으로는 디버그(DRAM_debug) 신호에 기초하여 멀티플렉서(d17)에 의해 캡춰클럭(clockdr) 또는 데이터입력캡춰클럭(cap_clk)이 선택되어 입력된다.
상기 각 비트의 출력레지스터(df0~df15)의 출력선택 멀티플렉서(d4,~,d12)의 출력단과 핀데이타(PIN_data)간에는 버퍼(d20,~,d21)가 각각 접속된다. 상기 버퍼(d20,~,d21)는 디버그(DRAM_debug) 신호에 기초하여 멀티플렉서(d19)에 의해 코아출력기입(f_core_write) 신호 또는 디버그기입(debug_write) 신호에 의해 제어되게 된다.
계속해서, 도 6을 참조하여 도 4에 도시된 어드레스바운더리스캔레지스터부(130)를 구체적으로 설명한다. 도 4에서 설명된 바와 같이, 어드레스바운더리스캔레지스터(130)는 코아로직(140)로부터의 10비트 어드레스를 핀어드레스(PIN_addr[0,…,9])를 통해 출력시키도록 구성된다.
어드레스스캔레지스터(130)는 10비트의 어드레스를 코아로직(140)으로부터 입력받고 핀어드레스단(PIN_addr[0,…,9])을 통해 출력시키도록, 각 비트마다 레지스터(af0~af9)를 구비한다.
코아로직(140)으로 부터의 어드레스비트는 각각 레지스터(af0~af9)의 입력선택 멀티플렉서(a1,~,a5)의 일측입력단과 출력선택 멀티플렉서(a4,~,a8)의 일측입력단으로 입력된다.
그리고 시프트데이타(sin)는 첫 번째 어드레스 비트 레지스터(af0)의 입력선택 멀티플렉서(a5)의 타측입력단으로 입력된다. 여기서 상기 멀티플렉서(a5)의 타측입력단은 데이터바운더리스캔레지스터(120)의 시프트출력단(sout)과 접속된다.
상기 첫 번째 어드레스비트레지스터(af0)의 캡춰 플립플롭(a6)의 출력은 두번째 어드레스 비트 레지스터(af1)의 입력선택 멀티플렉서의 일측입력단으로 입력된다.
이와 같이 하위 어드레스 비트 레지스터의 캡춰 플립플롭의 출력은 상위 어드레스 비트 레지스터의 입력선택 멀티플렉서의 입력단으로 입력된다. 그리고 열번째 캡춰 플립플롭(a2)의 출력단으로부터 시프트데이타(sout)가 출력되게 된다.
상기 각 레지스터(af0,~,af9)의 출력선택 멀티플렉서(a4~a8)의 선택신호는 바운더리스캔레지스터이네이블모드(bsr_mode)와 디버그(DRAM_debug) 신호가 논리합되어 제어되게 된다.
그리고 각 어드레스 비트 레지스터(af0,~,af9)의 입력선택 멀티플렉서(a1~a5)는 시프트선택(shiftdr) 신호에 의해 제어된다. 또한, 각 어드레스 비트 레지스터(af0,~,af9)의 캡춰 플립플롭(a2,~,a6)의 클럭은 캡춰클럭(clockdr)에 의해 제어된다.
한편, 각 어드레스 비트 레지스터(af0,~,af9)의 업데이트 플립플롭(a3,~,a7)의 클럭은 디버그(DRAM_debug) 신호에 기초하여 카스어드레스업데이트(cas_addr_updr)와, 반전된 카스어드레스로드(cas_add_load)신호 및 업데이트클럭(updatedr)의 논리곱 결과가 선택되어 제어된다.
이와 같이 구성된 본 발명의 실시예에 따라 다이나믹램을 테스트하는 단계를 설명하면 다음과 같다.
먼저, 테스트를 수행하기 위해서는 해당되는 명령코드를 인스트럭션레지스터에 로드시키고, 바운더리스캔레지스터를 액세스하게 된다. 즉, 도 3에 도시된 바와 같이 명령열(Instruction Column)에 명령코드를 로드시키게 되고, 데이터열(Data Column)에서 바운더리 스캔 레지스터를 액세스한다.
첫 번째는 RAS 어드레스를 로드시킨다.
RAS어드레스를 로드시키기 위해서는 인스트럭션레지스터에 바운더리스캔레지스터이네이블모드(bsr_mode) 신호를 액티브시키도록 코드를 로드시킨다.
그리고 어드레스바운더리스캔레지스터(130)에 RAS어드레스를 로드시킨다.
두번째는 CAS 어드레스 및 데이터를 로드시킨다.
CAS어드레스를 로드시키기 위해서는 인스트럭션레지스터에 카스어드레스로드코드(cas_addr_load)를 로드시킨다. 그리고 어드레스바운더리스캔레지스터(130)에 CAS어드레스를 로딩시키고, 데이터바운더리스캔레지스터(120)에 다이나믹램(DRAM)에 기입시키고자 하는 데이터를 로드시킨다.
세 번째는 다이나믹램의 액세스를 개시한다.
이제, 다이나믹램(DRAM)을 액세스하기 위해서 인스트럭션레지스터(22)에 독출/기입모드신호(r_wbar)와 다이나믹램 디버그신호(DRAM_debug)을 로드시킨다.
네 번째는 다이나믹램 액세스 결과를 모니터한다.
그리고 도 3에 도시된 바와 같이 명령열(Instruction Column)의 Capture_IR단계에서 디버그마침(DRAM_debug_done) 신호가 있는지를 감지한다. 이와 같은 디버그마침(DRAM_debug_done) 신호가 감지되지 않으면 상기 Capture_IR단계가 계속 수행된다.
다섯 번째는 데이터를 독출한다.
마지막으로, 인스트럭션레지스터(22)에 바운더리스캔레지스트 이네이블모드(bsr_mode)를 로드시킨다. 그리고 데이터바운더리스캔레지스터(120)를 통해 데이터를 출력시킨다.
이와 같이 하여 상기 데이터바운더리스캔레지스터(120)로부터 출력된 데이터(TDO)와 입력된 데이터를 비교하여 테스트결과의 적격여부를 판단하게 된다.
본 발명은 종래의 JTAG회로는 테스트클럭(TCK)에 맞춰 직렬로 동작하기 때문에 JTAG를 이용한 다이나믹램(DRAM)의 액세스는 타이밍과 관련하여 문제점이 발생되는 것을 해결한 것으로, 테스트어드레스 및 테스트데이타를 출력할 수 있고, 테스트결과데이터를 수신할 수 있으며, 테스트데이타와 테스트결과데이타를 비교하여 정상동작여부를 판단할 수 있고, 다이나믹램의 액세스타이밍과 리플레시타이밍을 제어할 수 있다.

Claims (5)

  1. 다이나믹램이 실장된 보드를 테스트하는 장치에 있어서:
    데이터(TDI)를 출력시키고, 테스트모드선택신호(TMS)를 출력시키고, 테스트클럭(TCK)을 발생시키고, 수행된 테스트결과데이타(TDO)를 수신하는 테스트제어부와;
    상기 테스트제어부로 부터의 테스트모드선택신호(TMS)와 테스트클럭(TCK)에 따라 수행하고자하는 테스트 액세스 포트를 선택하는 테스트액세스포트컨트롤러와;
    상기 테스트제어부로 부터의 데이타(TDI)를 테스트데이타로서 직렬로 저장하거나, 다이나믹램으로부터 독출된 데이터를 직렬로 저장하는 데이터 바운더리 스캔 레지스터부(120)와;
    상기 테스트제어부로 부터의 데이터(TDI)를 어드레스로서 직렬로 저장하는 어드레스 바운더리 스캔 레지스터부(130)와;
    상기 테스트액세스포트컨트롤러의 제어에 따라 상기 어드레스 바운더리 스캔 레지스터에 RAS를 적재하고 CAS를 적재하고 테스트데이타를 적재한 후 다이나믹램을 액세스하고, 다이나믹램의 액세스가 종료되면 디램으로부터 데이터를 독출하도록 명령을 출력시키는 명령처리부와;
    상기 명령처리부로 부터의 제어신호와 상기 어드레스 바운더리 스캔 레지스터부(130)의 어드레스에 따라 다이나믹램을 액세스하고, 액세스된 다이나믹램의 메모리셀에 상기 데이터 바운더리 스캔 레지스터부(120)의 테스트데이타를 기입 또는 독출하도록 제어하고, 상기 다이나믹램의 리플레시를 제어하는 디버그컨트롤러(110)를 구비하여 구성된 것을 특징으로 하는 제이태그에 의한 다이나믹램 테스트장치.
  2. 제 1 항에 있어서,
    상기 데이터 바운더리 스캔 레지스터부(120)는 n비트의 데이터를 입출력시키는 복수의 바운더리 스캔 레지스터(dfo,dto,…,df15,dt15)를 구비하여 구성된 것을 특징으로 하는 제이태그에 의한 다이나믹램 테스트장치.
  3. 제 1 항에 있어서,
    상기 어드레스 바운더리 스캔 레지스터부(130)는 m비트의 어드레스를 출력시키는 복수의 바운더리 스캔 레지스터(af0,…,af15)를 구비하여 구성된 것을 특징으로 하는 제이태그에 의한 다이나믹램 테스트장치.
  4. 제 2 항에 있어서,
    상기 바운더리 스캔 레지스터는 16비트의 데이터를 입출력시키는 것을 특징으로 하는 제이태그에 의한 다이나믹램 테스트장치.
  5. 제 3 항에 있어서,
    상기 바운더리 스캔 레지스터는 10비트의 어드레스를 출력시키는 것을 특징으로 하는 제이태그에 의한 다이나믹램 테스트장치.
KR1019970048826A 1997-09-25 1997-09-25 제이태그에 의한 다이나믹램 테스트장치 KR100240662B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1019970048826A KR100240662B1 (ko) 1997-09-25 1997-09-25 제이태그에 의한 다이나믹램 테스트장치
US09/153,598 US6122762A (en) 1997-09-25 1998-09-15 Memory interface device and method for supporting debugging
JP27219398A JP4515545B2 (ja) 1997-09-25 1998-09-25 メモリインターフェース装置及びデバッギングを支援する方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970048826A KR100240662B1 (ko) 1997-09-25 1997-09-25 제이태그에 의한 다이나믹램 테스트장치

Publications (2)

Publication Number Publication Date
KR19990026620A true KR19990026620A (ko) 1999-04-15
KR100240662B1 KR100240662B1 (ko) 2000-01-15

Family

ID=19521683

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970048826A KR100240662B1 (ko) 1997-09-25 1997-09-25 제이태그에 의한 다이나믹램 테스트장치

Country Status (3)

Country Link
US (1) US6122762A (ko)
JP (1) JP4515545B2 (ko)
KR (1) KR100240662B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112559437A (zh) * 2019-09-25 2021-03-26 阿里巴巴集团控股有限公司 一种调试单元及处理器

Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6389557B1 (en) * 1998-09-16 2002-05-14 Advanced Micro Devices, Inc. Freezing mechanism for debugging
US6944247B2 (en) * 1999-11-19 2005-09-13 Texas Instruments Incorporated Plural circuit selection using role reversing control inputs
US6393081B1 (en) * 1998-11-25 2002-05-21 Texas Instruments Incorporated Plural circuit selection using role reversing control inputs
US6678847B1 (en) * 1999-04-30 2004-01-13 International Business Machines Corporation Real time function view system and method
JP3459799B2 (ja) * 1999-10-19 2003-10-27 Ｎｅｃエレクトロニクス株式会社 テスト回路およびテスト回路生成装置、テスト回路生成方法およびその記録媒体
JP4190114B2 (ja) * 1999-11-10 2008-12-03 株式会社ルネサステクノロジ マイクロコンピュータ
US6665828B1 (en) * 2000-09-19 2003-12-16 International Business Machines Corporation Globally distributed scan blocks
US6785854B1 (en) * 2000-10-02 2004-08-31 Koninklijke Philips Electronics N.V. Test access port (TAP) controller system and method to debug internal intermediate scan test faults
US7191373B2 (en) * 2001-03-01 2007-03-13 Syntest Technologies, Inc. Method and apparatus for diagnosing failures in an integrated circuit using design-for-debug (DFD) techniques
JP2002288999A (ja) * 2001-03-27 2002-10-04 Fujitsu Ltd 半導体メモリ
US6865701B1 (en) * 2001-03-29 2005-03-08 Apple Computer, Inc. Method and apparatus for improved memory core testing
US7428661B2 (en) * 2001-09-21 2008-09-23 Sam Michael Test and debug processor and method
EP1335210B1 (en) 2002-02-11 2006-11-22 Texas Instruments Incorporated High speed interconnect circuit test method and apparatus
US20030188243A1 (en) * 2002-03-29 2003-10-02 Rajan Krishna B. Method and apparatus for delay fault testing
US6971045B1 (en) * 2002-05-20 2005-11-29 Cyress Semiconductor Corp. Reducing tester channels for high pinout integrated circuits
US20040006729A1 (en) * 2002-07-03 2004-01-08 Pendurkar Rajesh Y. Hierarchical test methodology for multi-core chips
US7103814B2 (en) * 2002-10-25 2006-09-05 International Business Machines Corporation Testing logic and embedded memory in parallel
US7137037B2 (en) * 2003-03-27 2006-11-14 Silicon Motion, Inc. Data storage system and method for testing the same
US7089470B1 (en) * 2003-04-11 2006-08-08 Cisco Technology, Inc. Programmable test pattern and capture mechanism for boundary scan
US7406641B2 (en) * 2003-06-30 2008-07-29 Intel Corporation Selective control of test-access ports in integrated circuits
US7380190B2 (en) * 2004-12-15 2008-05-27 Impinj, Inc. RFID tag with bist circuits
US20060125508A1 (en) * 2004-12-15 2006-06-15 Impinj, Inc. On wafer testing of RFID tag circuit with pseudo antenna signal
US7307528B2 (en) * 2004-12-15 2007-12-11 Impinj, Inc. RFID tag design with circuitry for wafer level testing
CN101124547A (zh) * 2004-12-20 2008-02-13 皇家飞利浦电子股份有限公司 可测试的多处理器***和用于测试处理器***的方法
JP4555968B2 (ja) * 2005-01-19 2010-10-06 国立大学法人 千葉大学 半導体集積回路
JP4388903B2 (ja) * 2005-02-09 2009-12-24 富士通マイクロエレクトロニクス株式会社 Ｊｔａｇ試験方式
US7400255B2 (en) * 2005-02-28 2008-07-15 Impinj, Inc. Wireless functional testing of RFID tag
US7528724B2 (en) * 2005-02-28 2009-05-05 Impinj, Inc. On die RFID tag antenna
US7461307B2 (en) * 2005-05-06 2008-12-02 Lsi Corporation System and method for improving transition delay fault coverage in delay fault tests through use of an enhanced scan flip-flop
US7665002B1 (en) * 2005-12-14 2010-02-16 Advanced Micro Devices, Inc. Multi-core integrated circuit with shared debug port
US8185782B2 (en) * 2008-04-14 2012-05-22 Industrial Technology Research Institute Test device and method for hierarchical test architecture
US8533548B2 (en) * 2010-11-11 2013-09-10 Wisconsin Alumni Research Foundation Wrapper cell for hierarchical system on chip testing
US8914693B2 (en) 2012-02-15 2014-12-16 International Business Machines Corporation Apparatus for JTAG-driven remote scanning
TWI569284B (zh) * 2015-05-27 2017-02-01 慧榮科技股份有限公司 記憶體控制器與記憶體模組
US10126361B1 (en) * 2016-11-14 2018-11-13 Xilinx, Inc. Processing of a circuit design for debugging
CN108693466B (zh) * 2017-04-12 2020-09-11 上海鹏武电子科技有限公司 一种边界扫描器件、装置及控制方法和扫描方法
US10495690B2 (en) 2017-08-28 2019-12-03 Stmicroelectronics International N.V. Combinatorial serial and parallel test access port selection in a JTAG interface
DE102018101028B3 (de) * 2018-01-18 2019-05-29 Infineon Technologies Austria Ag Mikrocontrollersystem mit schaltungsinternem Debugger
CN113939880B (zh) * 2019-05-31 2023-05-23 美光科技公司 具有并发输入的改进的jtag寄存器
WO2020240233A1 (en) * 2019-05-31 2020-12-03 Micron Technology, Inc. Memory component provided with a jtag test interface comprising a matrix of instruction registers
US10990555B1 (en) * 2020-01-06 2021-04-27 Xilinx, Inc. Programmable pipeline at interface of hardened blocks
KR20230069661A (ko) * 2021-11-12 2023-05-19 에스케이하이닉스 주식회사 메모리 시스템 및 이의 동작 방법

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5029166A (en) * 1989-05-31 1991-07-02 At&T Bell Laboratories Method and apparatus for testing circuit boards
US5155732A (en) * 1990-10-09 1992-10-13 At&T Bell Laboratories Method and apparatus for data transfer to and from devices through a boundary-scan test access port
US5355369A (en) * 1991-04-26 1994-10-11 At&T Bell Laboratories High-speed integrated circuit testing with JTAG
DE69415600T2 (de) * 1993-07-28 1999-07-15 Koninkl Philips Electronics Nv Mikrokontroller mit hardwaremässiger Fehlerbeseitigungsunterstützung nach dem Boundary-Scanverfahren
US5485466A (en) * 1993-10-04 1996-01-16 Motorola, Inc. Method and apparatus for performing dual scan path testing of an array in a data processing system
US5636227A (en) * 1994-07-08 1997-06-03 Advanced Risc Machines Limited Integrated circuit test mechansim and method

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112559437A (zh) * 2019-09-25 2021-03-26 阿里巴巴集团控股有限公司 一种调试单元及处理器

Also Published As

Publication number Publication date
JP4515545B2 (ja) 2010-08-04
JPH11154119A (ja) 1999-06-08
US6122762A (en) 2000-09-19
KR100240662B1 (ko) 2000-01-15

Similar Documents

Publication Publication Date Title
KR100240662B1 (ko) 제이태그에 의한 다이나믹램 테스트장치
Bleeker et al. Boundary-scan test: a practical approach
US5708773A (en) JTAG interface system for communicating with compliant and non-compliant JTAG devices
US7313739B2 (en) Method and apparatus for testing embedded cores
US6085344A (en) Data communication interface with memory access controller
KR100267096B1 (ko) 디버그 및 제조 테스트 목적을 위한 적응적 스캔 체인
EP1651971B1 (en) Test standard interfaces and architectures
KR100303618B1 (ko) 셀프-타임식메모리어레이를갖는완전테스트가능한칩
US8621304B2 (en) Built-in self-test system and method for an integrated circuit
US6000048A (en) Combined logic and memory circuit with built-in memory test
JPH10134597A (ja) Ｊｔａｇによるｓｄｒａｍ回路テスト方法及びその装置
US6675334B2 (en) Apparatus and method for multi-cycle memory access mapped to JTAG finite state machine with external flag for hardware emulation
Vermeulen et al. IEEE 1149.1-compliant access architecture for multiple core debug on digital system chips
US7447962B2 (en) JTAG interface using existing I/O bus
JP5610506B2 (ja) Ｊｔａｇテスト・データ・レジスタを用いる非同期通信装置
US7284172B2 (en) Access method for embedded JTAG TAP controller instruction registers
JPH11108998A (ja) 集積回路のテスト装置
JP5623035B2 (ja) 集積回路の機能回路と通信するようにＩＥＥＥ１１４９．１ＪｏｉｎｔＴｅｓｔＡｃｔｉｏｎＧｒｏｕｐ標準を拡張するための装置、及びその方法
US6581019B1 (en) Computer-system-on-a-chip with test-mode addressing of normally off-bus input/output ports
KR100318445B1 (ko) 반도체칩의내부메모리테스트장치및방법
US5671235A (en) Scan chain for shifting the state of a processor into memory at a specified point during system operation for testing purposes
US11809740B1 (en) Fast and flexible RAM reader and writer
EP0768538B2 (en) Method and tester for applying a pulse trigger to a unit to be triggered
JP2001203322A (ja) 半導体集積装置
JPS6039186B2 (ja) 半導体素子

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20081001

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee