TWI569284B - 記憶體控制器與記憶體模組 - Google Patents

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Description

記憶體控制器與記憶體模組
本發明為一種記憶體控制器與一種記憶體模組，特別是具有同步機制的一種記憶體控制器與一種記憶體模組。
現今資料儲存裝置常以快閃記憶體(FLASH memory)為儲存媒體，常用作：記憶卡(memory card)、通用序列匯流排閃存裝置(USB flash device)、固態硬碟(SSD)…等產品。另外有一種應用是採多晶片封裝、將快閃記憶體晶片與控制晶片包裝在一起--稱為嵌入式快閃記憶體模組(eMMC)。
內嵌式多媒體卡的封裝方式一般採用球格陣列(BGA)的封裝型式，近來則因為多晶片封裝(multi-chip package,eMCP)的出現，使得嵌入式快閃記憶體模組多採用此種封裝。內嵌式多晶片封裝整合記憶體，如雙倍速率(double data rate,DDR)動態隨機存取記憶體，於內嵌式多媒體卡(eMMC)的同一封裝結構內。多晶片封裝(MCP)的架構可讓記憶體更薄，更適用於行動電子裝置之中。
以多晶片封裝的嵌入式快閃記憶體模組，或是具有雙倍速率動態隨機存取記憶體的內嵌式多晶片封裝的晶片，在測試上必須從電路板上額外拉出一個測試點，以便測試的機台可以進行測試，而這樣的測試方式會造成測試速度無法提升，而且為了節省輸入輸出(Input/Output)埠的數量，會採用 共用界面的方式，而為了避免造成界面時序的錯誤，會使得測試的速度降低，以免造成測試錯誤。此外，傳統內嵌式多晶片封裝的嵌入式快閃記憶體模組的除錯電路(debug circuit)是設計在最後一級的電路，容易造成資料抖動的錯誤，也會影響了測試的效率。
為解決習知之問題，本發明提供具有同步機制的一種記憶體控制器與一種記憶體模組。
本發明的一實施例提供一種記憶體控制器，耦接在一外部裝置與一記憶體之間。該記憶體控制器包括用以與該記憶體進行溝通的一第一界面、用以與該外部裝置進行溝通的一第二界面以及一控制邏輯。控制邏輯用以控制該第一界面與該第二界面，其中該控制邏輯設定該第二界面為一接收模式，以接收該外部裝置輸入之一測試資料，且設定該第一界面為一傳送模式，以傳送該測試資料給該記憶體；該控制邏輯在一預定時間後，設定該第一界面為該接收模式，以接收該記憶體回傳的一測試結果，並設定該第二界面為該傳送模式，以將該測試結果傳送給該外部裝置。
本發明的另一實施例提供一種記憶體控制器，透過一第二界面耦接一外部裝置以及透過一第一界面耦接一記憶體之間。記憶體控制器包括一第一緩衝級、一第一同步單元、一第二緩衝級、一第二同步單元以及一控制邏輯。該第一緩衝級，透過該第一界面耦接該記憶體。該第一同步單元，耦接該第一緩衝級。該第二緩衝級，透過該第二界面耦接該外部 裝置。該第二同步單元，耦接該第二緩衝級。該控制邏輯設定該第二緩衝級為一接收模式，以將來自該外部裝置的一測試資料傳送給該第一同步單元，該控制邏輯設定該第一緩衝級為一傳送模式以將該測試資料傳送該記憶體；在一預定時間後，該控制邏輯設定該第一緩衝級為該接收模式，以將一測試結果傳送給該第二同步單元，該控制邏輯設定該第二緩衝級為該傳送模式以將該測試結果傳送該外部裝置。
本發明的另一實施例提供一種記憶體模組，透過一第二界面耦接一外部裝置。該記憶模組包括一記憶體與一記憶體控制器。該記憶體控制器包括一第一緩衝級、一第一同步單元、一第二緩衝級、一第二同步單元以及一控制邏輯。該第一緩衝級，透過該第一界面耦接該記憶體。該第一同步單元，耦接該第一緩衝級。該第二緩衝級，透過該第二界面耦接該外部裝置。該第二同步單元，耦接該第二緩衝級。該控制邏輯設定該第二緩衝級為一接收模式，以將來自該外部裝置的一測試資料傳送給該第一同步單元，該控制邏輯設定該第一緩衝級為一傳送模式以將該測試資料傳送該記憶體；在一預定時間後，該控制邏輯設定該第一緩衝級為該接收模式，以將一測試結果傳送給該第二同步單元，該控制邏輯設定該第二緩衝級為該傳送模式以將該測試結果傳送該外部裝置。
11‧‧‧主機端
13‧‧‧嵌入式快閃記憶體模組
15‧‧‧控制器
17‧‧‧NAND快閃記憶體
21‧‧‧主機端
23‧‧‧嵌入式快閃記憶體模組
25‧‧‧控制器
27‧‧‧NAND快閃記憶體
29‧‧‧測試裝置
TP‧‧‧測試接點
31‧‧‧嵌入式快閃記憶體模組
32‧‧‧控制器
33‧‧‧控制邏輯
34‧‧‧NAND快閃記憶體
35‧‧‧輸入/輸出腳位
501‧‧‧反相器
502‧‧‧緩衝級
503‧‧‧多工器
504‧‧‧多工器
505‧‧‧第一同步單元
506‧‧‧多工器
507‧‧‧第二同步單元
61‧‧‧記憶體控制器
62‧‧‧控制邏輯
63‧‧‧第一同步單元
64‧‧‧第一緩衝級
65‧‧‧第二同步單元
66‧‧‧第二緩衝級
71‧‧‧控制器
72‧‧‧記憶體
73‧‧‧外部裝置
74‧‧‧控制邏輯
第1圖為一嵌入式快閃記憶體模組的操作示意圖。
第2圖為一嵌入式快閃記憶體模組的測試示意圖。
第3圖為一種具有同步機制的嵌入式快閃記憶體模組的示意圖。
第4圖為第3圖的嵌入式快閃記憶體模組的波形示意圖。
第5圖為具有時脈同步機制的記憶體控制器的電路示意圖。
第6圖為根據本發明之一記憶體模組內的一記憶體控制器的一實施例的示意圖。
第7圖為根據本發明之一記憶體控制器的另一實施例的示意圖。
第1圖為一嵌入式快閃記憶體模組的操作示意圖。在第1圖中，以嵌入式快閃記憶體模組為例說明，但並非將本發明限制於此，第1圖的說明同樣可是用在各種記憶體模組中，特別是記憶體模組中的控制器具有兩種不同界面。在本實施例中，控制器15透過eMMC界面與主機端11進行溝通，透過NF(NAND Flash)界面對NAND快閃記憶體17進行讀取或寫入的動作。
在第1圖中，主機端(HOST)11透過eMMC界面傳送指令或資料給嵌入式快閃記憶體模組13。當控制器15接收到主機端11傳送的指令時，會決定要將資料寫入NAND快閃記憶體17，或是從NAND快閃記憶體17中讀取資料並回傳給主機端11。
因為嵌入式快閃記憶體模組13是多晶片封裝的裝置，因此要確認嵌入式快閃記憶體模組13的運作是否正常，必須依賴額外的測試裝置，以測試寫入或自NAND快閃記憶體17 讀出的資料是否正確。
第2圖為一嵌入式快閃記憶體模組的測試示意圖。在本實施例中，控制器25透過eMMC界面與主機端21進行溝通，透過NF(NAND Flash)界面對NAND快閃記憶體27進行讀取或寫入的動作。為了確保嵌入式快閃記憶體模組23的運作正常，在控制器25與NAND快閃記憶體17之間的傳輸路徑中，設計一測試接點(test point，TP)，透過測試裝置29來確認嵌入式快閃記憶體模組23的運作是否正常。
當主機端(HOST)21透過eMMC界面傳送指令或資料給嵌入式快閃記憶體模組23以將資料寫入NAND快閃記憶體27時，控制器25接收到主機端11傳送的指令與資料，並對NAND快閃記憶體27進行寫入的動作。測試裝置29透過測試接點TP讀取控制器25寫入NAND快閃記憶體27的資料，以確認寫入的資料是否正確。當當主機端(HOST)21透過eMMC界面傳送指令給嵌入式快閃記憶體模組23以將資料自NAND快閃記憶體27讀出時，測試裝置29透過測試接點TP讀取NAND快閃記憶體27回傳的資料，接著比對主機端21接收的資料，以確認讀出的資料是否正確。
在第2圖中以及下文中所提的界面，如eMMC界面與NF界面指的是控制器25提供給測試裝置29與NAND快閃記憶體27的溝通機制，其可以是由實體電路所實現，也可以是軟體或軔體所實現。
第2圖的測試方式是簡單有效的方式，但是測試裝置從測試接點TP讀取資料時容易產生不同步的狀況，而且當嵌 入式快閃記憶體模組23的操作頻率越高時，越容易發生資料抖動(jitter)的情況，造成測試裝置29的誤判。此外，如果控制器25與測試裝置29之間的時脈無法同步的話，更容易發生測試裝置29的誤判的情形。為解決這樣的問題，請參考第3圖的實施例。
第3圖為一種具有同步機制的嵌入式快閃記憶體模組的示意圖。嵌入式快閃記憶體模組31包括一控制器32，一NAND快閃記憶體34以及一輸入/輸出腳位35。控制器32透過eMMC界面與連接輸入/輸出腳位35的裝置進行溝通，透過NF(NAND Flash)界面對NAND快閃記憶體34進行讀取或寫入的動作。
控制器32更包括一控制邏輯33，該控制邏輯33可能為一邏輯電路或是由控制器32執行的韌體所實現。當對嵌入式快閃記憶體模組31進行測試時，控制器32運作在一偵錯模式(debug mode)，此時的控制邏輯33透過輸入/輸出腳位35接收外部的測試資料，並將測試的結果透過輸入/輸出腳位35傳送給外部的測試裝置。控制邏輯33除了傳送測試資料與測試結果外，還會針對eMMC界面與NF(NAND Flash)界面進行時脈同步的動作，而且可增快測試的速度。一般來說，NAND快閃記憶體34的操作時脈是高於嵌入式快閃記憶體模組31的操作時脈。假設嵌入式快閃記憶體模組31的操作可在時脈的上緣與下緣皆可觸發，當嵌入式快閃記憶體模組31在時脈的上緣接收到測試資料，邏輯電路33將該資料透過NF(NAND Flash)界面傳送給NAND快閃記憶體34，因為NAND快閃記憶體34的操作時脈 較快的原因，邏輯電路33可使得嵌入式快閃記憶體模組31在時脈的下緣時就接收到測試結果。詳細的說明請參考第4圖的時脈示意圖。
第4圖為第3圖的嵌入式快閃記憶體模組的波形示意圖。第4圖中的eMMC時脈指的是嵌入式快閃記憶體模組31的操作時脈，而NF時脈指的是NAND快閃記憶體34的操作時脈，而NF界面資料指的是控制器33與NAND快閃記憶體34之間傳送的資料。在時間點T1時，嵌入式快閃記憶體模組31被觸發以接受外部裝置輸入的測試資料，因此在時間點T1與T2之間，輸入/輸出腳位35接收到測試資料。控制邏輯33接收到資料後馬上透過NF界面傳送給NAND快閃記憶體34，因此NF界面資料的D1即是測試資料。在時間點T3的時候，NAND快閃記憶體34回傳了測試結果(即為D2)，而此時eMMC的時脈仍在高邏輯準位，因此控制邏輯33會等到時間點T2的時候，才將資料D2透過輸入/輸出腳位35回傳給外部裝置。透過這樣的方式，控制邏輯33可以加快嵌入式快閃記憶體模組31的測試速度，也可避免直接由測試接點(如第2圖的TP)讀取資料可能造成的錯誤情形。
第5圖為具有時脈同步機制的記憶體控制器的一實施例的電路示意圖。第5圖中僅以記憶體控制器的部分電路結構說明，習知技藝者當可根據第5圖之電路，依據實際電路需求進行修改，並能達到相同的效果。在第5圖中，同步偵錯信號可用以控制資料由eMMC界面傳送到NF界面，或是由NF界面傳送到eMMC界面。在本實施例中，同步偵錯信號為緩衝 級502的輸出致能信號(OE2)，而同步偵錯信號被反相器501進行反相後，變成緩衝級503的輸出致能信號(OE1)。
當進行偵錯程序時，同步偵錯信號為一第一邏輯準位。輸出致能信號OE2控制緩衝級502，使得緩衝級502不能輸出資料，只能接收外部的輸入資料。外部的測試資料X1透過輸入輸出端I/O_2與eMMC界面傳送給緩衝級502。接著，緩衝級502將資料X1透過內部傳送端(CI)傳送至多工器504。在本實施例中，當偵錯程序被執行時，記憶體控制器運作在一偵錯模式，因此偵錯信號D1控制多工器503輸出資料X1給第一同步單元505。第一同步單元505的操作時脈是相同於eMMC界面運作的eMMC時脈，且第一同步單元505根據eMMC時脈與偵錯信號D1，將資料X1傳送至緩衝級503的外部傳送端(I)。因為此時輸出致能信號OE1控制緩衝級503將外部傳送端(I)接收到的資料X1透過輸入輸出端I/O_1與NF界面輸出至記憶體。
當同步偵錯信號為一第二邏輯準位時，輸出致能信號OE1控制緩衝級503不能輸出資料，只能接收外部的輸入資料。此時，測試結果X2透過輸入輸出端I/O_2與NF界面傳送給緩衝級503。接著，緩衝級503將測試結果X2透過內部傳送端(CI)傳送至多工器506，且偵錯信號D1控制多工器506輸出測試結果X2給第二同步單元507。
第二同步單元507的操作時脈是相同於NF界面運作的NF時脈，且第二同步單元507根據NF時脈與偵錯信號D1，將資料X1傳送至緩衝級502的外部傳送端(I)。因為此時輸出致能信號OE2控制緩衝級502將外部傳送端(I)接收到的測試結果 X2透過輸入輸出端I/O_2與eMMC界面輸出至外部的測試裝置。
第6圖為根據本發明之一記憶體模組內的一記憶體控制器的一實施例的示意圖。記憶體控制器61耦接至一記憶體(圖上未繪出)，且可與一外部裝置(圖上未繪出)進行溝通。在本實施例中，時脈CLK1為記憶體的操作時脈，時脈CLK2為記憶體模組的操作時脈，且時脈CLK1的頻率高於時脈CLK2的頻率。當記憶體運作在偵錯模式時，一偵錯信號D1被產生。偵錯信號D1可能由外部輸入或是由控制邏輯62所產生。
輸出致能信號OE2控制第二緩衝級66。當輸出致能信號OE2為一第一邏輯準位時，第二緩衝級66只能接收資料，不能輸出資料。當輸出致能信號OE2為一第二邏輯準位時，第二緩衝級66只能輸出資料，不能接收資料。輸出致能信號OE1控制第一緩衝級64。當輸出致能信號OE1為第二邏輯準位時，第一緩衝級64只能接收資料，不能輸出資料。當輸出致能信號OE1為第一邏輯準位時，第一緩衝級64只能輸出資料，不能接收資料。
當輸出致能信號OE2為第一邏輯準位時，第二緩衝級66接收來自輸入輸出端I/O_2的測試資料，並透過內部輸出端CI_2將該測試資料傳送給第一同步單元63。第一同步單元63根據時脈信號CLK2與偵錯信號D1，將測試資料傳送至第一緩衝級64的第一外部輸出端I_1。因為此時輸出致能信號OE1為第二邏輯準位，第一緩衝級64便將第一外部輸出端I_1接收到的測試信號傳送給輸入輸出端I/O_1。
當輸出致能信號OE1為第一邏輯準位時，第一緩衝 級64接收來自輸入輸出端I/O_1的測試結果，並透過內部輸出端CI_1將該測試結果傳送給第二同步單元65。第二同步單元65根據時脈信號CLK1與偵錯信號D1，將測試結果傳送至第二緩衝級66的第一外部輸出端I_2。因為此時輸出致能信號OE1為第二邏輯準位，第二緩衝級66便將第二外部輸出端I_2接收到的測試結果傳送給輸入輸出端I/O_2。
第7圖為根據本發明之一記憶體控制器的另一實施例的示意圖。控制器71透過第一界面耦接記憶體72，且透過輸入輸出端I/O與第二界面耦接外部裝置73。當外部裝置要對記憶體72進行測試時，控制邏輯74設定該第二界面為接收模式，以接收外部裝置73輸入的測試資料，且設定該第一界面為傳送模式，以傳送測試資料給記憶體72。接著，在一預定時間後，控制邏輯設定該第一界面為接收模式，以接收記憶體72回傳的測試結果，並設定該第二界面為傳送模式，以將測試結果傳送給外部裝置73。
在一實施例中，該第一界面包括了一第一緩衝級與一第一同步單元，該第二界面包括了一第二緩衝級與一第二同步單元。關於第一緩衝級、第二緩衝級、第一同步單元與第二同步單元可參考第6圖的說明。
雖然本揭露已以較佳實施例揭露如上，然其並非用以限定本揭露，任何熟習此技藝者，在不脫離本揭露之精神和範圍內，當可作些許之更動與潤飾，因此本揭露之保護範圍當視後附之申請專利範圍所界定者為準。
501‧‧‧反相器
502‧‧‧緩衝級
503‧‧‧多工器
504‧‧‧多工器
505‧‧‧第一同步單元
506‧‧‧多工器
507‧‧‧第二同步單元

Claims (9)

  1. 一種記憶體控制器，耦接在一外部裝置與一記憶體之間，包括：一第一界面，用以與該記憶體進行溝通；一第二界面，用以與該外部裝置進行溝通；以及一控制邏輯，用以控制該第一界面與該第二界面，其中該控制邏輯設定該第二界面為一接收模式，以接收該外部裝置輸入之一測試資料，且設定該第一界面為一傳送模式，以傳送該測試資料給該記憶體；該控制邏輯在一預定時間後，設定該第一界面為該接收模式，以接收該記憶體回傳的一測試結果，並設定該第二界面為該傳送模式，以將該測試結果傳送給該外部裝置。
  2. 如申請專利範圍第1項所述之記憶體控制器，該第一界面更包括一第一緩衝級與一第一同步單元，該第二界面包括了一第二緩衝級與一第二同步單元，其中該控制邏輯設定該第二緩衝級為該接收模式，以將該測試資料傳送給該第一同步單元，該控制邏輯設定該第一緩衝級為該傳送模式以將該測試資料傳送該記憶體。
  3. 如申請專利範圍第2項所述之記憶體控制器，其中該控制邏輯設定該第一緩衝級為該接收模式，以將該測試結果傳送給該第二同步單元，該控制邏輯設定該第二緩衝級為該傳送模式以將該測試結果傳送該外部裝置。
  4. 一種記憶體控制器，透過一第二界面耦接一外部裝置以及透過一第一界面耦接一記憶體之間，包括： 一第一緩衝級，透過該第一界面耦接該記憶體；一第一同步單元，耦接該第一緩衝級；一第二緩衝級，透過該第二界面耦接該外部裝置；一第二同步單元，耦接該第二緩衝級；以及一控制邏輯，其中該控制邏輯設定該第二緩衝級為一接收模式，以將來自該外部裝置的一測試資料傳送給該第一同步單元，該控制邏輯設定該第一緩衝級為一傳送模式以將該測試資料傳送該記憶體；在一預定時間後，該控制邏輯設定該第一緩衝級為該接收模式，以將一測試結果傳送給該第二同步單元，該控制邏輯設定該第二緩衝級為該傳送模式以將該測試結果傳送該外部裝置。
  5. 如申請專利範圍第4項所述之記憶體控制器，其中該第一緩衝級透過一第一控制信號被設定為該傳送模式或該接收模式，該該第二緩衝級透過一第二控制信號被設定為該傳送模式或該接收模式，且該第一控制信號與該第二控制信號互為反相。
  6. 如申請專利範圍第4項所述之記憶體控制器，其中該第一同步單元與該第二界面共用一第二時脈信號，該第二同步單元與該第一界面共用一第一時脈信號。
  7. 一種記憶體模組，透過一第二界面耦接一外部裝置，包括：一記憶體；以及如申請專利範圍第4項所述之記憶體控制器。
  8. 如申請專利範圍第7項所述之記憶體模組，其中該第一緩衝級透過一第一控制信號被設定為該傳送模式或該接收模 式，該該第二緩衝級透過一第二控制信號被設定為該傳送模式或該接收模式，且該第一控制信號與該第二控制信號互為反相。
  9. 如申請專利範圍第7項所述之記憶體模組，其中該第一同步單元與該第二界面共用一第二時脈信號，該第二同步單元與該第一界面共用一第一時脈信號。
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