KR19990021585A - 비휘발성 반도체 기억 장치의 구동 방법 - Google Patents

Abstract

본 발명은 전기적으로 프로그램 및 소거가 가능한 비휘발성 반도체 기억 장치인 플래쉬 메모리의 구조 및 프로그램 및 소거의 방법에 관한 것으로, 소거 동작시의 제어게이트 인가 전압을 낮춰서 칩의 신뢰성을 높이고 낮은 공급 전압에서도 원활하게 동작하는 플래쉬 메모리의 동작 방법을 제공하는데 그 목적이 있으며, 본 발명의 특징은 셀를 3중 웰(Well) 구조 위에 형성하여 웰에 적절한 바이어스를 인가하여 기존의 방법보다 소거 조건에서 제어 게이트의 전압을 감소시키는 것이다.

Description

비휘발성 반도체 기억 장치의 구동 방법

본 발명은 전기적으로 프로그램 및 소거가 가능한 비휘발성 메모리 장치에 관한 것으로, 특히 비휘발성 반도체 기억 장치인 플래쉬 메모리(Flash memory 또는 Flash EEPROM)의 구동 방법에 관한 것이다.

도 1a는 종래의 비휘발성 플래쉬 메모리의 구성을 보여 주고 있다. 이 구성은 1991년 IEDM(International Electron Devices Meeting) 991쪽부터 993쪽에서 발표된 것으로, 플로팅 게이트를 갖는 비휘발성 메모리 셀들이 내부 소스선과 내부 비트선 사이에 평행하게 배열되어 있다. 단위 메모리 셀은 도 2의 종래 셀의 단면도에서 보여주는 바와 같이, 플로팅 게이트위에 제어 게이트가 적층된 구조를 가지며, 비트선과 소스선에 각기 연결된 n형 도전형의 드레인 및 소스 전극과 p형 도전형의 채널이 P형 웰(이하 P-Well) 위에 형성되어 있고, 게이트 절연체를 사이에 두고 플로팅 게이트와 중첩된 구조를 가지고 있다. 내부 소스선들은 제2선택 트랜지스터(ST2)에 의해서 공통 소스선과 연결되고 내부 비트선들은 제1선택 트랜지스터(ST1)에 의해서 주 비트선과 연결되어 있다. 이 메모리 셀들은 소정의 전압을 비트선과 소스선에 및 제어게이트에 인가함으로써 프로그램되거나 소거된다. 종래 구조의 프로그램과 소거에 따른 셀의 조건은 아래와 같다.

종래 플래쉬 메모리에서 프로그램 또는 소거된 상태로 저장된 데이터의 출력은 메모리 셀의 문턱 전압을 읽기 조건으로 읽어 봄으로써 수행된다. 읽기 동작은 제어 게이트에 3 볼트 정도의 전압을 인가하고 셀을 통하여 비트선과 소스선 사이에 흐르는 전류를 감지하여 셀의 문턱 전압을 감지함으로서 수행된다. 즉, 소거된 셀의 문턱 전압은 읽기 동작시에 제어 게이트에 인가되는 전압이상으로 되고 프로그램된 셀은 상기 제어 게이트 전압 이하의 문턱 전압을 갖는다. 도 1의 플래쉬 메모리 구조는 상기와 같은 읽기 동작 특성을 갖고, 셀들이 내부 소스선과 내부 비트선 사이에 평행으로 배치되어 있으므로 AND 형 플래쉬 메모리라고 한다.

플래쉬 메모리의 소거 동작은 선택된 블록(Block), 섹터(Sector) 또는 칩 전체를 단위로 수행되므로, 소거 동작시 도 1의 메모리 어레이(Memory array)는 도 1b의 소거 조건으로 전압이 인가된다. 프로그램 동작은 비트(bit), 바이트(byte), 또는 워드(word) 단위로 수행되므로 도 1 (나)의 종래의 동작 조건에서 프로그램되는 셀과 프로그램되지 않는 셀이 인가 전압의 조건으로부터 구분된다.

도 2에서는 종래 플래쉬 메모리 셀의 단면 구조와 소거와 프로그램 동작시에 각 전극에 인가되는 전압을 표시하고 있다. 소거시에는 제어 게이트에 13 볼트 정도의 높은 전압을 인가하고 드레인, 소스 및 P-well의 전극에는 모두 0 볼트를 인가하여 채널에서부터 전자들이 포울러-노드하임 터널링(Fouler-Nordhein Tunneling)에 의하여 플로팅 게이트로 주입된다. 프로 그램 조건에서는 제어 게이트에 -9 볼트 정도의 음의 전압을 인가하고 선택된 비트선에는 3 볼트 또는 전원 전압인 VCC를 인가하고 선택되지 않은 셀에는 비트선에 0 볼트를 인가한다. 이렇게 하면 프로그램 하도록 선택된 셀의 제어 게이트와 드레인 사이에는 14 볼트 가량의 전압이 인가되고 플로팅 게이트로부터 전자가 포울러-노드하임 터널링에 의하여 드레인 쪽으로 빠져나오게 된다. 반면 프로그램되도록 선택되지 않는 셀은 제어 게이트와 드레인 사이의 전압차이가 9 볼트 정도이므로 포울러-노드하임 터널링을 일으키기 위한 임계 전계 보다 플로팅 게이트와 드레인의 전계가 작으므로 셀의 전자는 터널링되지 않고 소거 상태를 유지하게 된다.

종래의 이러한 소거 동작 조건에서는 소거시에 13 볼트의 높은 전압이 필요하게 된다. 전원 공급 전압 VCC를 5 볼트에서 3.3 볼트, 2.7 볼트로 점차적으로 낮아지는 추세에 있으므로, 이와 같이 13 볼트 이상의 높은 전압을 낮은 공급 전원으로 부터 발생시키기가 점차 어려워진다. 더구나 점차 제조공정의 설계 치수(Design rule)의 최소 선폭이 작아지고 있어서 높은 전압을 견디기 위한 메모리 주변회로의 소자 및 공정이 점점 어려워지고 그런 소자의 설계 및 제조공정의 비용이 증가 되게 된다. 게다가, 열 디코더(Row decoder)와 같이 작은 크기의 소자가 필요한 곳에서는 설계시 고전압을 견딜 수 있는 채널 길이가 큰 트랜지스터로 소자를 설계하여야 하므로 면적이 증가되고 이는 불필요한 전체 칩 면적의 증가를 가져온다. 또한 높은 인가 전압으로 인하여 소자의 열화가 일어나서 플래쉬 메모리 칩의 신뢰성을 떨어 뜨리게 된다.

상기와 같은 문제점을 해결하기 위한 본 발명은 소거 동작시의 제어게이트 인가 전압을 낮춰서 칩의 신뢰성을 높이고 낮은 공급 전압에서도 원활하게 동작하는 플래쉬 메모리의 구동 방법을 제공하는데 그 목적이 있다.

도 1a는 종래 플래쉬 메모리 셀 어레이의 구성도.

도 1b는 종래 플래쉬 메모리의 동작 조건을 나타내는 도표.

도 2는 종래 플래쉬 메모리의 구조 및 동작 조건을 나타내는 단면도.

도 3a는 본 발명의 플래쉬 메모리 셀 어레이의 구성도.

도 3b는 본 발명의 일예에 따른 플래쉬 메모리의 동작 조건을 나타내는 도표.

도 3c는 본 발명의 다른 예에 따른 플래쉬 메모리의 다른 동작 조건을 나타내는 도표.

도 4는 본 발명의 일예에 따른 플래쉬 메모리 구조 및 동작 조건을 나타내는 단면도.

도 5는 본 발명의 다른 예에 따른 플래쉬 메모리 구조 및 동작 조건을 나타내는 단면도.

상기 목적을 달성하기 위한 본 발명의 플래쉬 메모리 셀의 구동 방법은, 반도체 기판에 형성된 제1도전형 웰과, 상기 1도전형 반도체 기판에 서로 분리되어 형성되며 그들간의 사이에서 채널을 형성하기 위한 제2도전형의 소스/드레인 접합과, 상기 채널 상에 제1절연막을 개재하여 위치하는 플로팅 게이트와, 상기 플로팅 게이트 상에 제2 절연막을 개재하여 위치한 제어 게이트를 갖는 플래쉬 메모리 셀의 구동 방법에 있어서, 소거 구동을 위하여, 상기 제어 게이트에 공급전압 이상의 펌핑된 양의 전압을 인가하고, 상기 드레인 접합을 플로팅 시키고, 상기 웰 및 소스 접합에 각각 음의 전압을 인가하는 것을 특징으로 한다.

본 발명의 플래쉬 메모리 구동 방법은, 반도체 기판에 형성된 제1도전형 웰과, 상기 1도전형 반도체 기판에 서로 분리되어 형성되며 그들간의 사이에서 채널을 형성하기 위한 제2도전형의 소스/드레인 접합과, 상기 채널 상에 제1절연막을 개재하여 위치하는 플로팅 게이트와, 상기 플로팅 게이트 상에 제2 절연막을 개재하여 위치하고 워드라인에 접속되는 제어 게이트를 갖는 다수의 플래쉬 메모리 셀을 구비하고, 상기 셀들의 각 소스들을 연결하는 내부 소스선이 제2선택 트랜지스터에 의하여 공통 소스선에 연결되어 있고, 상기 셀들의 각 드레인들을 연결하는 내부 비트선이 제1선택 트랜지스터를 통하여 주 비트선에 연결되어 있는 플래쉬 메모리의 구동 방법에 있어서, 소거 구동을 위하여, 상기 제1선택트랜지스터의 게이트에 음의 전압을 인가하고, 상기 제2선택트랜지스터의 게이트에 접지전압을 인가하고, 선택된 워드라인에 공급전압 이상의 펌핑된 양의 전압을 인가하고, 상기 주 비트라인에 접지전압을 인가하고, 상기 공통 소스선에 및 상기 웰에 각각 음의 전압을 인가하는 것을 특징으로 한다.

이하, 첨부된 도면을 참고하여 본 발명을 상세히 설명하면 다음과 같다.

도 3a, 도 3b 및 도 3c는 본 발명의 플래쉬 메모리 어레이와 동작 조건을 보여주고 있다. 도 4는 본 발명에 필요한 EEPROM 셀의 단면과 그 동작방법을 보여주고 있다. 도 5는 본 발명에 다른 실시예에 따른 필요한 EEPROM 셀의 단면과 그 동작방법을 보여주고 있다.

본 발명의 메모리 어레이 구성은 내부 소스선과 내부 비트선 사이에 플로팅 게이트를 갖는 복수개의 비휘발성 메모리 셀들이 평행하게 배치되고, 내부 비트선은 제1선택 트랜지스터(ST1)를 통하여 주 비트선에 연결되고, 내부 소스선은 제2선택 트랜지스터(ST2)에 의하여 공통 소스선에 연결되어 있고, 상기 내부 비트선은 상기 셀의 드레인 전극에 연결되어 있고, 상기 내부 소스선은 상기 셀의 소스 전극에 연결되어 있으며, 상기 셀의 소스, 드레인 및 채널은 P-Well 위에 형성되어 있으며, 상기 P-Well은 N형 Well 또는 N형 기판위에 형성되어 있는 구성을 갖는다.

본 발명의 메모리 어레이 구성은 도 1의 종래의 AND 형 플래쉬 메모리와 동일한 구성을 갖지만, 종래의 셀 구조와 동작 방법과 대조되는 가장큰 특징은 3중 p-Well 구조(triple p-Well, 이하 TP-Well)을 사용하여 웰에 바이어스(Bias)를 인가한 것이다. 이로 말미 암아 기존의 방법보다 소거 조건에서 제어 게이트의 전압이 감소하게 된다. 또한 프로그램에서는 드레인과 웰 사이의 전압을 감소시겨 누설전류를 감소시킬 수 있다. 아래의 실시예에서 발명의 구성을 상세하게 설명하겠다.

(제1 실시예)

1) 소거 동작

도 3a의 메모리 어레이의 구성과 도 4의 셀단면과 동작에서 보면, 소거시에는 TP-Well에 -4V를 인가하고 제어 게이트 전압을 10V 정도로 인가한다. 이때 소스 전압도 -4V가 되게하여 채널 아래에서 반전층(inversion layer)이 형성되도록 한다. 이렇게 되면 채널의 전자가 포울러-노드하임 터널링에 의하여 플로팅 게이트로 주입되게 된다. 소거 조건에서 내부 비트선인 셀의 드레인은 플로팅(float) 상태에 있으며, 내부 비트선과 주 비트선과의 연결 통로를 차단해주기 위하여 제2 선택 트랜지스터(ST1)의 게이트에는 -4V를 인가하고 주 비트선에는 0V를 인가한다. 내부 소스선은 공통 소스선으로 부터 전위가 전달되어서 -4V로 전압이 인가되며, 내부 소스선과 공통 소스선은 전류 통로를 연결하기 제1 선택트랜지스터(ST1)에는 0V를 인가하고 공통 소스선에는 -4 V를 인가한다. 그리고 TP-Well을 둘러싸고 있는 n형 Well 또는 n형 기판에는 전원 전압 VCC를 인가하여 TP-Well과 n형 Well 또는 n형 기판이 역 바이어스 상태로 되어서 도통되지 않도록 해준다. 이렇게 함으로써, 제어 게이트 전압을 13V에서 10V로 낮추고, 그 결과 칩의 주변회로에서 사용될 소자의 설계 및 공정이 간편하게 되고, 특히 열 디코더의 구성이 용이하게 된다.

2) 프로 그램 동작

선택된 셀의 제어 게이트에는 -9V 정도를 가하고 내부 비트선에는 제1선택 트랜지스터(ST1)를 도통시켜서 주 비트선의 전위가 전달되도록 한다. 주 비트선에 약 3 V 또는 전원 전압인 VCC를 인가하고 제1 선택 트랜지스터(ST1)을 5 V 로 하면 주 비트선 전압이 내부 비트선에 전달된다. 이때 TP-WELL에는 0 내지 VCC 의 전압을 인가한다. 이 조건에서는 제어 게이트와 드레인 사이에 14 V 정도의 전압차가 생기고, 전자는 포울러-노드하임 터널링에 의하여 플로팅 게이트에서 드레인 쪽으로 방출되게 된다. 제2 선택 트랜지스터(ST2)를 0 V 로하여 내부 소스선 쪽에서 공통 소스선 쪽으로의 전류 경로가 형성되지 않도록하여 내부 소스선은 플로팅 상태를 만든다. 프로그램되도록 선택되지 않은 셀의 내부 비트선은 0V로 하여 드레인과 제어게이트 간의 전압 차이가 9 V 이하가 되고, 플로팅 게이트에서 드레인 쪽으로는 터널링이 생기지 않도록 한다.

3) 읽기 동작

본 발명의 읽기 동작은 종래 구조와 동일하다. 제어 게이트에 3 볼트 정도의 전압을 인가하고 셀을 통하여 주 비트선과 공통 소스선 사이에 흐르는 전류를 감지하여 셀의 문턱 전압을 감지함으로서 수행된다. 이때 제1 선택 트랜지스터(ST1)와 제2선택 트랜지스터(ST2)에는 전원 전압 또는 5 V이상의 전압을 인가하여 도통 상태를 만들고 내부 소스선이 공통 소스선에 연결되고, 내부 비트선은 주 비트선에 연결되도록 한다. 즉, 주 비트선, 제1선택 트랜지스터, 내부 비트선, 메모리 셀, 내부 소스선, 제2선택트랜지스터, 공통 소스선이 전류 경로를 형성하고, 이 경로에 흐르는 전류를 감지하여 메모리 셀의 문턱 전압을 감지하는 것이다.

(제2 실시예)

본 발명에 따른 제2 실시예의 셀 바이어스는 제5도에 나타 내었다. 본 제2실시예의 소거 동작과 읽기 동작은 제1실시 예와 동일 하다.

프로그램 동작에서는 제1실시예의 방법과 같으나, 내부 소스선을 플로팅 상태로 하지 않고 0 내지 전원 전압을 인가하는 점이 다르다. 이를 위하여 공통 소스선에는 0 내지 전원 전압을 인가하고 제2선택 트랜지스터를 도통상태로 한다.

제1실시예의 방법과 본 실시예의 다른 점은 소거 및 프로그램 동작 조건에서 TP-Well 과 내부 소스선의 바이어스 조건이 항상 같다는 것을 특징으로 한다. 본 실시예의 경우에는 소스선과 TP-Well을 동시에 디코딩 할 수 있으므로 하나의 디코딩 회로 만을 가지고 소스와 TP-Well에 동시에 전압을 인가할 수 있는 장점이 있다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.

본 발명은 소거 동작시에 제어 게이트에 낮은 전압을 인가하므로 높은 전압을 발생하기 위한 회로의 구성이 용이해지고 면적이 감소되고 칩의 신뢰도가 향상된다.

Claims (13)

1. 반도체 기판에 형성된 제1도전형 웰과, 상기 1도전형 반도체 기판에 서로 분리되어 형성되며 그들간의 사이에서 채널을 형성하기 위한 제2도전형의 소스/드레인 접합과, 상기 채널 상에 제1절연막을 개재하여 위치하는 플로팅 게이트와, 상기 플로팅 게이트 상에 제2 절연막을 개재하여 위치한 제어 게이트를 갖는 플래쉬 메모리 셀의 구동 방법에 있어서,

   소거 구동을 위하여, 상기 제어 게이트에 공급전압 이상의 펌핑된 양의 전압을 인가하고, 상기 드레인 접합을 플로팅 시키고, 상기 웰 및 소스 접합에 각각 음의 전압을 인가하는 플래쉬 메모리 셀의 구동 방법.
2. 제1항에 있어서,

   프로그램 구동을 위하여, 상기 제어 게이트에 음의 전압을 인가하고, 상기 드레인 접합에 공급전압 근처의 양의 전압을 인가하고, 상기 웰에 접지 내지 공급전압을 인가하고, 상기 소스 접합을 플로팅 시키는 플래쉬 메모리 셀의 구동 방법.
3. 제1항에 있어서,

   프로그램 구동을 위하여, 상기 제어 게이트에 음의 전압을 인가하고, 상기 드레인 접합에 공급전압 근처의 양의 전압을 인가하고, 상기 웰에 접지 내지 공급전압을 인가하고, 상기 소스 접합에 접지 내지 공급전압을 인가하는 플래쉬 메모리 셀의 구동 방법.
4. 제1항 내지 제3항중 어느한 항에 있어서,

   소거 구동을 위하여, 상기 제어 게이트에 약 10 볼트의 전압을 인가하고, 상기 웰 및 소스 접합에 약 -4 볼트의 전압을 인가하는 플래쉬 메모리 셀의 구동 방법.
5. 제2항 또는 제3항에 있어서,

   프로그래 구동을 위하여, 상기 제어 게이트에 약 -9 볼트의 전압을 인가하고, 상기 드레인에 약 3 볼트의 전압을 인가하는 플래쉬 메모리 셀의 구동 방법.
6. 제1항 내지 제3항중 어느한 항에 있어서,

   상기 소거 및 프로그램 구동을 위하여, 상기 반도체 기판에 공급전압을 인가하는 플래쉬 메모리 셀의 구동 방법.
7. 반도체 기판에 형성된 제1도전형 웰과, 상기 1도전형 반도체 기판에 서로 분리되어 형성되며 그들간의 사이에서 채널을 형성하기 위한 제2도전형의 소스/드레인 접합과, 상기 채널 상에 제1절연막을 개재하여 위치하는 플로팅 게이트와, 상기 플로팅 게이트 상에 제2 절연막을 개재하여 위치하고 워드라인에 접속되는 제어 게이트를 갖는 다수의 플래쉬 메모리 셀을 구비하고, 상기 셀들의 각 소스들을 연결하는 내부 소스선이 제2선택 트랜지스터에 의하여 공통 소스선에 연결되어 있고, 상기 셀들의 각 드레인들을 연결하는 내부 비트선이 제1선택 트랜지스터를 통하여 주 비트선에 연결되어 있는 플래쉬 메모리의 구동 방법에 있어서,

   소거 구동을 위하여, 상기 제1선택트랜지스터의 게이트에 음의 전압을 인가하고, 상기 제2선택트랜지스터의 게이트에 접지전압을 인가하고, 선택된 워드라인에 공급전압 이상의 펌핑된 양의 전압을 인가하고, 상기 주 비트라인에 접지전압을 인가하고, 상기 공통 소스선에 및 상기 웰에 각각 음의 전압을 인가하는 플래쉬 메모리의 구동 방법.
8. 제7항에 있어서,

   프로그램 구동을 위하여, 상기 제1선택트랜지스터의 게이트에 양의 전압을 인가하고, 상기 제2선택트랜지스터의 게이트에 접지전압을 인가하고, 선택된 워드라인에 음의 전압을 인가하고, 선택된 상기 주 비트라인에 공급전압 근처의 전압을 인가하고, 상기 공통 소스선을 플로팅시키고, 상기 웰에 접지 내지 공급전압을 인가하는 플래쉬 메모리의 구동 방법.
9. 제8항에 있어서,

   프로그램 구동을 위하여, 상기 제1선택트랜지스터의 게이트에 양의 전압을 인가하고, 상기 제2선택트랜지스터의 게이트에 접지전압을 인가하고, 선택된 워드라인에 음의 전압을 인가하고, 선택된 상기 주 비트라인에 공급전압 근처의 전압을 인가하고, 상기 공통 소스선 및 상기 웰에 접지 내지 공급전압을 인가하는 플래쉬 메모리의 구동 방법.
10. 제7항 내지 제9항중 어느한 항에 있어서,

    소거 구동을 위하여, 상기 선택된 워드라인에 약 10 볼트의 전압을 인가하고, 상기 웰 및 상기 공통 소스선에 약 -4 볼트의 전압을 인가하는 플래쉬 메모리의 구동 방법.
11. 제8항 또는 제9항에 있어서,

    프로그래 구동을 위하여, 상기 선택된 워드라인에 약 -9 볼트의 전압을 인가하고, 상기 주 비트라인에 약 3 볼트의 전압을 인가하는 플래쉬 메모리의 구동 방법.
12. 제7항 내지 제9항중 어느한 항에 있어서,

    상기 소거 및 프로그램 구동을 위하여, 상기 반도체 기판에 공급전압을 인가하는 플래쉬 메모리의 구동 방법.
13. 제7항 내지 제9항중 어느한 항에 있어서,

    소거 구동과 프로그램 구동을 위하여, 상기 내부 소스선과 상기 웰에 인가 되는 전압을 동일한 디코더를 통하여 인가하는 플래쉬 메모리의 구동 방법.