JPH07192486A - 電気的にプログラム可能な読み取り専用メモリ・セルのプログラミング方法 - Google Patents
電気的にプログラム可能な読み取り専用メモリ・セルのプログラミング方法Info
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- JPH07192486A JPH07192486A JP32121894A JP32121894A JPH07192486A JP H07192486 A JPH07192486 A JP H07192486A JP 32121894 A JP32121894 A JP 32121894A JP 32121894 A JP32121894 A JP 32121894A JP H07192486 A JPH07192486 A JP H07192486A
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Abstract
(57)【要約】
EPROMセル11をプログラミングする方法は、ある
実施例においては、ドレイン領域217と制御ゲート層
214とをバイアスする段階,ウェル領域または基板2
01を接地する段階およびソース領域216を電気的に
浮動状態にする段階によって構成される。プログラミン
グ中には、ソース領域216からドレイン領域217に
流れる電子は実質的にゼロである。別の実施例において
は、ソース領域216とドレイン領域217と制御ゲー
ト層214とをバイアスすることにより、EPROMセ
ル11をプログラミングすることができる。また、書込
み妨害の問題を起こす可能性を小さくするために専用の
ソースおよびドレイン・ビット・ライン13,14を有
するメモリ・アレイ10も開示される。
実施例においては、ドレイン領域217と制御ゲート層
214とをバイアスする段階,ウェル領域または基板2
01を接地する段階およびソース領域216を電気的に
浮動状態にする段階によって構成される。プログラミン
グ中には、ソース領域216からドレイン領域217に
流れる電子は実質的にゼロである。別の実施例において
は、ソース領域216とドレイン領域217と制御ゲー
ト層214とをバイアスすることにより、EPROMセ
ル11をプログラミングすることができる。また、書込
み妨害の問題を起こす可能性を小さくするために専用の
ソースおよびドレイン・ビット・ライン13,14を有
するメモリ・アレイ10も開示される。
Description
【0001】
【産業上の利用分野】本発明は半導体デバイスの分野に
関し、特に電気的にプログラム可能な読み取り専用メモ
リ・セルのプログラミング方法に関する。
関し、特に電気的にプログラム可能な読み取り専用メモ
リ・セルのプログラミング方法に関する。
【0002】
【従来の技術および発明が解決しようとする課題】電気
的にプログラム可能な読み取り専用メモリ(EPRO
M:electrically programmable read-only-memory)セ
ルは、電気信号を用いてプログラミングすることができ
る。メモリ・セルはプログラミングされると、通常は、
電子または正孔などのキャリアで充電されている浮動ゲ
ートを有する。プログラミングに先立って、セルは通常
は電気的に消去され、消去されたセルの浮動ゲートはプ
ログラミングされたセルと比べて比較的少ないキャリア
をもつことになる。セルを読み出すには、検知電圧を制
御ゲート電極に印加して、チャンネルの導電性を決定す
る。別の電圧がセルのドレイン領域に印加されて、チャ
ンネルが導電性を持つときは、電流がチャンネル領域に
流れ始める。メモリ・セルのチャンネルの導電性は、浮
動ゲートの充電状態と、読み出し中の制御ゲート検知電
圧とに依存する。チャンネルの導電性は、通常、最小制
御ゲート電圧により特徴を持ち、この電圧より高いとチ
ャンネルは比較的高い導電性を持つ。この最小制御ゲー
ト電圧を、普通は閾値電圧(Vth)と呼び、4.0ボル
トなどに設定される。このため、プログラミングされた
セルは、消去されたセルに比べて高いVthを有する。
的にプログラム可能な読み取り専用メモリ(EPRO
M:electrically programmable read-only-memory)セ
ルは、電気信号を用いてプログラミングすることができ
る。メモリ・セルはプログラミングされると、通常は、
電子または正孔などのキャリアで充電されている浮動ゲ
ートを有する。プログラミングに先立って、セルは通常
は電気的に消去され、消去されたセルの浮動ゲートはプ
ログラミングされたセルと比べて比較的少ないキャリア
をもつことになる。セルを読み出すには、検知電圧を制
御ゲート電極に印加して、チャンネルの導電性を決定す
る。別の電圧がセルのドレイン領域に印加されて、チャ
ンネルが導電性を持つときは、電流がチャンネル領域に
流れ始める。メモリ・セルのチャンネルの導電性は、浮
動ゲートの充電状態と、読み出し中の制御ゲート検知電
圧とに依存する。チャンネルの導電性は、通常、最小制
御ゲート電圧により特徴を持ち、この電圧より高いとチ
ャンネルは比較的高い導電性を持つ。この最小制御ゲー
ト電圧を、普通は閾値電圧(Vth)と呼び、4.0ボル
トなどに設定される。このため、プログラミングされた
セルは、消去されたセルに比べて高いVthを有する。
【0003】説明を続ける前に、混乱を避けるためにい
くつかの用語を定義する。ここで用いられる「プログラ
ミング」とは、EPROMセルの浮動ゲート内の電荷を
電気的に変えることである。「二値プログラミング(bi
nary programming)」は、EPROMセルのVthが充分
に高くなり、EPROMセルが感度増幅器によりプログ
ラミングされることを判定できるようになることであ
る。通常、二値プログラミングのVthは、4.0ボルト
以上である。二値プログラミングは、「高レベル・プロ
グラミング」とも呼ばれ、(電気的に消去可能なEPR
OMが出現する前の)EPROMのプログラミングに通
常用いられる「プログラミング」のより伝統的な名称で
ある)。「修復(reparing)」または「低レベル・プロ
グラミング」は、過消去されたセルの浮動ゲート内の電
荷を変化させて、そのセルのVthが、0.5ボルトなど
所定のレベルより高くなるようにするために用いられる
1種のプログラミングである。過消去されたセルの形成
と修復について、以下により詳細に述べる。二値プログ
ラミングと修復は、特定の種類のプログラミングであ
る。
くつかの用語を定義する。ここで用いられる「プログラ
ミング」とは、EPROMセルの浮動ゲート内の電荷を
電気的に変えることである。「二値プログラミング(bi
nary programming)」は、EPROMセルのVthが充分
に高くなり、EPROMセルが感度増幅器によりプログ
ラミングされることを判定できるようになることであ
る。通常、二値プログラミングのVthは、4.0ボルト
以上である。二値プログラミングは、「高レベル・プロ
グラミング」とも呼ばれ、(電気的に消去可能なEPR
OMが出現する前の)EPROMのプログラミングに通
常用いられる「プログラミング」のより伝統的な名称で
ある)。「修復(reparing)」または「低レベル・プロ
グラミング」は、過消去されたセルの浮動ゲート内の電
荷を変化させて、そのセルのVthが、0.5ボルトなど
所定のレベルより高くなるようにするために用いられる
1種のプログラミングである。過消去されたセルの形成
と修復について、以下により詳細に述べる。二値プログ
ラミングと修復は、特定の種類のプログラミングであ
る。
【0004】フラッシュ電気的に消去可能で電気的にプ
ログラム可能な読み取り専用メモリ(フラッシュEEP
ROM)は、「テール・ビット」とも呼ばれる過消去セ
ルを形成する。通常、過消去セルは、多くの他のセルよ
りも低いVthを有する。たとえば、フラッシュ消去によ
り、多くのメモリ・セルは約0.5ボルトより低いVth
を持つが、負のVthを持つメモリ・セルもある。過消去
セルは、メモリ・アレイ内で漏洩源として動作する。こ
のような漏洩源によって、二値プログラミングのサイク
ルが低速になったり、隣のセルが誤って読み込まれるこ
とがある。
ログラム可能な読み取り専用メモリ(フラッシュEEP
ROM)は、「テール・ビット」とも呼ばれる過消去セ
ルを形成する。通常、過消去セルは、多くの他のセルよ
りも低いVthを有する。たとえば、フラッシュ消去によ
り、多くのメモリ・セルは約0.5ボルトより低いVth
を持つが、負のVthを持つメモリ・セルもある。過消去
セルは、メモリ・アレイ内で漏洩源として動作する。こ
のような漏洩源によって、二値プログラミングのサイク
ルが低速になったり、隣のセルが誤って読み込まれるこ
とがある。
【0005】EPROMセルは、熱電子注入などの熱キ
ャリア注入(hot carrier injection )によりプログラ
ミング(二値プログラミングまたは修復)することがで
きる。EPROMセルのプログラミング中は、ソース領
域は接地されるのが普通で、制御ゲート電極とドレイン
領域は両方とも約5ないし12ボルトの電位にある。こ
こで用いるこのプログラミング方法を「従来のHEI」
と呼ぶ。熱電子注入のプログラミング効率は低い。本件
で用いられるプログラミング効率は、プログラミング中
にセルのドレイン領域を流れるキャリアによって分割さ
れるセルの浮動ゲート電極に入るキャリア(電子または
正孔)の分数である。プログラミング効率が低いという
ことは、プログラミング電流がかなり大きいことを意味
する。プログラミング効率が低いと、普通は、プログラ
ミング中のエネルギ消費が大きくなり、エネルギ源とし
てバッテリを有するEPROMセルにとって特に問題と
なることがある。
ャリア注入(hot carrier injection )によりプログラ
ミング(二値プログラミングまたは修復)することがで
きる。EPROMセルのプログラミング中は、ソース領
域は接地されるのが普通で、制御ゲート電極とドレイン
領域は両方とも約5ないし12ボルトの電位にある。こ
こで用いるこのプログラミング方法を「従来のHEI」
と呼ぶ。熱電子注入のプログラミング効率は低い。本件
で用いられるプログラミング効率は、プログラミング中
にセルのドレイン領域を流れるキャリアによって分割さ
れるセルの浮動ゲート電極に入るキャリア(電子または
正孔)の分数である。プログラミング効率が低いという
ことは、プログラミング電流がかなり大きいことを意味
する。プログラミング効率が低いと、普通は、プログラ
ミング中のエネルギ消費が大きくなり、エネルギ源とし
てバッテリを有するEPROMセルにとって特に問題と
なることがある。
【0006】EPROMセルの浮動ゲート内の電荷は、
ファウラ−ノルトハイム(Fowler-Nordheim )のトンネ
ル法で変えることもできる。通常約12ないし18ボル
トの電位を制御ゲート電極に印加し、ソースおよびドレ
イン領域を接地することにより、浮動ゲートに電子を蓄
積することができる。ファウラ−ノルトハイムのトンネ
ル法を用いるトンネル法は、比較的低速である。
ファウラ−ノルトハイム(Fowler-Nordheim )のトンネ
ル法で変えることもできる。通常約12ないし18ボル
トの電位を制御ゲート電極に印加し、ソースおよびドレ
イン領域を接地することにより、浮動ゲートに電子を蓄
積することができる。ファウラ−ノルトハイムのトンネ
ル法を用いるトンネル法は、比較的低速である。
【0007】EPROMの多くのメモリ・アレイ、特に
フラッシュEEPROMメモリ・アレイは、ソースおよ
びドレイン・ビット・ラインがメモリ・セルの隣接する
2つの列または行により共有されている。図1は、メモ
リ・セル111,ワード・ライン112,ソース・ビッ
ト・ライン113およびドレイン・ビット・ライン11
4を有するメモリ・アレイ100の一部の回路図であ
る。1つのソース・ビットライン113または1つのド
レイン・ビット・ライン114に電位が印加されると、
それは実際にはメモリ・セル111の2つの行に影響を
与える。用途によっては、埋込ビット・ラインが用いら
れることもある。埋込ビット・ラインは、比較的抵抗が
高いが、これはドーピングされたシリコンの抵抗が金属
を含有するビット・ラインの抵抗よりもほとんどの場合
高いからである。
フラッシュEEPROMメモリ・アレイは、ソースおよ
びドレイン・ビット・ラインがメモリ・セルの隣接する
2つの列または行により共有されている。図1は、メモ
リ・セル111,ワード・ライン112,ソース・ビッ
ト・ライン113およびドレイン・ビット・ライン11
4を有するメモリ・アレイ100の一部の回路図であ
る。1つのソース・ビットライン113または1つのド
レイン・ビット・ライン114に電位が印加されると、
それは実際にはメモリ・セル111の2つの行に影響を
与える。用途によっては、埋込ビット・ラインが用いら
れることもある。埋込ビット・ラインは、比較的抵抗が
高いが、これはドーピングされたシリコンの抵抗が金属
を含有するビット・ラインの抵抗よりもほとんどの場合
高いからである。
【0008】
【課題を解決するための手段】本発明は、第1領域,第
2領域および第1層を有する電気的にプログラム可能な
読み取り専用メモリ・セルのプログラミング方法であ
る。第1領域はソース領域またはドレイン領域のいずれ
か一方として動作し、第1電位にあるか、あるいは電気
的に浮動している状態になるように電気的に設定され
る。第2領域はソース領域またはドレイン領域として動
作するが、第1領域と同じものではない。たとえば、第
1領域がソース領域の場合は、第2領域がドレイン領域
となる。第2領域は、第2電位に置かれる。第1層は、
制御ゲートとして動作し、ほぼ接地電位か、または第3
電位に置かれる。プログラミングには、二値プログラミ
ングと修復がある。
2領域および第1層を有する電気的にプログラム可能な
読み取り専用メモリ・セルのプログラミング方法であ
る。第1領域はソース領域またはドレイン領域のいずれ
か一方として動作し、第1電位にあるか、あるいは電気
的に浮動している状態になるように電気的に設定され
る。第2領域はソース領域またはドレイン領域として動
作するが、第1領域と同じものではない。たとえば、第
1領域がソース領域の場合は、第2領域がドレイン領域
となる。第2領域は、第2電位に置かれる。第1層は、
制御ゲートとして動作し、ほぼ接地電位か、または第3
電位に置かれる。プログラミングには、二値プログラミ
ングと修復がある。
【0009】本発明のその他の特徴と利点は、添付の図
面と以下の詳細な説明とによって、さらに明らかになろ
う。
面と以下の詳細な説明とによって、さらに明らかになろ
う。
【0010】
【実施例】メモリ・セルをプログラミングするための新
規の方法は、従来のHEIよりも使用電力が少なく、フ
ァウラ−ノルトハイムのトンネル法よりも時間が短くて
済む。本発明の詳細は、以下の実施例によりさらに良く
理解されるだろう。 メモリ・アレイおよびセル 図2は、複数の電気的にプログラム可能な読み取り専用
メモリ・セル11からなるメモリ・アレイ10の回路図
である。このメモリ・アレイは、行と列に編成され、各
行はワード・ライン12に、各列はソース・ビット・ラ
イン13とドレイン・ビット・ライン14に相当する。
本件で用いるメモリ・アレイ10には、行デコーダ,列
デコーダ,感度増幅器などのメモリ・アレイ・インター
フェース回路構成は含まれていない。インターフェース
回路構成は、メモリ・アレイの外側に隣接しているのが
普通である。メモリ・アレイ10は、ほとんどどのよう
な種類の電気的にプログラム可能な読み取り専用メモリ
・セルとも用いることができるが、本実施例は、フラッ
シュ電気的に消去可能で、電気的にプログラム可能な読
み取り専用メモリ(フラッシュEEPROM)アレイを
持つ。「フラッシュ」によって、同一の消去動作中に2
つ以上のメモリ・セルを消去できることになる。このメ
モリ・アレイはまた、複数の一回プログラム可能なEP
ROMセル(one-time-programmable EPROM cells ),
紫外線消去可能なEPROMセルまたは電気的に消去可
能なEPROM(EEPROM)セルとすることもでき
る。メモリ・アレイは、独立したメモリ・デバイスの一
部であっても、マイクロコントローラ,マイクロプロセ
ッサなどに組み込まれたものであってもよい。
規の方法は、従来のHEIよりも使用電力が少なく、フ
ァウラ−ノルトハイムのトンネル法よりも時間が短くて
済む。本発明の詳細は、以下の実施例によりさらに良く
理解されるだろう。 メモリ・アレイおよびセル 図2は、複数の電気的にプログラム可能な読み取り専用
メモリ・セル11からなるメモリ・アレイ10の回路図
である。このメモリ・アレイは、行と列に編成され、各
行はワード・ライン12に、各列はソース・ビット・ラ
イン13とドレイン・ビット・ライン14に相当する。
本件で用いるメモリ・アレイ10には、行デコーダ,列
デコーダ,感度増幅器などのメモリ・アレイ・インター
フェース回路構成は含まれていない。インターフェース
回路構成は、メモリ・アレイの外側に隣接しているのが
普通である。メモリ・アレイ10は、ほとんどどのよう
な種類の電気的にプログラム可能な読み取り専用メモリ
・セルとも用いることができるが、本実施例は、フラッ
シュ電気的に消去可能で、電気的にプログラム可能な読
み取り専用メモリ(フラッシュEEPROM)アレイを
持つ。「フラッシュ」によって、同一の消去動作中に2
つ以上のメモリ・セルを消去できることになる。このメ
モリ・アレイはまた、複数の一回プログラム可能なEP
ROMセル(one-time-programmable EPROM cells ),
紫外線消去可能なEPROMセルまたは電気的に消去可
能なEPROM(EEPROM)セルとすることもでき
る。メモリ・アレイは、独立したメモリ・デバイスの一
部であっても、マイクロコントローラ,マイクロプロセ
ッサなどに組み込まれたものであってもよい。
【0011】メモリ・アレイ10には、「専用の」ソー
ス・ビット・ライン13およびドレイン・ビット・ライ
ン14が含まれるが、これはメモリ・アレイ内で、各ソ
ース・ビット・ライン13は、対応するドレイン・ビッ
ト・ライン14として同一のメモリ・セルに電気的に接
続されているが、ソースおよびドレイン・ビット・ライ
ン13,14はメモリ・アレイ10内の他のメモリ・セ
ル11には電気的に接続されていないことを意味する。
言い換えれば、ソースおよびドレイン・ビット・ライン
13,14のそれぞれは、メモリ・セルの隣接する2つ
の列で共有されておらず、1列のメモリ・セルに電気的
に接続されているに過ぎない。専用ビット・ラインの意
義は後で述べる。図2でわかるように、ソースおよびド
レイン・ビット・ライン13,14は列に対応する向き
になっており、ワード・ライン12は行に対応する向き
になっている。代替の実施例においては、ソースおよび
ドレイン・ビット・ライン13,14を行に対応する向
きとし、ワード・ライン12を列に対応する向きとして
もよい。
ス・ビット・ライン13およびドレイン・ビット・ライ
ン14が含まれるが、これはメモリ・アレイ内で、各ソ
ース・ビット・ライン13は、対応するドレイン・ビッ
ト・ライン14として同一のメモリ・セルに電気的に接
続されているが、ソースおよびドレイン・ビット・ライ
ン13,14はメモリ・アレイ10内の他のメモリ・セ
ル11には電気的に接続されていないことを意味する。
言い換えれば、ソースおよびドレイン・ビット・ライン
13,14のそれぞれは、メモリ・セルの隣接する2つ
の列で共有されておらず、1列のメモリ・セルに電気的
に接続されているに過ぎない。専用ビット・ラインの意
義は後で述べる。図2でわかるように、ソースおよびド
レイン・ビット・ライン13,14は列に対応する向き
になっており、ワード・ライン12は行に対応する向き
になっている。代替の実施例においては、ソースおよび
ドレイン・ビット・ライン13,14を行に対応する向
きとし、ワード・ライン12を列に対応する向きとして
もよい。
【0012】図3は、図2に示される1つのメモリ・セ
ル11の断面図である。メモリ・セル11は、p型半導
体基板201を有する。あるいは、p型半導体基板20
1をp型半導体基板内にあるpウェル領域,n型半導体
基板またはより大きなnウェル領域と置き換えることも
できる。従来の電界分離法を用いて、電界分離領域(図
3には図示されない)が基板201の部分から形成され
る。積層型ゲート構造が形成され、これにはトンネル誘
電層211,浮動ゲート層212,集積誘電層213お
よび制御ゲート層214が含まれ、これらは基板201
の部分の上に形成される。制御ゲート層214は、メモ
リ・アレイ10のワード・ライン12の一部である。層
211〜214のそれぞれは、複数の層によって構成さ
れる複合層であってもよい。側壁スペーサ215が、積
層ゲート構造に隣接して形成される。図3には、自己整
合積層ゲート構造が含まれるが、本発明は、自己整合し
ない他の積層型ゲート構造と用いてもよい。
ル11の断面図である。メモリ・セル11は、p型半導
体基板201を有する。あるいは、p型半導体基板20
1をp型半導体基板内にあるpウェル領域,n型半導体
基板またはより大きなnウェル領域と置き換えることも
できる。従来の電界分離法を用いて、電界分離領域(図
3には図示されない)が基板201の部分から形成され
る。積層型ゲート構造が形成され、これにはトンネル誘
電層211,浮動ゲート層212,集積誘電層213お
よび制御ゲート層214が含まれ、これらは基板201
の部分の上に形成される。制御ゲート層214は、メモ
リ・アレイ10のワード・ライン12の一部である。層
211〜214のそれぞれは、複数の層によって構成さ
れる複合層であってもよい。側壁スペーサ215が、積
層ゲート構造に隣接して形成される。図3には、自己整
合積層ゲート構造が含まれるが、本発明は、自己整合し
ない他の積層型ゲート構造と用いてもよい。
【0013】ソース領域216とドレイン領域217は
n型領域であり、基板201の上面の積層型ゲート構造
の異なる側面に隣接して形成される。チャンネル領域2
18は、積層型ゲート構造の直下で、ソース領域21
6,ドレイン領域217の間の部分である。ソース領域
216またはドレイン領域217は、カストマイズする
こともでき、同じである必要はない。たとえば、ソース
領域216付近でトンネル法を用いてメモリ・アレイを
消去する場合にソース領域216が劣化することがあ
り、ドレイン217には、基板201に急峻な拡散接合
を作って、プログラミング中のキャリア形成を助けるよ
うにすることもできる。拡散接合部の境をより急峻にす
るためのドレイン領域に隣接する領域を、「Pポケッ
ト」または「P型ハロー」と呼ぶ。たとえば、この領域
のドーピング濃度は、毎立方センチあたり約2E17な
いし4E17原子(基板201のドーピング濃度の毎立
方センチあたり約5E16原子と比較して)とし、この
領域はドレイン領域217の底面に隣接し、ドレイン領
域217に隣接するチャンネル領域218内にある。P
ポケットまたはP型ハローとその形成方法は、当業者に
は周知のものである。
n型領域であり、基板201の上面の積層型ゲート構造
の異なる側面に隣接して形成される。チャンネル領域2
18は、積層型ゲート構造の直下で、ソース領域21
6,ドレイン領域217の間の部分である。ソース領域
216またはドレイン領域217は、カストマイズする
こともでき、同じである必要はない。たとえば、ソース
領域216付近でトンネル法を用いてメモリ・アレイを
消去する場合にソース領域216が劣化することがあ
り、ドレイン217には、基板201に急峻な拡散接合
を作って、プログラミング中のキャリア形成を助けるよ
うにすることもできる。拡散接合部の境をより急峻にす
るためのドレイン領域に隣接する領域を、「Pポケッ
ト」または「P型ハロー」と呼ぶ。たとえば、この領域
のドーピング濃度は、毎立方センチあたり約2E17な
いし4E17原子(基板201のドーピング濃度の毎立
方センチあたり約5E16原子と比較して)とし、この
領域はドレイン領域217の底面に隣接し、ドレイン領
域217に隣接するチャンネル領域218内にある。P
ポケットまたはP型ハローとその形成方法は、当業者に
は周知のものである。
【0014】ソースおよびドレイン領域216,217
と制御ゲート層214と側壁スペーサ215との上に、
パターニングされた分離層221が形成される。このパ
ターニング分離層221は、それぞれ領域216,21
7に接触する接触プラグ222,223を有する。相互
接続部224,225が、接触プラグ222,223の
上にそれぞれ形成される。相互接続部224はソース・
ビット・ライン13として動作し、相互接続部225は
ドレイン・ビット・ライン14として動作する。相互接
続部224,225には、通常は、アルミニウム,銅な
どの金属が含まれている。接触プラグ222は、ソース
領域216を相互接続部224に電気的に接続し、接触
プラグ223はドレイン領域217を相互接続部225
に電気的に接続する。分離層221と相互接続部22
4,225との上に、パッシベーション層231が形成
される。他のメモリ・セル11は、図3に図示されるも
のと同様のものである。
と制御ゲート層214と側壁スペーサ215との上に、
パターニングされた分離層221が形成される。このパ
ターニング分離層221は、それぞれ領域216,21
7に接触する接触プラグ222,223を有する。相互
接続部224,225が、接触プラグ222,223の
上にそれぞれ形成される。相互接続部224はソース・
ビット・ライン13として動作し、相互接続部225は
ドレイン・ビット・ライン14として動作する。相互接
続部224,225には、通常は、アルミニウム,銅な
どの金属が含まれている。接触プラグ222は、ソース
領域216を相互接続部224に電気的に接続し、接触
プラグ223はドレイン領域217を相互接続部225
に電気的に接続する。分離層221と相互接続部22
4,225との上に、パッシベーション層231が形成
される。他のメモリ・セル11は、図3に図示されるも
のと同様のものである。
【0015】図4は、図2に示されるメモリ・アレイ1
0の上面図である。図4は、図3には現れない電界分離
領域31の位置を示す。図3に用いられたのと同じ参照
番号が、図4に多く見られる。図4の上面図は、図3に
示されないメモリ・セル11の種々の要素間の関係を示
す。電界分離領域31の他には、図4にはメモリ・アレ
イ10の活性領域と導電部が含まれているだけである。
相互接続部224,225が図4に示される要素の最上
部にあり、全体として互いに平行で図4の上から下に延
びる長さを持つ。制御ゲート層214は、全体として互
いに平行で、図4の側面から側面(相互接続部224,
225の長さとは垂直に)延びる長さを有するストリッ
プ状にパターニングされる。相互接続部の下にある制御
ゲート層214の部分を破線で示す。浮動ゲート層21
2は、制御ゲート層214の下で、チャンネル領域21
8の上にある。浮動ゲート層212は、「直線−破線−
直線」で示される側面を有する。浮動ゲート層212の
側面のうちの2つは、制御ゲート層214の側面のうち
の2つと一致するが、図4にはそのように描かれていな
いので、これらの層がより区別しやすくなっている。チ
ャンネル領域218の側面のうちの2つは、「直線−破
線−破線−直線」で記されている。その他の側面は浮動
ゲート層および制御ゲート層212,214の側面とほ
ぼ一線上にある。 二値プログラミング 1つのメモリ・セル11の二値プログラミングについ
て、図3を参照しながら説明する。相互接続部225
(ドレイン・ビット・ライン14)は、約6.0ボルト
の電位にある。ドレイン領域217も約6.0ボルトで
あるが、これはドレイン領域217が接触プラグ223
により相互接続部225と電気的に接続されているため
である。ドレイン領域に印加される電圧は、ドレイン領
域拡散接合の接合破壊電圧に基づいて選択される。ドレ
イン電圧は、通常は接合破壊電圧より約0.5ボルト低
く設定される。制御ゲート層214(1つのワード・ラ
イン12の一部)は約8.0ボルトの電位にあり、基板
201は、ほぼ接地電位にあり、ソース領域216は電
気的に浮動状態にあることが許される。
0の上面図である。図4は、図3には現れない電界分離
領域31の位置を示す。図3に用いられたのと同じ参照
番号が、図4に多く見られる。図4の上面図は、図3に
示されないメモリ・セル11の種々の要素間の関係を示
す。電界分離領域31の他には、図4にはメモリ・アレ
イ10の活性領域と導電部が含まれているだけである。
相互接続部224,225が図4に示される要素の最上
部にあり、全体として互いに平行で図4の上から下に延
びる長さを持つ。制御ゲート層214は、全体として互
いに平行で、図4の側面から側面(相互接続部224,
225の長さとは垂直に)延びる長さを有するストリッ
プ状にパターニングされる。相互接続部の下にある制御
ゲート層214の部分を破線で示す。浮動ゲート層21
2は、制御ゲート層214の下で、チャンネル領域21
8の上にある。浮動ゲート層212は、「直線−破線−
直線」で示される側面を有する。浮動ゲート層212の
側面のうちの2つは、制御ゲート層214の側面のうち
の2つと一致するが、図4にはそのように描かれていな
いので、これらの層がより区別しやすくなっている。チ
ャンネル領域218の側面のうちの2つは、「直線−破
線−破線−直線」で記されている。その他の側面は浮動
ゲート層および制御ゲート層212,214の側面とほ
ぼ一線上にある。 二値プログラミング 1つのメモリ・セル11の二値プログラミングについ
て、図3を参照しながら説明する。相互接続部225
(ドレイン・ビット・ライン14)は、約6.0ボルト
の電位にある。ドレイン領域217も約6.0ボルトで
あるが、これはドレイン領域217が接触プラグ223
により相互接続部225と電気的に接続されているため
である。ドレイン領域に印加される電圧は、ドレイン領
域拡散接合の接合破壊電圧に基づいて選択される。ドレ
イン電圧は、通常は接合破壊電圧より約0.5ボルト低
く設定される。制御ゲート層214(1つのワード・ラ
イン12の一部)は約8.0ボルトの電位にあり、基板
201は、ほぼ接地電位にあり、ソース領域216は電
気的に浮動状態にあることが許される。
【0016】このような電気設定のもとで、ドレイン接
合空乏領域は、弱い接合アバランシェ状態に保たれて、
電子を供給する。また、ソース領域216とドレイン領
域217の間には実質的に電子は流れない。これは、ソ
ース領域が電気的に浮動状態にあるためである。これが
本実施例と従来のHEIとの違いである。 過消去セルの修復 1トランジスタのフラッシュEEPROMセルは、複数
のフラッシュEEPROMセルのフラッシュ消去中の過
消去セルの形成に敏感である。メモリ・セル11の1つ
を修復する方法を図3に関して説明する。相互接続部2
25(ドレイン・ビット・ライン14)は、約5.0ボ
ルトの電位にある。ドレイン領域217も約5.0ボル
トであるが、これはドレイン領域217が接触プラグ2
23により相互接続部225と電気的に接続されている
ためである。相互接続部224(ソース・ビット・ライ
ン13)は通常は、相互接続部225の1ボルトの電位
内にある。ソース領域216は、相互接続部224とほ
ぼ同じ電位にあるが、これはソース領域216と相互接
続部224とが接触プラグ222により電気的に接続さ
れているためである。制御ゲート層214(1つのワー
ド・ライン12の一部)は、約7.0ボルトの電位にあ
り、基板201は、ほぼ接地電位にある。
合空乏領域は、弱い接合アバランシェ状態に保たれて、
電子を供給する。また、ソース領域216とドレイン領
域217の間には実質的に電子は流れない。これは、ソ
ース領域が電気的に浮動状態にあるためである。これが
本実施例と従来のHEIとの違いである。 過消去セルの修復 1トランジスタのフラッシュEEPROMセルは、複数
のフラッシュEEPROMセルのフラッシュ消去中の過
消去セルの形成に敏感である。メモリ・セル11の1つ
を修復する方法を図3に関して説明する。相互接続部2
25(ドレイン・ビット・ライン14)は、約5.0ボ
ルトの電位にある。ドレイン領域217も約5.0ボル
トであるが、これはドレイン領域217が接触プラグ2
23により相互接続部225と電気的に接続されている
ためである。相互接続部224(ソース・ビット・ライ
ン13)は通常は、相互接続部225の1ボルトの電位
内にある。ソース領域216は、相互接続部224とほ
ぼ同じ電位にあるが、これはソース領域216と相互接
続部224とが接触プラグ222により電気的に接続さ
れているためである。制御ゲート層214(1つのワー
ド・ライン12の一部)は、約7.0ボルトの電位にあ
り、基板201は、ほぼ接地電位にある。
【0017】このような電気設定のもとで、次のような
仮定をする: 1)消去後と修復前のVthは約マイナス2ボルト(浮動
ゲート層212は約1.3ボルトの電位にある); 2)制御ゲート層214と浮動ゲート層212との間の
容量性結合は約0.65である。修復中の浮動ゲート層
212の総電位は、浮動ゲート層にすでにある電荷(約
3.9ボルト)と容量性結合の寄与部分(7.0ボルト
の0.65倍の約4.6ボルト)との和、すなわち約
8.5ボルトである。この電位によって、ゲート誘電層
211のすぐ下にあるソース領域216とドレイン領域
217との間のチャンネル領域218内に、反転層が形
成される。反転層内の電位は、この修復条件下で、約4
〜5ボルトの範囲にある。
仮定をする: 1)消去後と修復前のVthは約マイナス2ボルト(浮動
ゲート層212は約1.3ボルトの電位にある); 2)制御ゲート層214と浮動ゲート層212との間の
容量性結合は約0.65である。修復中の浮動ゲート層
212の総電位は、浮動ゲート層にすでにある電荷(約
3.9ボルト)と容量性結合の寄与部分(7.0ボルト
の0.65倍の約4.6ボルト)との和、すなわち約
8.5ボルトである。この電位によって、ゲート誘電層
211のすぐ下にあるソース領域216とドレイン領域
217との間のチャンネル領域218内に、反転層が形
成される。反転層内の電位は、この修復条件下で、約4
〜5ボルトの範囲にある。
【0018】修復の開始時には、反転領域および空乏領
域内のエネルギ帯は、ゲート誘電層211付近できわめ
て険しい傾斜を持つと思われている。この険しい傾斜に
より、価電子帯内の電子が導電帯にトンネル動作を行う
(帯域間トンネル動作(band-to-band tunneling))。
帯域間トンネル動作により発生する電子は、反転領域お
よび空乏領域内の縦型の電界のために浮動ゲート層21
2に向かって加速され、それによって熱電子を形成す
る。充分な運動エネルギを持ったこれらの熱電子が浮動
ゲート層212内に注入される。注入された電子によ
り、浮動ゲート層212内の電荷の正の度合が小さくな
り、それによりメモリ・セル11のVthが高くなる。浮
動ゲート層212の電荷の正の度合が小さくなるにつれ
て、エネルギ帯の傾斜は緩やかになる。帯域の傾斜が緩
やかになると、帯域間をトンネルする電子の数が減り、
帯域間をトンネルした電子の得る運動エネルギが小さく
なる(すなわちそれほど「熱く」ならない)。これを、
熱電子が電界によって加速されることによって形成さ
れ、反転層内の帯域間トンネル動作によって形成される
のではない従来のHEIと比較されたい。 実施例の利点 図5は、種々の制御ゲート電圧(VCG)における二値プ
ログラミングに関して、ドレイン電圧(VD )とドレイ
ン電流(ID )の関係をグラフに示したものである。上
記の実施例では、特定の種類のプログラミング電流であ
りドレイン電流により測定される二値プログラミング電
流は、制御ゲート層214が約9ボルトの電位にあると
きでさえ、1マイクロアンペア(μA)未満に抑えられ
る。さらに詳しくは、二値プログラミング電流は0.1
ないし100ナノアンペア(nA)になる。これを、二
値プログラミング電流が約500μAになる従来のHE
Iと比較されたい。二値プログラミングの実施例の二値
プログラミング電流が低いのは、一部にはソース領域が
電気的に浮動しており、大きな電流を維持できないため
である。また一部には、ドレイン接合アバランシェが制
御されているために、二値プログラミング電流が低く抑
えられる。この低い二値プログラミング電流は、二値プ
ログラミングの効率の向上につながり、これは特定の種
類のプログラミング効率である。前述の二値プログラミ
ングの実施例では、ドレイン領域217に流れ込む10
00ないし10,000個の電子につき1個の電子が浮
動ゲート層212に入り込む。これを、ドレイン領域2
17に流れ込む1,000,000(百万)個の電子に
ついて1個の電子が浮動ゲート層に入る従来のHEIと
比較されたい。従来のHEIと比べて、前述の実施例で
は二値プログラミング効率が約100ないし1000倍
大きくなっているので、より低い二値プログラミング電
流を用いることができる。二値プログラミング電流が低
いと、二値プログラミング中の消費電力が小さくなる。
消費電力が小さいということは、実装された集積回路の
二値プログラミング中の温度がより低くなるということ
を意味する。
域内のエネルギ帯は、ゲート誘電層211付近できわめ
て険しい傾斜を持つと思われている。この険しい傾斜に
より、価電子帯内の電子が導電帯にトンネル動作を行う
(帯域間トンネル動作(band-to-band tunneling))。
帯域間トンネル動作により発生する電子は、反転領域お
よび空乏領域内の縦型の電界のために浮動ゲート層21
2に向かって加速され、それによって熱電子を形成す
る。充分な運動エネルギを持ったこれらの熱電子が浮動
ゲート層212内に注入される。注入された電子によ
り、浮動ゲート層212内の電荷の正の度合が小さくな
り、それによりメモリ・セル11のVthが高くなる。浮
動ゲート層212の電荷の正の度合が小さくなるにつれ
て、エネルギ帯の傾斜は緩やかになる。帯域の傾斜が緩
やかになると、帯域間をトンネルする電子の数が減り、
帯域間をトンネルした電子の得る運動エネルギが小さく
なる(すなわちそれほど「熱く」ならない)。これを、
熱電子が電界によって加速されることによって形成さ
れ、反転層内の帯域間トンネル動作によって形成される
のではない従来のHEIと比較されたい。 実施例の利点 図5は、種々の制御ゲート電圧(VCG)における二値プ
ログラミングに関して、ドレイン電圧(VD )とドレイ
ン電流(ID )の関係をグラフに示したものである。上
記の実施例では、特定の種類のプログラミング電流であ
りドレイン電流により測定される二値プログラミング電
流は、制御ゲート層214が約9ボルトの電位にあると
きでさえ、1マイクロアンペア(μA)未満に抑えられ
る。さらに詳しくは、二値プログラミング電流は0.1
ないし100ナノアンペア(nA)になる。これを、二
値プログラミング電流が約500μAになる従来のHE
Iと比較されたい。二値プログラミングの実施例の二値
プログラミング電流が低いのは、一部にはソース領域が
電気的に浮動しており、大きな電流を維持できないため
である。また一部には、ドレイン接合アバランシェが制
御されているために、二値プログラミング電流が低く抑
えられる。この低い二値プログラミング電流は、二値プ
ログラミングの効率の向上につながり、これは特定の種
類のプログラミング効率である。前述の二値プログラミ
ングの実施例では、ドレイン領域217に流れ込む10
00ないし10,000個の電子につき1個の電子が浮
動ゲート層212に入り込む。これを、ドレイン領域2
17に流れ込む1,000,000(百万)個の電子に
ついて1個の電子が浮動ゲート層に入る従来のHEIと
比較されたい。従来のHEIと比べて、前述の実施例で
は二値プログラミング効率が約100ないし1000倍
大きくなっているので、より低い二値プログラミング電
流を用いることができる。二値プログラミング電流が低
いと、二値プログラミング中の消費電力が小さくなる。
消費電力が小さいということは、実装された集積回路の
二値プログラミング中の温度がより低くなるということ
を意味する。
【0019】図6は、前述の二値プログラミングの実施
例を用いて二値プログラミングされたメモリ・セルに関
する時間とVthの関係を示すグラフである。プログラミ
ング前には、メモリ・セルは約0.5ボルトの初期Vth
を持っている。このメモリ・セルは、メモリ・セルのV
thが約4ボルト以上の電位にあると、二値プログラミン
グされたと見なされる。図6では、メモリ・セルは約1
0マイクロ秒(μS)で二値プログラミングされるが、
これは従来のHEIで二値プログラミングされたメモリ
・セルより、速いとはいえないまでも、これに匹敵する
値である。一般に、特定の種類のプログラミング時間で
ある二値プログラミング時間は、二値プログラミングに
望まれる実際の最小Vthによって、1ないし100μS
の範囲にあるのが普通である。この二値プログラミング
時間は、ファウラ−ノルドハイム・トンネル動作で二値
プログラミングされたメモリ・セルの二値プログラミン
グ時間と比べて短い。ファウラ−ノルドハイム法による
二値プログラミング時間は約10ミリ秒(mS)で、約
100ないし10,000倍長い。
例を用いて二値プログラミングされたメモリ・セルに関
する時間とVthの関係を示すグラフである。プログラミ
ング前には、メモリ・セルは約0.5ボルトの初期Vth
を持っている。このメモリ・セルは、メモリ・セルのV
thが約4ボルト以上の電位にあると、二値プログラミン
グされたと見なされる。図6では、メモリ・セルは約1
0マイクロ秒(μS)で二値プログラミングされるが、
これは従来のHEIで二値プログラミングされたメモリ
・セルより、速いとはいえないまでも、これに匹敵する
値である。一般に、特定の種類のプログラミング時間で
ある二値プログラミング時間は、二値プログラミングに
望まれる実際の最小Vthによって、1ないし100μS
の範囲にあるのが普通である。この二値プログラミング
時間は、ファウラ−ノルドハイム・トンネル動作で二値
プログラミングされたメモリ・セルの二値プログラミン
グ時間と比べて短い。ファウラ−ノルドハイム法による
二値プログラミング時間は約10ミリ秒(mS)で、約
100ないし10,000倍長い。
【0020】メカニズムは異なっているが、修復の実施
例に見られる利点も二値プログラミングの実施例の利点
と同様である。図7は、種々の浮動ゲート電圧(VFG)
における修復に関して、ドレイン電圧(VD )とドレイ
ン電流(ID )との関係を示すグラフである。特定の種
類のプログラミング電流であり、ドレイン電流により測
定される修復電流は、浮動ゲート層214が約8ボルト
の電位にあるときでさえ、1μA未満に抑えられる。さ
らに詳しくは、修復電流は、0.1ないし1000ピコ
アンペア(pA)の範囲にあるのが普通である。従来の
HEIでは、修復電流は1マイクロアンペアより高いと
考えられる。修復の実施例の修復電流が低いのは、一部
には、ソース領域216とドレイン領域217との間に
流れる電流があったとしても、ほとんどないことによる
ものである。修復電流が低いということは、修復効率の
大きな向上につながる。二値プログラミング効率の場合
と同様に、特定の種類のプログラミング効率である修復
効率は、従来のHEIを用いる修復と比べて、約100
ないし1000倍大きくなる。修復効率が高いと、消費
電力が少なくなり、パッケージされた集積回路の温度が
低くなる。
例に見られる利点も二値プログラミングの実施例の利点
と同様である。図7は、種々の浮動ゲート電圧(VFG)
における修復に関して、ドレイン電圧(VD )とドレイ
ン電流(ID )との関係を示すグラフである。特定の種
類のプログラミング電流であり、ドレイン電流により測
定される修復電流は、浮動ゲート層214が約8ボルト
の電位にあるときでさえ、1μA未満に抑えられる。さ
らに詳しくは、修復電流は、0.1ないし1000ピコ
アンペア(pA)の範囲にあるのが普通である。従来の
HEIでは、修復電流は1マイクロアンペアより高いと
考えられる。修復の実施例の修復電流が低いのは、一部
には、ソース領域216とドレイン領域217との間に
流れる電流があったとしても、ほとんどないことによる
ものである。修復電流が低いということは、修復効率の
大きな向上につながる。二値プログラミング効率の場合
と同様に、特定の種類のプログラミング効率である修復
効率は、従来のHEIを用いる修復と比べて、約100
ないし1000倍大きくなる。修復効率が高いと、消費
電力が少なくなり、パッケージされた集積回路の温度が
低くなる。
【0021】図8は、前述の修復の実施例を用いて修復
されたメモリ・セルに関して、時間とVthの関係を示す
グラフである。修復前には、メモリ・セルは0.0ボル
トより低い初期Vth(Vthi )を持つ。図8は、約0.
0,−1.1および−2.0ボルトのVthi を有する過
消去セルのグラフを含む。過消去セルは、セルのVthが
約+0.5ボルトになると修復されたと見なされる。図
8では、過消去セルは異なるVthi を持つが収束してい
る。過消去セルは、+0.5ボルトのVthで、約3ミリ
秒で収束するが、これは従来のHEIにより修復された
メモリ・セルと比べ、速いとはいえないまでも、それに
匹敵する値である。一般に、修復の実施例で、特定の種
類のプログラミング時間である修復時間は、セルが修復
されたか否かを判定するために用いられる電圧によっ
て、約0.5ないし30mSの範囲にある。この修復時
間は、ファウラ−ノルトハイムのトンネル法を用いて修
復されたメモリ・セルの修復時間である約3秒(約10
0ないし6000倍長い)よりも短い。さらに、修復の
実施例を用いる修復は収束するが、ファウラ−ノルトハ
イムのトンネル法に関して収束する修復法はその存在が
知られていない。修復時間は、チャンネル領域218内
のドーピング濃度に依存する。ドーピング濃度が高くな
ると、修復時間は短くなる。そのために、0.5mSよ
り短く30mSより長い修復時間が可能になる。
されたメモリ・セルに関して、時間とVthの関係を示す
グラフである。修復前には、メモリ・セルは0.0ボル
トより低い初期Vth(Vthi )を持つ。図8は、約0.
0,−1.1および−2.0ボルトのVthi を有する過
消去セルのグラフを含む。過消去セルは、セルのVthが
約+0.5ボルトになると修復されたと見なされる。図
8では、過消去セルは異なるVthi を持つが収束してい
る。過消去セルは、+0.5ボルトのVthで、約3ミリ
秒で収束するが、これは従来のHEIにより修復された
メモリ・セルと比べ、速いとはいえないまでも、それに
匹敵する値である。一般に、修復の実施例で、特定の種
類のプログラミング時間である修復時間は、セルが修復
されたか否かを判定するために用いられる電圧によっ
て、約0.5ないし30mSの範囲にある。この修復時
間は、ファウラ−ノルトハイムのトンネル法を用いて修
復されたメモリ・セルの修復時間である約3秒(約10
0ないし6000倍長い)よりも短い。さらに、修復の
実施例を用いる修復は収束するが、ファウラ−ノルトハ
イムのトンネル法に関して収束する修復法はその存在が
知られていない。修復時間は、チャンネル領域218内
のドーピング濃度に依存する。ドーピング濃度が高くな
ると、修復時間は短くなる。そのために、0.5mSよ
り短く30mSより長い修復時間が可能になる。
【0022】プログラミング中(二値プログラミングま
たは修復中)のエネルギ消費量は、電力とプログラミン
グ時間の積である。上述の実施例のプログラミング電流
は従来のHEIよりも低く、ファウラ−ノルトハイムの
トンネル法よりも速くプログラミングするので、前述の
実施例を用いるプログラミングでは、必要なエネルギが
少なくなり、このことは特に限られたエネルギ源(たと
えばバッテリ)を持つシステムにとっては有益である。
単独のバッテリで動作する携帯用システムの需要が大き
くなるにつれて、チャ−ジポンプでプログラミング電流
を供給することができる機能がますます重視されてい
る。チャ−ジポンプは、低供給電圧を、デバイスを動作
させるために通常必要とされる高出力電圧まで起動する
ための回路構成を集積回路内に有する。チャ−ジポンプ
の出力電圧は、ポンプが供給する出力電流に逆に依存す
る。これらの実施例のさらに別の利点は、プログラミン
グ電流の要件が低いので、セルが「チャ−ジポンプにと
って優しい」ものになることである。上述の実施例は従
来のHEIに比べてプログラミング電流が低いので、こ
の実施例でプログラミングされるメモリ・セルは、従来
のHEIでプログラミングされたメモリ・セルよりも低
電力のチャ−ジポンプを用いる。また、前述の実施例を
用いてプログラミングすることにより、ファウラ−ノル
トハイムのトンネル法に用いられるものよりも低い電圧
を用いることができる。これは出力のより小さなチャ−
ジポンプを用いることができるということである。
たは修復中)のエネルギ消費量は、電力とプログラミン
グ時間の積である。上述の実施例のプログラミング電流
は従来のHEIよりも低く、ファウラ−ノルトハイムの
トンネル法よりも速くプログラミングするので、前述の
実施例を用いるプログラミングでは、必要なエネルギが
少なくなり、このことは特に限られたエネルギ源(たと
えばバッテリ)を持つシステムにとっては有益である。
単独のバッテリで動作する携帯用システムの需要が大き
くなるにつれて、チャ−ジポンプでプログラミング電流
を供給することができる機能がますます重視されてい
る。チャ−ジポンプは、低供給電圧を、デバイスを動作
させるために通常必要とされる高出力電圧まで起動する
ための回路構成を集積回路内に有する。チャ−ジポンプ
の出力電圧は、ポンプが供給する出力電流に逆に依存す
る。これらの実施例のさらに別の利点は、プログラミン
グ電流の要件が低いので、セルが「チャ−ジポンプにと
って優しい」ものになることである。上述の実施例は従
来のHEIに比べてプログラミング電流が低いので、こ
の実施例でプログラミングされるメモリ・セルは、従来
のHEIでプログラミングされたメモリ・セルよりも低
電力のチャ−ジポンプを用いる。また、前述の実施例を
用いてプログラミングすることにより、ファウラ−ノル
トハイムのトンネル法に用いられるものよりも低い電圧
を用いることができる。これは出力のより小さなチャ−
ジポンプを用いることができるということである。
【0023】メモリ・アレイ10に関して述べると、こ
のアレイは専用のソースおよびドレイン・ビット・ライ
ン13,14を持っており、二値プログラミングの実施
例で起こる可能性のある隣接する列のメモリ・セルに関
して「書込み妨害」の問題を起こすことが少なくなる。
書込み妨害とは、別のメモリ・セルを二値プログラミン
グしようとする場合に、二値プログラミングするつもり
でないメモリ・セルが、誤って二値プログラミングされ
ることである。図1のメモリ・アレイ100は共有のソ
ースおよびドレイン・ビット・ライン113,114を
有する。図1に破線で示されるように、下側のワード・
ライン112と左のドレイン・ビット・ライン114を
共有する2つのメモリ・セル111は、このセル111
のうち1つだけをプログラミングしようとしているの
に、2つが二値プログラミングされてしまうことがあ
る。そのため、専用のソースおよびドレイン・ビット・
ライン13,14を持つことで、書込み妨害の問題が起
こる可能性を小さくする。
のアレイは専用のソースおよびドレイン・ビット・ライ
ン13,14を持っており、二値プログラミングの実施
例で起こる可能性のある隣接する列のメモリ・セルに関
して「書込み妨害」の問題を起こすことが少なくなる。
書込み妨害とは、別のメモリ・セルを二値プログラミン
グしようとする場合に、二値プログラミングするつもり
でないメモリ・セルが、誤って二値プログラミングされ
ることである。図1のメモリ・アレイ100は共有のソ
ースおよびドレイン・ビット・ライン113,114を
有する。図1に破線で示されるように、下側のワード・
ライン112と左のドレイン・ビット・ライン114を
共有する2つのメモリ・セル111は、このセル111
のうち1つだけをプログラミングしようとしているの
に、2つが二値プログラミングされてしまうことがあ
る。そのため、専用のソースおよびドレイン・ビット・
ライン13,14を持つことで、書込み妨害の問題が起
こる可能性を小さくする。
【0024】メモリ・アレイ10は、それぞれ、ソース
およびドレイン・ビット・ライン13,14のために金
属含有相互接続部224,225を用いる。多くのフラ
ッシュEEPROMデバイスが、埋込ソースおよび/ま
たはドレイン・ビット・ラインを用いる。相互接続部2
24,225を用いることで抵抗が低くなり、メモリ・
アレイ10を速度が重視される用途に用いることが可能
になる。 プログラミングの選択肢 メモリ・セルのプログラミングに関して、いくつかの選
択肢が与えられる。最も簡単な修正の1つは、ソースお
よびドレイン領域の電気接続を逆にすることである。二
値プログラミングの実施例に関しては、ドレイン領域2
17を電気的に浮動状態にして、ソース領域216を約
6.0ボルトの電位にする。いずれかの実施例によるプ
ログラミングの別の方法は、ソースおよびドレイン領域
216,217をほぼ同じ電位に保つことにより実現さ
れる。ソースおよびドレイン領域216,217が、ほ
ぼ同じ電位にあるので、これらの領域の間に流れる電流
は実質的にゼロになる。別の実施例においては、制御ゲ
ート層214をほぼ接地電位に置いて、修復を実行する
ことができる。
およびドレイン・ビット・ライン13,14のために金
属含有相互接続部224,225を用いる。多くのフラ
ッシュEEPROMデバイスが、埋込ソースおよび/ま
たはドレイン・ビット・ラインを用いる。相互接続部2
24,225を用いることで抵抗が低くなり、メモリ・
アレイ10を速度が重視される用途に用いることが可能
になる。 プログラミングの選択肢 メモリ・セルのプログラミングに関して、いくつかの選
択肢が与えられる。最も簡単な修正の1つは、ソースお
よびドレイン領域の電気接続を逆にすることである。二
値プログラミングの実施例に関しては、ドレイン領域2
17を電気的に浮動状態にして、ソース領域216を約
6.0ボルトの電位にする。いずれかの実施例によるプ
ログラミングの別の方法は、ソースおよびドレイン領域
216,217をほぼ同じ電位に保つことにより実現さ
れる。ソースおよびドレイン領域216,217が、ほ
ぼ同じ電位にあるので、これらの領域の間に流れる電流
は実質的にゼロになる。別の実施例においては、制御ゲ
ート層214をほぼ接地電位に置いて、修復を実行する
ことができる。
【0025】ソース領域216および/またはドレイン
領域217と制御ゲート層214との電位は、これらの
領域または層が電気的に浮動状態にないときや接地され
ていないときには、0.9ないし10.0ボルトの範囲
にある。表1に、プログラミング中の種々の領域に対す
る電気接続をまとめる。 表1 プログラミング中の電気設定 領域または層 電気設定 1.ドレイン領域217がバイアスされ、ソース領域2
16が電気的に浮動状態にある。 ドレイン領域217 0.9〜10.0ボルト ソース領域216 電気的浮動状態 制御ゲート層214 0.9〜10.0ボルトまた
は接地 基板201 接地 2.ドレイン領域217が電気的に浮動状態で、ソース
領域216がバイアスされている。 ドレイン領域217 電気的浮動状態 ソース領域216 0.9〜10.0ボルト 制御ゲート層214 0.9〜10.0ボルトまた
は接地 基板201 接地 3.ドレイン領域217とソース領域216がバイアス
されている。 ドレイン領域217 0.9〜10.0ボルト ソース領域216 0.9〜10.0ボルト 制御ゲート層214 0.9〜10.0ボルトまた
は接地 基板201 接地 メモリ・セル11内の導電型を逆にしてもよい。導電型
を逆にすると、チャンネル領域218はnウェル領域ま
たはウェル領域を持たないn型基板内にあることにな
り、ソースおよびドレイン領域216,217はp型に
ドーピングされる。プログラミング電位は負になる。領
域または層は0.9ボルトないし10.0ボルトの範囲
の電位ではなく、約−0.9ボルトないし約−10.0
ボルトになることになる。言い換えると、領域または層
がバイアスされると、その電圧は0.9ボルトないし1
0.0ボルトの範囲の絶対値を有する。また、電子の代
わりに正孔を用いてプログラミングを行ってもよい。
領域217と制御ゲート層214との電位は、これらの
領域または層が電気的に浮動状態にないときや接地され
ていないときには、0.9ないし10.0ボルトの範囲
にある。表1に、プログラミング中の種々の領域に対す
る電気接続をまとめる。 表1 プログラミング中の電気設定 領域または層 電気設定 1.ドレイン領域217がバイアスされ、ソース領域2
16が電気的に浮動状態にある。 ドレイン領域217 0.9〜10.0ボルト ソース領域216 電気的浮動状態 制御ゲート層214 0.9〜10.0ボルトまた
は接地 基板201 接地 2.ドレイン領域217が電気的に浮動状態で、ソース
領域216がバイアスされている。 ドレイン領域217 電気的浮動状態 ソース領域216 0.9〜10.0ボルト 制御ゲート層214 0.9〜10.0ボルトまた
は接地 基板201 接地 3.ドレイン領域217とソース領域216がバイアス
されている。 ドレイン領域217 0.9〜10.0ボルト ソース領域216 0.9〜10.0ボルト 制御ゲート層214 0.9〜10.0ボルトまた
は接地 基板201 接地 メモリ・セル11内の導電型を逆にしてもよい。導電型
を逆にすると、チャンネル領域218はnウェル領域ま
たはウェル領域を持たないn型基板内にあることにな
り、ソースおよびドレイン領域216,217はp型に
ドーピングされる。プログラミング電位は負になる。領
域または層は0.9ボルトないし10.0ボルトの範囲
の電位ではなく、約−0.9ボルトないし約−10.0
ボルトになることになる。言い換えると、領域または層
がバイアスされると、その電圧は0.9ボルトないし1
0.0ボルトの範囲の絶対値を有する。また、電子の代
わりに正孔を用いてプログラミングを行ってもよい。
【0026】以上の説明で、本発明は特定の実施例に関
して説明されている。しかし、添付の請求項に示される
ように、本発明のより広範囲の精神および範囲から逸脱
することなく、本発明に対して種々の修正および変更が
可能であることは明白である。従って、説明と図面とは
説明のためのものであって、制限するためのものではな
い。
して説明されている。しかし、添付の請求項に示される
ように、本発明のより広範囲の精神および範囲から逸脱
することなく、本発明に対して種々の修正および変更が
可能であることは明白である。従って、説明と図面とは
説明のためのものであって、制限するためのものではな
い。
本発明は、例として図示されるが、添付の図面に限られ
るものではない。また同じ参照番号は、同様の要素を示
す。
るものではない。また同じ参照番号は、同様の要素を示
す。
【図1】共有されるソース・ビット・ラインおよびドレ
イン・ビット・ラインを有するメモリ・アレイの回路図
である。(従来の技術)
イン・ビット・ラインを有するメモリ・アレイの回路図
である。(従来の技術)
【図2】本発明の実施例によるフラッシュEEPROM
デバイスのメモリ・アレイの一部分の回路図である。
デバイスのメモリ・アレイの一部分の回路図である。
【図3】図2のメモリ・アレイの1つのメモリ・セルの
断面図である。
断面図である。
【図4】図2のメモリ・アレイの一部分の上面図であ
る。
る。
【図5】本発明の実施例による二値プログラミング中の
種々の制御ゲート電位に関するドレイン電圧とドレイン
電流のグラフである。
種々の制御ゲート電位に関するドレイン電圧とドレイン
電流のグラフである。
【図6】本発明の実施例によりセルが二値プログラミン
グされる場合の、時間とメモリ・セルのVthのグラフで
ある。
グされる場合の、時間とメモリ・セルのVthのグラフで
ある。
【図7】本発明の実施例により修復中の種々の浮動ゲー
ト電位に関するドレイン電圧とドレイン電流のグラフで
ある。
ト電位に関するドレイン電圧とドレイン電流のグラフで
ある。
【図8】本発明の実施例によりセルが修復される場合
の、時間とメモリ・セルのVthのグラフである。
の、時間とメモリ・セルのVthのグラフである。
11 メモリ・セル 201 基板 211 トンネル誘電層 212 浮動ゲート層 213 集積誘電層 214 制御ゲート層 215 側壁スペーサ 216 ソース領域 217 ドレイン領域 218 チャンネル領域 221 パターニングされた分離層 222.223 接触プラグ 224,225 相互接続部 231 パッシベーション層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 21/8247 29/788 29/792 7210−4M H01L 27/10 434 29/78 371 (72)発明者 クレイグ・ティー・スウィフト アメリカ合衆国テキサス州オースティン、 ナンバー3041、ルネサンス・コート14000
Claims (4)
- 【請求項1】 第1領域(216,217)と第2領域
(216,217)と第1層(214)とを有する電気
的にプログラム可能な読み取り専用メモリ・セル(1
1)をプログラミングする方法であって:前記第1領域
(216,217)がソース領域(216)またはドレ
イン領域(217)として動作し、前記第1領域(21
6,217)が電気的に浮動状態または第1電位にある
ように前記第1領域を電気的に設定する段階;前記第2
領域(216,217)を第2電位に置いて、前記第2
領域(216,217)がソース領域(216)または
ドレイン領域(217)として動作し、前記第2領域
(216,217)が前記第1領域(216,217)
とは異なる種類の領域として動作するようにする段階;
および前記第1層(214)をほぼ接地電位であるか、
あるいは第3電位である電位に置いて、前記第1層が前
記メモリ・セル(11)の制御ゲート(214)として
動作するようにする段階;によって構成されることを特
徴とする方法。 - 【請求項2】 第1領域(216)と第2領域(21
7)と第3領域(201)と第1層(214)とを有す
る電気的にプログラム可能な読み取り専用メモリ・セル
(11)を二値プログラミングする方法であって:前記
第1領域(216)が電気的に浮動状態になるよう電気
的に設定して、前記第1領域(216)が前記メモリ・
セル(11)のソース領域(216)として動作するよ
うにする段階;前記第2領域(217)を第1極性を有
する第1電位に置き、前記第2領域(217)が前記メ
モリ・セル(11)のドレイン領域(217)として動
作するようにする段階;前記第3領域(201)をほぼ
接地電位に置き、前記第3領域(201)が半導体基板
またはウェル領域になるようにする段階;および前記第
1層(214)を前記第1極性を有する第2電位に置
き、前記第1層(214)が前記メモリ・セルの制御ゲ
ート(214)として動作するようにする段階;によっ
て構成されることを特徴とする方法。 - 【請求項3】 第1領域(216,217)と第2領域
(216,217)と第3領域(201)と第1層(2
14)とを有する電気的に消去可能で電気的にプログラ
ム可能な読み取り専用メモリ・セル(11)を修復する
方法であって:前記第1領域(216,217)を第1
極性を有する第1電位に置く段階;前記第2領域(21
6,217)を前記第1極性を有する第2電位に置く段
階;前記第3領域(201)をほぼ接地電位に置き、前
記第3領域が半導体基板またはウェル領域になるように
する段階;および前記第1層(214)を前記第1極性
を有する第3電位に置き、前記第1層(214)が前記
メモリ・セル(11)の制御ゲートとして動作するよう
にする段階;によって構成されることを特徴とする方
法。 - 【請求項4】 複数の電気的に消去可能で電気的にプロ
グラム可能な読み取り専用メモリ・セル(11)を有す
るフラッシュ消去可能なメモリ・アレイ(10)をプロ
グラミングする方法であって、各メモリ・セルが第1領
域(216,217)と第2領域(216,217)と
第1層(214)とを有し、プログラミングされる前記
メモリ・セル(11)のそれぞれが:前記第1領域(2
16,217)がソース領域(216)またはドレイン
領域(217)として動作し、前記第1領域(216,
217)が電気的に浮動状態または第1電位にあるよう
に前記第1領域(216,217)を電気的に設定する
段階;前記第2領域(216,217)を第2電位に置
いて、前記第2領域(216,217)がソース領域
(216)またはドレイン領域(217)として動作
し、前記第2領域(216,217)が前記第1領域と
は異なる種類の領域として動作するようにする段階;お
よび前記第1層(214)をほぼ接地電位であるか、あ
るいは第3電位である電位に置いて、前記第1層(21
4)が前記メモリ・セル(11)の制御ゲートおよびメ
モリ・アレイ(10)のワード・ラインとして動作する
ようにする段階;によって構成されることを特徴とする
方法によってプログラミングされる方法。
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US222044 | 1981-01-02 | ||
US16099693A | 1993-12-02 | 1993-12-02 | |
US22204494A | 1994-04-04 | 1994-04-04 | |
US160996 | 1998-09-25 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH07192486A true JPH07192486A (ja) | 1995-07-28 |
Family
ID=26857423
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP32121894A Pending JPH07192486A (ja) | 1993-12-02 | 1994-12-01 | 電気的にプログラム可能な読み取り専用メモリ・セルのプログラミング方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH07192486A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6307782B1 (en) | 2000-04-03 | 2001-10-23 | Motorola, Inc. | Process for operating a semiconductor device |
US6327182B1 (en) | 1998-06-22 | 2001-12-04 | Motorola Inc. | Semiconductor device and a method of operation the same |
JP2003303905A (ja) * | 2002-04-02 | 2003-10-24 | Macronix Internatl Co Ltd | 不揮発性メモリの消去方法 |
-
1994
- 1994-12-01 JP JP32121894A patent/JPH07192486A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6327182B1 (en) | 1998-06-22 | 2001-12-04 | Motorola Inc. | Semiconductor device and a method of operation the same |
US6307782B1 (en) | 2000-04-03 | 2001-10-23 | Motorola, Inc. | Process for operating a semiconductor device |
JP2003303905A (ja) * | 2002-04-02 | 2003-10-24 | Macronix Internatl Co Ltd | 不揮発性メモリの消去方法 |
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