KR19990006962A - 클럭 신호 제어 방법 및 그 장치 - Google Patents

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Abstract

고속성을 실현하고, 또한 가변 지연 회로로서도 이용 가능한 클럭 신호의 제어 방법 및 그 장치를 제공한다.
외부 클럭(1)을 분주기(2)에서 분주하여 다상 클럭(3)을 발생시키고, 다상 클럭(3)을 다상 클럭 체배 회로(5)로 입력하고, 다상 클럭의 다른 위상 펄스 엣지의 입력 타이밍 차를 분할하고, 상기 분할된 상(相)이 다른 클럭을 다중화하여 외부 클럭의 상을 배증시킨다.

Description

클럭 신호 제어 방법 및 그 장치
본 발명은 클럭 신호의 제어 방법 및 그 장치에 관한 것이다.
종래의 클럭 신호 체배 회로는, 예를 들면 도 21(ISSCC Digest of Technical Paper pp. 216·217, Feb. 1996, USP5, 422, 835, USP5, 530, 837)에 나타나 있는 바와 같이, 4체배인 경우에는 4조(組)의 지연 회로(301, 302, 303, 304)와, 계수기(310)로 구성되어 있다. 또한, 제1 내지 제4 지연 회로(301, 302, 303, 304)는 각각 제1 내지 제4 전환기(305 내지 308)에 의해 출력 단자가 선택되는 것으로, 4조의 지연 회로(301 내지 304)는 직렬로 접속되어 있었다.
그리고, 외부로부터 입력되는 제1 클럭(311)과 4조의 지연 회로열(301 내지 304)을 통과한 제5 클럭(305)이 위상 비교기(309)에서 비교되고, 그 비교 결과에 기초하여 UP 신호(316) 또는 DOWN 신호(317)가 계산기(310)로 전송되고, 계산기(310)로부터 전환기(305 내지 308)에 제어 신호(318)가 출력되고, 제1 클럭(311)과 제5 클럭(315)과의 위상이 같아 지도록 조정되어 있다.
여기서, 4조의 지연 회로(301 내지 304)의 지연 시간은 같게 조정되기 때문에, 그 지연 시간도 같아져서 제1 클럭(311), 제2 클럭(312), 제3 클럭(313), 제4 클럭(314)의 타이밍차는 같고, 그 타이밍차는 클럭 주기의 1/4로 된다. 따라서, 제1 클럭(311), 제2 클럭(312), 제3 클럭(313), 제4 클럭(314)을 합성함으로써 4체배의 클럭을 얻는다.
또한, 클럭 신호를 체배하는 회로로서는 위상 동기 루프(PLL)가 이용되고 있다. 도 22에 도시한 바와 같이, 위상 동기 루프에서는 전압 제어 발신기(322)로부터의 출력이 분주기(323)를 이용하여 분주되고, 그 분주 신호와 외부 클럭(324)이 위상 비교기(319)에서 비교되고, 그 비교 결과가 UP 신호(325) 또는 DOWN 신호(326)로서 차지 펌프(320) 및 루프 필터(321)를 통해 전압 제어 발신기(322)로 입력되고, 그 신호에 의해 전압 제어 발신기(322)가 제어되고, 전압 제어 발신기(322)의 출력을 분주한 클럭이 외부 클럭(324)과 같은 주파수가 되도록 조절된다. 이에 따라, 전압 제어 발신기(322)는 분주수의 역배수인 체배 클럭(327)을 출력하도록 되어 있다.
그러나, 도 21에 도시한 회로에서는 직렬 접속한 지연 회로열을 통과한 신호와 외부 클럭을 수십회 이상 비교하고, 그 비교마다 서서히 지연차, 위상차를 보정하는 구성이며, 또한 도 22에 도시한 회로에서는 전압 제어 발신기의 출력을 분주한 클럭이 외부 클럭과 같은 주파수가 되도록 수십회 이상 조정하여 서서히 지연차, 위상차를 보정하는 구성이기 때문에, 체배된 클럭을 얻을 때까지 수십 클럭 이상 기다릴 필요가 있어, 고속성이 부족하다고 하는 문제가 있었다.
또한 도 21 및 도 22에 도시한 회로는 기본적으로 클럭 제어로 밖에 사용할 수 없어, 지연도를 가변하는 지연 회로로서 사용하는 것은 불가능하였다.
본 발명의 목적은 고속성을 0실현하고 또한, 가변 지연 회로로서도 이용 가능한 클럭 신호의 제어 방법 및 그 장치를 제공하는 것이다.
상기 목적을 달성하기 위해 본 발명에 따른 클럭 신호 제어 방법은 외부 클럭을 체배하는 클럭 신호 제어 방법에 있어서,
외부 클럭을 다상(多相)의 클럭으로 분주하고,
분주된 상기 다상 클럭의 다른 위상 펄스 엣지의 입력 타이밍차를 분할하는 것이다.
또한 본 발명에 따른 클럭 신호 제어 방법은 외부 클럭을 체배하는 클럭 신호 제어 방법에 있어서,
외부 클럭을 다상의 클럭으로 분주하고,
분주된 상기 다상 클럭의 다른 위상 펄스 엣지의 입력 타이밍차를 분할하고,
상기 분할된 상이 다른 클럭을 다중화하여 상기 외부 클럭의 상을 배증하는 것이다.
또한 본 발명에 따른 클럭 신호 제어 방법은 분주기와, 다상 클럭 체배 회로를 갖고, 클럭의 상(相)을 체배하는 클럭 신호 제어 장치에 있어서,
상기 분주기는 외부 클럭을 다상의 클럭으로 분주하는 것이고,
상기 다상 클럭 체배 회로는 상기 다상 클럭 중 다른 위상 클럭의 다른 상(相)의 펄스를 n분할하는 타이밍차 분할기와, 동일 상의 펄스를 n분할하는 타이밍차 분할기와, 상기 n분할된 다른 상의 펄스를 다중화하는 다중화 회로를 갖고, 체배한 다상의 클럭을 출력하는 것이다.
또한 클럭 합성 회로를 갖고,
상기 클럭 합성 회로는 상기 다중화 회로로부터 출력되는 다상 클럭을 합성하여 단상의 클럭을 생성하는 것이다.
또한 다상 클럭 체배 회로는 복수 직렬 접속한 것이다.
또한 상기 타이밍차 분할기는 2 입력의 타이밍차를 임의의 비율로 분할하는 것이다.
상기 타이밍차 분할기는 게이트폭을 다르게 한 MOS형 트랜지스터와 용량을 다르게 한 용량 소자를 조합시켜 구성한 것이다.
또한 상기 게이트폭 및 용량을 조정함으로써 배증 또는 체배의 비율을 임의로 설정하는 것이다.
도 1은 본 발명의 실시 형태에 따른 클럭 신호 제어 장치를 나타낸 회로 구성도.
도 2는 본 발명의 실시예 1을 나타낸 회로 구성도.
도 3은 본 발명의 실시예 1의 동작을 나타낸 타이밍 차트.
도 4는 본 발명의 실시예 1에 이용한 2상 클럭 체배 회로를 도시하는 회로도.
도 5는 본 발명의 실시예 1에 이용한 2상 클럭 체배 회로의 동작을 나타낸 타이밍 차트.
도 6은 본 발명의 실시예 1에 이용한 타이밍차 분할기를 도시하는 회로도.
도 7은 본 발명의 실시예 1에 이용한 타이밍차 분할기를 도시하는 회로도.
도 8은 본 발명의 실시예 1에 이용한 타이밍차 분할기의 구체예를 나타낸 회로도.
도 9는 본 발명의 실시예 1에 이용한 타이밍차 분할기의 구체예를 나타낸 회로도.
도 10은 본 발명의 실시예 1에 이용한 4조의 타이밍차 분할기의 동작을 나타낸 타이밍 차트.
도 11은 본 발명의 실시예 1에 이용한 다중화 회로의 구체예를 나타낸 회로도.
도 12는 본 발명의 실시예 2를 나타낸 회로 구성도.
도 13은 본 발명의 실시예 2의 동작을 나타낸 타이밍 차트.
도 14는 본 발명의 실시예 2에 이용한 4상 클럭 체배 회로의 구체예를 나타낸 회로도.
도 15는 본 발명의 실시예 2에 이용한 4상 클럭 체배 회로의 동작을 나타낸 타이밍 차트.
도 16은 본 발명의 실시예 2에 이용한 타이밍차 분할기의 구체예를 나타낸 회로도.
도 17은 본 발명의 실시예 2에 이용한 타이밍차 분할기의 구체예를 나타낸 회로도.
도 18은 본 발명의 실시예 2에 나타낸 타이밍차 분할기의 동작을 나타낸 타이밍 차트.
도 19는 본 발명의 실시예 2에 이용한 펄스 폭 보정 회로의 구체예를 나타낸 회로도.
도 20은 본 발명의 실시예 2에 이용한 다중화 회로의 구체예를 나타낸 회로도.
도 21은 종래예의 클럭 신호를 체배하는 회로로서, 지연 회로열을 이용한 경우를 나타낸 회로도.
도 22는 종래 예의 클럭 신호를 체배하는 회로로서, PLL을 이용한 경우를 나타낸 회로도.
도면의 주요 부분에 대한 부호의 설명
1 : 외부 클럭
2 : 분주기
3 : 다상(多相) 클럭
4, 4a1내지 4a8: 타이밍차 분할 회로
5 : 다상 클럭 체배 회로
6 : 주기 검지 회로
7 : 제어 신호
8 : 클럭 합성 회로
9a : 다상 클럭
9b : 체배 클럭
9c : 클럭
이하, 본 발명의 실시 형태에 대해 도면을 참조하여 설명한다.
(실시 형태)
도 1은 본 발명의 한 실시 형태를 나타낸 구성도이다.
도면에 있어서, 본 발명의 실시 형태에 따른 클럭 신호 제어 방법은 외부 클럭을 체배하는 것으로서, 외부 클럭(1)을 다상 클럭(3)으로 분주하고, 분주된 다상 클럭(3)이 다른 위상 펄스 엣지의 입력 타이밍차를 분할하거나, 혹은 그 분할된 상이 다른 클럭(9c)을 다중화하고, 외부 클럭(1)의 상을 배증하는 것이다.
또한 본 발명의 실시 형태에 따른 클럭 신호 제어 방법을 실시하는 장치는 분주기(2)와, 다상 클럭 체배 회로(5)와, 클럭 합성 회로(8)를 갖고 있다.
분주기(2)는 외부 클럭(1)을 다상의 클럭(3)으로 분주하도록 되어 있다. 또한, 다상 클럭 체배 회로(5)는 다상 클럭(3) 중 다른 위상 클럭의 다른 상의 펄스를 n분할하는 타이밍차 분할기(4a)와, 동일 상의 펄스를 n분할하는 타이밍차 분할기(4a)와, n분할된 상의 펄스(9c)를 다중화하는 다중화 회로(4b)를 갖고, 다상의 클럭(9a)을 출력하도록 되어 있다. 또한 클럭 합성 회로(8)는 다중화 회로(4b)로부터 출력되는 다상 클럭(9a)을 합성하여 단상의 클럭(9b)을 생성하도록 되어 있다. 여기서, 타이밍차 분할기(4a)는 병렬 접속되어 있다.
도 1에 있어서, 외부 클럭(1)을 다상의 클럭(3)으로 분주하고, 분주된 다상 클럭(3)의 다른 위상 펄수 엣지의 입력 타이밍차를 타이밍차 분할 회로(4a)에 의해 분할하고, 분할된 상이 다른 클럭(9c)을 다중화하여 외부 클럭(1)을 체배한다. 이에 따라 다상 클럭의 상이 배증된다.
다음에, 본 발명의 실시 형태에 따른 클럭 신호 제어 장치의 구체예를 도면을 이용하여 설명한다.
(실시예 1)
도 2는 본 발명의 실시 형태에 따른 클럭 신호 제어 장치의 구체예를 실시예 1로서 나타낸 구성도이다.
도 2에 도시한 사용예는 외부 클럭(1)을 2분주하고, 이것을 2분주한 2상의 클럭을 출력하도록 한 것이다. 도 2에 있어서, 분주기(2)는 외부 클럭(1)을 2분주하여 2상의 클럭 D1, D2(3)을 생성하도록 되어 있다.
또한, 2상 클럭 체배 회로[외상(外相) 클럭 체배 회로: 5(51내지 5n)]는 복수 직렬 접속한 구성으로 되어 있다. 복수의 2상 클럭 체배 회로(51내지 5n)는 분주된 다상 클럭(3)의 다른 위상 펄스 엣지의 입력 타이밍차를 분할하여, 초단의 2상 클럭 체배 회로(51)는 분주기(2)로부터의 2상 클럭(D1, D2)을 배주(倍周)한 2상의 클럭 신호 DA1, D22를 생성하고, 마찬가지로 2상 클럭 체배 회로(52, 53…5n-1)도 전단의 클럭 D21, D22를 차례로 배주하여, 최종단의 2상 클럭 체배 회로(5n)에 의해 외부 클럭(1)을 2n 체배한 2상의 클럭 Dn1, Dn2를 얻도록 되어 있다.
클럭 합성 회로(8)는 최종단의 2상 클럭 체배 회로(5n)로부터 출력되는 2n 체배한 2상 클럭 Dn1, Dn2를 합성하고, 체배한 클럭(9b)을 출력하도록 되어 있다.
또한, 주기 검지 회로(6)는 외부 클럭(1)을 입력으로 하여 각 2상 클럭 체배 회로(51내지 5n)에 포함되는 타이밍차 분할기의 클럭 주기 의존을 보정하여 부하를 조정하기 위한 제어 신호(7)를 각 2상 클럭 체배 회로(51내지 5n)에 출력하도록 되어 있다. 실시예 1의 주기 검지 회로(6)는 고정된 단수의 링 오실레이터와 카운터로 구성되며, 외부 클럭(1)의 주기 중의 링 오실레이터 발신 횟수를 카운터로 카운트하고, 그 카운트수에 따라 제어 신호(7)를 출력하도록 되어 있다.
2상 클럭 체배 회로(51내지 5n)는 주기 검지 회로(6)부터의 제어 신호(7)에 의해 특성의 오차가 해소된다.
도 2에 도시한 실시예 1의 회로에서는 도 3에 도시한 바와 같이 외부 클럭(1)을 1/2 분주기(2)로 분주하고, 2상의 클럭(D1, D2)을 생성하고, 이 클럭(D1, D2)을 초단의 2상 클럭 체배 회로(51)에서 배주하고, 2상의 클럭(D1, D2)을 생성한다. 마찬가지의 과정을 2상 클럭 체배 회로(52내지 5n)에서 반복하여, 최종단의 2상 클럭 체배 회로(5n)에 의해 최종적으로 2n 체배한 2상 클럭(Dn1, Dn2)을 얻는다. 이 클럭(Dn1, Dn2)을 클럭 합성 회로(8)에서 합성하여, 체배 클럭(9b)을 얻는다.
도 3에 도시한 예의 경우, n=4로 설정한 것으로, 클럭(9c)은 외부 클럭(1)과 동일한 주기를 갖고, 외부 클럭(1)을 체배한 신호로서 얻어지도록 설정되어 있지만, n=4의 경우로 한정되는 것이 아니라, n은 원하는 정수로 설정하면 좋다.
다음에, 도 2에 도시한 2상 클럭 체배(5)의 내부 구성을 도 4를 이용하여 설명한다. 도 2에 도시한 복수조의 2상 클럭 체배 회로(51내지 5n)는 동일 구성이며, 최종단의 2상 클럭 체배 회로(5n)를 예로 들어 설명한다. 또한, 2상 클럭 체배기(5n)의 구성은 n=4로 설명한 경우의 것이다.
2상 클럭 체배 회로(5n)는 4조의 병렬 접속한 타이밍차 분할기(4a1내지 4a4)와, 2상의 다중화 회로(4b1, 4b2)를 갖고 있다. 4조의 타이밍차 분할기(4a1내지 4a4)는 2상의 클럭 D(n-1)1, D(n-1)2가 2개의 입력단에 입력하도록 되어 있고, 또한 제어 신호(7) 및 상보 관계의 타이밍차 분할기(4a1내지 4a4)로부터의 4상의 클럭(9c) P1, P2, P3, P4가 귀환 입력되도록 되어 있다.
또한, 2조의 다중화 회로(4b1, 4b2)는 4조의 타이밍차 분할기(4a1, 4a4)로부터의 2상의 클럭 P1, P3과 P2, P4를 입력으로 하여 다중화하고, 2상의 클럭(Dn1, Dn2)을 생성하도록 되어 있다.
다음에 도 4에 도시한 회로의 동작을 도 5를 이용하여 설명한다. 2상 클럭 체배 회로(5n)에는 전단으로부터의 2상 클럭 D(n-)1과 D(n-1)2및 주기 검지 회로(6)로부터의 제어 신호(7)가 입력하고, 배주한 2상 클럭 Dn1과 Dn2를 출력한다. 2상 클럭 체배 회로(5n)에서는 2상 클럭 D(n-1)1과 D(n-1)2와 제어 신호(7)는 4조의 타이밍차 분할기(4a1내지 4a4)의 전부에 입력하고, 클럭(P1내지 P4)이 4조의 타이밍차 분할기(4a1내지 4a4)로부터 출력하고, 또한 클럭(P1내지 P4)이 대응하는 각 타이밍차 분할기(4a1내지 4a4)로 귀환 입력한다.
도 5에서 도시한 바와 같이, 클럭(P1)의 상승은 클럭 D(n-1)1의 상승으로부터의 내부 지연분의 지연으로 결정된다. 클럭(P2)의 상승은 클럭 D(n-1)1의 상승과 클럭 D(n-1)2의 상승 타이밍의 타이밍 분할과 내부 지연분의 지연으로 결정된다. 클럭(P3)의 상승은 클럭 D(n-1)2의 상승으로부터의 내부 지연분의 지연으로 결정된다. 클럭(P4)의 상승은 클럭 D(n-1)2의 상승과 클럭 D(n-1)1의 상승의 타이밍의 타이밍 분할과 내부 지연분의 지연에 의해 결정된다.
또한, 클럭 P2는 타이밍차 분할기(4a1)에 입력하여 클럭 P1의 하강을 제어하고 클럭 P3은 타이밍 분할기(4a2)에 입력하여 클럭 P2의 하강을 제어하고 클럭 P4는 타이밍 분할기(4a3)에 입력하여 클럭 P3의 하강을 제어하고, 클럭 P1은 타이밍 분할기(4a4)에 입력하여 클럭 P4의 하강을 제어한다.
따라서, 클럭 P1, P2, P3, P4는 그 주기가 클럭 D(n-1)1과 D(n-1)2와 같으며 거의 듀티 25%의 4상의 신호가 된다.
또한, 클럭 P1과 P3는 다중화 회로(4b1)에 입력하여 다중화되어 클럭 신호 Dn1으로서 출력된다. 클럭 P2와 P4는 다중화 회로(4b2)에 입력하여 다중화되며 클럭 신호 Dn2로서 출력된다. 클럭 Dn1과 Dn2는 그 주기가 클럭 D(n-1)1과 D(n-1)2의 1/2, 거의 듀티 50%의 2상 클럭이 된다.
다음에, 도 4에 이용한 타이밍차 분할기(4a1∼4a4)의 구체예를 도 6∼도 9를 이용해서 설명한다. 도 6∼도 9에서 MP11, MP21, MP31, MP41은 P 채널 MOS형 FET(이하, PMOS라 함), MN11, MN12, MN13, MN14, MN15, MN16, MN17, MN18, MN19, MN21, MN22, MN23, MN24, MN25, MN26, MN27, MN28, MN29, MN31, MN32, MN33, MN34, MN35, MN36, MN37, MN38, MN39, MN41, MN42, MN43, MN44, MN45, MN46, MN47, MN48, MN49는 N 채널 MOS형 FET(이하, NMOS라 함), CAP11, CAP12, CAP13, CAP21, CAP22, CAP23, CAP31, CAP32, CAP33, CAP41, CAP42, CAP43은 용량 소자이다.
도 6∼도 9에 도시한 타이밍차 분할기(4a1∼4a4)는 같은 소자 구성으로 이루어지며 1개의 2입력 NAND10, 1개의 인버터(11), 1개의 PMOS, 3조의 2개 직렬에 접속한 NMOS, 3조의 NMOS와 용량 소자로부터 구성되어 있다. 3개의 NAND는 전부 같은 게이트 폭으로 이루어지며 3조의 NMOS의 게이트폭과 용량 소자의 용량은 1 : 2 : 4의 사이즈비로 되어 있다.
접속은 일부분을 제외하고는 같기 때문에, 여기서는 우선 도 6, 도 7 공통의 접속의 설명을 행한다. PMOS MP11, 21의 소스는 전원 VCC에 접속하고 3조의 2개 직렬로 접속한 NMOS MN11∼16, 21∼26의 소스 및 3개 용량 소자 CAP11∼13, 21∼23의 각각 한쪽 전극은 GND에 접속한다. PMOS MP11, 21의 드레인, 3조의 2개 직렬로 접속한 NMOS MN11∼16, 21∼26의 드레인, 및 용량 소자 CAP11∼13, CAP21∼23에 접속한 NMOS MN17∼19, 27∼29의 용량 소자 CAP11∼13, 21∼23과 반대측의 전극은 모두 같이 공통 노드(도 6에서는 N12. 도 7에서는 N22)에 접속한다. 이 노드는 인버터(11)에 접속한다. 3조의 2개 직렬로 접속한 NMOSMN 17∼19, 27∼29의 GND에 가까운 측의 3개의 NMOS MN17∼19, 27∼29의 게이트 및 PMOS MP11, 21의 게이트는 2입력 NAND10의 출력측에 접속한다. 용량 소자에 접속한 NMOS MN17∼19, MN 27∼29의 게이트에는 제어 신호(7)가 입력하고 공통 노드의 부하를 제어 신호(7)로 가변으로 한다. 본 실시예에서는 NMOS MN17∼19, MN27∼29와 용량 소자 CAP11∼13, 21∼23과는 1 : 2 : 4의 사이즈비로 되어 있는 것에서 8단계로 조정할 수 있다. 3조의 2개 직렬에 접속한 NMOS의 GND에 먼 측의 3개의 NMOS의 게이트의 접속만이 도 6, 도 7에서 다른 접속으로 되어 있다. 도 6에서는 NMOS MN11의 게이트는 GND에 접속하고 MN12, 13의 게이트에는 클럭 D(n-1)1이 입력되도록 되어 있다. 도 7에서는 MN21의 게이트에는 클럭 신호 D(n-1)1이 입력하고 MN22, 23의 게이트에는 신호 D(n-1)2가 입력하도록 되어 있다.
다음에, 타이밍차 분할기(4a1∼4a4)의 내부 동작을 도 10을 이용해서 설명한다. 도 6과 도 8에 도시한 타이밍차 분할기(4a1, 4a3)는 입출력 신호 이외는 동일한 회로 구성이며, 도 7과 도 9에 도시한 타이밍 차분할기(4a2, 4a4)는 입출력 신호 이외는 동일한 회로 구성이기 때문에 도 6, 도 7에 도시한 타이밍차 분할기(4a1, 4a2)에 대해 설명한다.
도 6에 도시한 타이밍 차분할기(4a1)의 내부 동작에 대해서는 도 10의 t1 내지 t3 기간에 1주기로 되어 있기 때문에, 그 1주기 기간의 내부 노드 파형을 도시하고 있다. 우선, 클럭 P1의 상승 타이밍에 대해 설명한다. 클럭 D(n-1)1의 상승 엣지에 의해 노드 N12의 차지가 NMOS MN12, MN 13으로 방출되며, 그에 따라 노드 N12의 전위기 인버터(11)의 임계치에 도달한 곳으로 인버터(11)로부터의 클럭 P1의 엣지가 상승한다. 인버터(11)의 임계치에 도달한 곳까지 방출할 필요가 있는 노드 N12의 전하를 CV로 하고, NMOS MN12, MN 13의 차지 방출의 전류치를 각각 I로 하면 클럭 D(n-1)1으로부터 CV의 전하량을 2I의 전류로 제거한 결과, 즉
CV/2I
가 클럭 D(n-1)1의 상승 엣지로부터 클럭 P1의 상승까지의 타이밍을 나타낸다.
클럭 P1의 하강 타이밍은 2입력 NAND(10)의 출력이 Low가 됨으로써, PMOS MP11이 도통하고 노드 N12가 High로 충전되게 된다. 2입력 NAND(10)에는 클럭 D(n-1)2와 클럭 P2가 입력하고 클럭 D(n-1)2와 클럭 P2가 양자 High일 때만 출력은 Low가 된다. 실제, 클럭 P2가 High의 기간은 클럭 D(n-1)2가 High의 기간 내에 수습되므로 출력되는 클럭은 클럭 P2를 반전시킨 패턴이 되지만 파워가 on일 때에 클럭 P2의 초기치가 확정되지 않을 때에 사용하게 되므로 클럭 D(n-1)2와의 논리를 취하고 있다.
도 7에 도시한 타이밍차 분할기(4a2)의 내부 동작에 대해서도 도 10의 t1 내지 t3 기간에 1주기로 되어 있으므로, 그 1주기의 기간 내부 노드 파형을 도시하고 있다. 우선, 클럭 P2상승 타이밍에 대해 설명한다. 클럭 D(n-1)1의 상승 엣지로부터 시간 tCKn의 기간 노드 N22의 차지가 NMOS MN21로 방출되며, 시간 tCKn 후, 클럭 D(n-1)2상승 엣지로부터 노드 N22의 나머지 차지가 NMOS MN22, 23로 방출되며, 그에 따라 노드 N22의 전위가 인버터(11)의 임계치에 도달한 곳으로 클럭 P2의 엣지가 상승한다. 노드 N22의 전하를 CV로 하고 NMOS MN21, MN22, MN23의 차지 제거의 전류치를 각각 I로 하면 클럭 D(n-1)1로부터 CV의 전류를 tCKn의 기간 I의 전류로 방출하며 나머지 기간을 2I로 방출한 결과, 즉
tCKn+(CV-tCKn·I)/2I=CV+tCKn/2
가 클럭 D(n-1)1의 상승 엣지로부터 클럭 P2의 상승까지의 타이밍을 나타낸다. 따라서, 클럭 P1의 상승과의 타이밍 차를 보면, 정확히 tCKn/2가 된다.
클럭 P2하강 타이밍은 2입력 NAND(10)의 출력이 Low가 됨으로써, PMOS MP21이 도통하고 노드 N22가 High로 충전되게 된다. 2입력 NAND(10)에는 클럭 D(n-1)2과 클럭 P3가 입력하고, 클럭 D(n-1)2와 클럭 P3가 양자 High일 때만 출력은 Low가 된다.
다음에, 클럭 P3, P4에 대해 설명한다. 클럭 P1과 P3의 상승 타이밍 차는 클럭 D(n-1)1의 상승 엣지와 클럭 D(n-1)2의 상승 엣지 타이밍 차가 tCKn인 것에서, tCKn으로 된다. 따라서, 클럭 P2와 P3와의 상승 타이밍차도 1/2 tCKn이 된다. 마찬가지로, 클럭 P3과 P4, P4와 P1의 상승 타이밍차도 1/2 tCKn이 된다. 따라서, 전술한 바와 같이 클럭 P1, P2, P3, P4는 25%의 4상의 신호가 된다. 클럭 P1과 P3, P2와 P4가 각각 도 11에 도시한 NOR12와 인버터(13)로 이루어진 다중화 회로(4b1, 4b2)에서 다중화되어, 듀티 50%의 2상 클럭 신호가 된다.
클럭 P1의 상승에 대해 클럭 P2의 상승이 1/2 tCKn로 되기 위해서는 노드 N22의 전하를 tCKn의 기간 NMOS MN21에서 방출되어도 인버터(11)의 임계치에 도달하지 않는 조건, 즉
CV-tCKn·I 0
을 만족할 필요가 있다. 그런데, tCKn은 외부 클럭(1)의 주기로 설계 시에 미리 결정되어 있지 않고, I도 또한 디바이스 특성에 의해 변동된다. 그래서, CV치를 외부 클럭(1)의 주기 및 디바이스 특성에 따라 변경함으로써 대응하고 있다.
이미 설명한 바와 같이 용량 소자와 접속한 NMOS의 게이트(도 6에서는 MN17∼19)에는 제어 신호(7)가 입력하고 공통 노드(도 6에서는 N12)의 부하를 제어 신호(7)로 가변시킬 수 있다. 본 실시예에서는 NMOS와 용량 소자 모두 1 : 2 : 4의 사이즈비로 되어 있는 것에서 8단계로 조정할 수 있다. 또한, 동일하게 모두 설명한 바와 같이, 제어 신호(7)는 주기 검지 회로(6)에서 외부 클럭(1)의 주기 중의 링오실레이터 발신 회수를 카운터로 카운트하고, 카운트 수에 따른 값이다. 이 회로 구성에서는 외부 클럭(1)의 주기와 디바이스의 특성을 대표하는 링 오실레이터 주기의 상대적인 관계가 코드화되므로 외부 클럭(1)의 주기에 대한 동작 범위의 증대뿐만 아니라 디바이스의 특성 오차가 해소된다.
또한, 본실시예에서는 2상 클럭 체배 회로(51∼5n)를 직렬로 접속하고 있으며 각각의 입력 클럭 D1, D∼D(n-1)1, D(n-1)2의 주파수는 배(倍)씩 변화하기 때문에, CV값이 최적이 되도록 용량치를 2상 클럭 체배 회로(51∼5n) 간에 조정하고 있다.
이상 설명한 바와 같이, 본 실시예에서는 외부 클럭(1)을 2분주하고 2상 클럭을 생성함으로써 PLL, DLL 등의 피드백 회로를 사용하는 일 없이 체배 클럭을 만드는 것이 가능해졌다.
(실시예 2)
도 12는 본 발명의 실시예 2를 나타낸 회로도이다. 본 실시예는 1/4 분주기 (2), 4상 클럭 체배 회로(5), 클럭 합성 회로(3)와 주기 검지 회로(6)로 이루어지며 복수의 4상 클럭 체배 회로[5(5a1∼5an)]를 직렬로 접속한 구성이 되고 있다.
다음에 동작을 도 13을 이용하여 도시한다. 이 회로에서는 외부 클럭 신호(1)를 1/4 분주기(2)로 분주하여 4상 클럭 Q1, Q2, Q3, Q4, 를 생성하고, 이 클럭 Q1, Q2, Q3, Q4를 4상 클럭 체배 회로(5a1)에서 배주한 4상 클럭 Q11, Q12, Q13, Q14를 생성한다. 마찬가지의 과정을 4상 클럭 체배 회로(5a2∼5an)까지 반복하여, 2n 체배한 4상 클럭 Q1, Q2, Q3, Q4를 얻는다. 이 클럭 Q1, Q2, Q3, Q4를 클럭 합성 회로(8)에서 합성하여 체배 클럭(9b)을 얻는다.
여기서, 주기 검지 회로(6)는 고정된 단수의 링 오실레이터와 카운터로 구성되며, 외부 클럭(1)의 주기 중의 링오실레이터 발신 횟수를 카운터로 카운트하고, 카운트 수에 따라 제어 신호(7)를 출력하여, 4상 클럭 체배 회로(5) 중의 부하를 조정하게 되어 있다. 이 회로(6)에 의해 회로의 외부 클럭 주기의 동작 범위, 디바이스의 특성 변동이 해소된다.
다음에, 도 14를 이용해서 4상 클럭 체배 회로(5)의 내부의 구성에 대해 설명한다. 4상 클럭 체배 회로(5a1∼5an)는 동일한 구성으로 되어 있으며, 여기에서는 4상 클럭을 체배 출력하는 회로에 대해 설명한다. 4상 클럭 체배 회로(5)는 8조의 타이밍차 분할기(4a1∼4a8), 8조의 펄스폭 보정 회로(4c1∼4c8)와, 4상 다중화 회로(4b1∼4b4)로 구성되어 있다. 8조의 타이밍차 분할기(4a1∼4a8), 8조의 펄스폭 보정 회로(4c1∼4c8), 4조의 다중화 회로(4b1∼4b4)의 내부 회로에 대해서는 후술한다.
여기서는 4상 클럭 체배 회로(5n)의 내부의 접속 및 동작에 대해 도 14, 도 15를 이용하여 설명한다. 4상 클럭 체배 회로(5n)에는, 전단으로부터의 4상의 클럭 Q(n-1)1∼Q(n-1)4및 주기 검지 회로(6)로부터의 제어 신호(7)가 입력하고, 배주된 4상의 클럭 Qn1∼Qn4를 출력한다. 4상 클럭 체배 회로(5n)에서는 제어 신호(7)는 8조의 타이밍차 분할기(4a1∼4a8)에 입력하고, 클럭 Q(n-1)1∼Q(n-1)4는 타이밍 분할기(4a1, 4a3, 4a5, 4a7)에 각각 1신호씩 입력하고, 타이밍 분할기(4a2, 4a4, 4a6, 4a8)에는 각각 2신호씩 입력한다. 그리고, 8조의 클럭 T2∼T28이 8조의 타이밍 차분할기(4a1∼4a8)로부터 출력한다.
도 15에 도시된 바와 같이, 클럭 T21의 상승은 클럭 Q(n-1)1의 상승으로부터의 내부 지연분의 지연으로 결정된다. 클럭 T22의 상승은 클럭 Q(n-1)1의 상승과 클럭 Q(n-1)2의 상승 타이밍의 타이밍 분할과 내부 지연분의 지연으로 결정된다. 클럭 T23의 상승은 클럭 Q(n-1)2의 상승으로부터의 내부 지연분의 지연으로 결정된다. 클럭 T24의 상승은 클럭 Q(n-1)2의 상승과 클럭 Q(n-1)3의 상승 타이밍의 타이밍 분할과 내부 지연분의 지연으로 결정된다 클럭 T25의 상승은 클럭 Q(n-1)3의 상승으로부터의 내부 지연분의 지연으로 결정된다. 클럭 T26의 상승은 클럭 Q(n-1)3의 상승과 클럭 Q(n-1)4의 상승 타이밍의 타이밍 분할과 내부 지연분의 지연으로 결정된다. 클럭 T27의 상승은 클럭 Q(n-1)4의 상승으로부터의 내부 지연분 결정된다. 클럭 T28의 상승은 클럭 Q(n-1)4의 상승과 클럭 Q(n-1)1의 상승 타이밍의 타이밍 분할과 내부 지연분의 지연으로 결정된다. 클럭 T21과 T23은 펄스폭 보정 회로(216)에 입력하고, 펄스폭 보정 회로(4a1)에서는 클럭 T21에서 결정된 하강 엣지, 클럭 T23에서 결정되는 상승 엣지를 갖는 L펄스 P21을 출력한다. 마찬가지의 순서로 L펄스 P22∼P28이 생성된다. 따라서, 클럭 P21∼P28은 위상이 45도씩 어긋난 듀티 25%의 8상 L펄스군이 된다.
이 후, 클럭 P21과 위상이 180도 어긋난 클럭 P25는, 다중화 회로(4b1)에서 다중화 반전되어, 듀티 25%의 클럭 Qn1으로서 출력된다. 마찬가지의 순서로 클럭 Qn2∼Qn4가 생성된다. 따라서, 클럭 Qn1∼Qn4는 위상이 90도씩 어긋난 듀티 50%의 4상의 H 펄스군이 된다. 클럭 Qn1∼Qn4의 주기는 클럭 Q(n-1)1∼Q(n-1)4의 정확히 1/2이 된다. 즉, 클럭 Q(n-1)1∼Q(n-1)4로부터 클럭 Qn1∼Qn4를 생성하는 정도로 정확히 2배로 배주되게 된다.
다음에, 도 16, 도 17을 이용해서 타이밍차 분할기(4a1∼4a8)의 내부 회로에 대해 설명한다. 타이밍차 분할기(4a1∼4a8)는 완전히 같은 회로 구성을 갖기 때문에, 여기서는 타이밍차 분할기(4a1, 4a2)에 대해서만 설명한다. 도 16은 타이밍 차분할기(4a1), 도 17은 타이밍 차분할기(4a2)의 내부 회로도이다.
도 16과 도17은 입출력 신호 이외에는 완전히 같은 회로 구성이며 1개의 2입력 NOR, 1개의 인버터, 3조의 NMOS와 용량 소자로 구성되어 있다. 3조의 NMOS과 용량 소자는 NMOS와 용량 소자 모두 1 : 2 : 4의 사이즈비로 되어 있다. 여기서, MN51∼52, 61∼63은 N채널형 MOSFET, 14는 2입력 NOR, 15는 인버터, CAP 51∼53, 61∼63은 용량 소자이다.
3개 용량 소자 CAP51 내지 53, 61 내지 63의 각각 한쪽의 전극은, GND에 접속한다. 2입력 NOR(14)의 출력측, 및 용량 소자와 접속한 NMOSMN51 내지 52, 61내지 63의 용량 소자와 접속하지 않은 측의 전극은, 모두 동일한 공통 노드(도 15에서는 N51, 도 15에서는 N61)에 접속한다. 본 노드는, 인버터(15)의 입력측에 접속한다. 용량 소자와 접속한 NMOS의 MN51 내지 52, 61 내지 63의 게이트에는 제어 신호(7)가 입력하여, 공통 노드의 부하를 제어 신호(7)로 가변할 수 있다. 본 실시예에서도, NMOS의 게이트폭과 용량 소자의 용량은, 1 : 2 : 4의 사이즈비로 되어 있는 것에서, 8단계로 조정할 수 있다.
2입력 NOR14에의 입력 신호만이, 도 16, 도 17에서 상이하다. 도 16에서는, 2입력 NOR14에 동일한 2개의 클럭 Q(n-1)1이 입력되고, 도 17에서는 2입력 NOR14에 다른 클럭 Q(n-1)1과 클럭 Q(n-1)2가 입력된다. 도 16에서는, 클럭 Q(n-1)1과 제어 신호(7)가 입력되고, 클럭 T21이 출력된다. 도 17에서는 클럭 Q(n-1)1, Q(n-1)2와 제어 신호(7)가 입력되고, 클럭 T22가 출력된다.
다음에, 타이밍차 분할기(4a1)와 타이밍차 분할기(4a2)의 내부 동작을 도 18을 이용하여 설명한다.
도 16의 타이밍차 분할기(4a1)의 내부 동작에 대해서는, 도 18의 tc21로부터 tc24의 기간에 동작 부분이 완료하므로, 그 1기간의 내부 노드 파형을 도시하고 있다. 우선, 출력되는 클럭 T21의 상승 타이밍에 대해 설명한다. 클럭 Q(n-1)1의 상승 엣지에 의해 노드 N51의 차지가 NOR14로 방출되고 그에 따라, 노드 N51의 전위가 인버터(15) 임계치에 도달한 곳에서, 인버터(15)로부터 클럭 T21의 엣지가 상승한다. 인버터(15) 임계치에 도달한 곳까지 방출할 필요가 있는 노드 N51의 전하를 CV로 하여, NMOS 각각의 차지 방출의 전류치를 각각 I로 하면, 클럭 Q(n-1)1의 상승으로부터 CV의 전하량을 2I의 전류에서 방출된 결과, 즉
CV/2I
가 클럭 Q(n-1)1의 상승 엣지로부터 클럭 T21의 상승까지의 타이밍을 나타낸다. 클럭 T21의 상승 타이밍은, 클럭 Q(n-1)1이 Low가 되고, 2입력 NOR(14)의 출력측 노드 N51이 High로 충전되는 것에 따른 것이다.
도 17의 타이밍차 분할기(4a2)의 내부 동작에 대해서도, 도 18의 ta21로부터 ta24의 기간에서 동작 부분이 거의 완료하므로, 그 동작 기간의 내부 노드 파형을 도시하고 있다. 우선, 출력되는 클럭 T22의 상승 타이밍에 대해 설명한다. 클럭 Q(n-1)1의 상승 엣지로부터 시간 tCKn의 기간 노드 N61의 차지가 NMOS로 방출되고, 시간 tCKn 후, 클럭 Q(n-1)2의 상승 엣지로부터 노드 N61 나머지의 차지가 NMOS로 방출되며, 이에 따라 노드 N61의 전위가 인버터(15)의 임계치에 도달한 곳에서 클럭 T22의 엣지가 상승한다. 노드 N61의 전하를 CV로 하고, NMOS 각각의 차지 방출 전류치를 각각 I로 하면, 클럭 Q(n-1)1로부터 CV의 전하량을 tCKn의 기간 I의 전류로 방출하고, 나머지 기간을 2I에서 방출한 결과, 즉
tCKn + (CV-tCKn·1)/2I = CV + tCKn/2
가 클럭 Q(n-1)1의 상승 엣지로부터 클럭 T22의 상승까지의 타이밍을 나타낸다. 따라서, 클럭 T21의 상승과의 타이밍 차를 보면, 정확히 tCKn/2가 된다.
클럭 T22의 상승 타이밍은, 클럭 Q(n-1)1과 Q(n-1)2의 양쪽이 Low가 되고, 2입력 NOR14의 출력측 노드 N61이 High로 충전되는 것에 따른 것이다.
클럭 T23내지 T28에 대해서도 동일하게 설명되고, 클럭 T21내지 T28의 상승 타이밍차는, 각각 1/2tCKn이 된다.
펄스폭 보정 회로 4c1내지 4c8은 도 19에 도시한 바와 같이, 인버터(16)와 2입력 NAND(17)로 이루어지고, 상술한 바와 같이 위상이 45도씩 어긋난 듀티 25%의 8상의 L펄스(분할 신호)군 P21내지 P28을 생성한다.
다중화 회로(4b1내지4b4)는 도 20에 도시한 바와 같이, 2입력 NAND(18)로 이루어지고, 상술한 바와 같이 위상이 90도씩 어긋난 듀티 50%의 4상의 H 펄스(클럭)군 Qn1내지 Qn4를 생성한다. 클럭 Qn1내지 Qn4의 주기는 클럭 Q(n-1)1내지 Q(n-1)4의 정확히 1/2이 된다.
이상과 같이 본 실시예에서도, 공통 노드(도 15에서는, N61)의 부하를 가변으로 하는데 필요한 조건은, 실시예 1과 동일하므로, 동작 목적의 동일한 용량, NMOS를 조합하고 있다. 따라서, 본 실시예에서도 외부 클럭 신호(1)의 주기에 대한 동작 범위의 증대뿐만 아니라, 디바이스의 특성 변동이 해소된다.
이상 설명한 바와 같이, 본 실시예에서는 외부 클럭(1)을 4분주하고, 4상의 클럭을 미리 만듦에 따라, PLL, DLL 등의 피드백 회로를 사용하지 않고, 체배 클럭을 만드는 것이 가능해졌다. 또한 본 실시예에서는 4분주함으로써 NAND, NOR, 인버터등의 CMOS 기본 소자를 이용하여 완전히 스태틱한 단순한 회로로 체배 회로를 구성할 수 있다는 이점을 갖는다.
또, 이상의 실시예 1, 2에서는 이상의 클럭으로부터 이상의 체배 클럭, 4상의 클럭으로부터 4상의 체배 클럭을 생성하는 경우에 대해 설명했지만, 타이밍차 분할기를 트리형으로 병렬 접속함으로써, 클럭의 상(相)수를 2상, 4상, 8상으로 지수 함수적으로 증가하여, 보다 높은 주파수 성분을 발생시키는 것이 가능하다.
이상 설명한 바와 같이 본 발명에 따르면, 외부 클럭을 다상(多相)의 클럭으로 분주하고, 각 상의 중간 타이밍을 취함으로써, 체배한 클럭을 루프 구성을 이용하지 않고, 용이하게 생성할 수 있다.
따라서, 체배 클럭을 얻는 기간을 단축할 수 있고, 또한 필요한 클럭수를 미리 예측할 수 있기 때문에, 체배된 클럭을 사용할 때까지의 대기 시간을 대폭 삭감할 수 있다.

Claims (8)

  1. 외부 클럭을 체배(遞倍)하는 클럭 신호 제어 방법에 있어서,
    외부 클럭을 다상(多相)의 클럭으로 분주하고,
    분주된 상기 다상 클럭의 다른 위상 펄스 엣지의 입력 타이밍차를 분할하는 것을 특징으로 하는 것을 특징으로 하는 클럭 신호 제어 방법.
  2. 외부 클럭을 체배하는 클럭 신호 제어 방법에 있어서,
    외부 클럭을 다상의 클럭으로 분주하고,
    분주된 상기 다상 클럭의 다른 위상 펄스 엣지의 입력 타이밍차를 분할하고,
    상기 분할된 상이 다른 클럭을 다중화하여 상기 외부 클럭의 상을 배증(倍增)하는 것을 특징으로 하는 클럭 신호 제어 방법.
  3. 분주기와 다상 클럭 체배 회로를 갖고 클럭을 체배하는 클럭 신호 제어 장치에 있어서,
    상기 분주기는 외부 클럭을 다상의 클럭으로 분주하는 것이고,
    상기 다상 클럭 체배 회로는 상기 다상 클럭 중 다른 위상 클럭의 다른 상의 펄스를 n분할하는 타이밍차 분할기와, 동일 상의 펄스를 n분할하는 타이밍차 분할기와, 상기 n분할된 다른 상의 펄스를 다중화하는 다중화 회로를 갖고, 체배한 다상의 클럭을 출력하는 회로인 것을 특징으로 하는 클럭 신호 제어 장치.
  4. 제3항에 있어서,
    클럭 합성 회로를 갖고,
    상기 클럭 합성 회로는 상기 다중화 회로로부터 출력되는 다상 클럭을 합성하여 단상의 클럭을 생성하는 회로인 것을 특징으로 하는 클럭 신호 제어 장치.
  5. 제3항에 있어서,
    상기 다상 클럭 체배 회로는 복수 직렬 접속한 회로인 것을 특징으로 하는 클럭 신호 제어 장치.
  6. 제3항에 있어서,
    상기 타이밍차 분할기는 2 입력의 타이밍차를 임의의 비율로 분할하는 것을 특징으로 하는 클럭 신호 제어 장치.
  7. 제5항에 있어서,
    상기 타이밍차 분할기는 게이트폭을 다르게 한 MOS형 트랜지스터와 용량을 다르게 한 용량 소자를 조합시켜 구성한 것을 특징으로 하는 클럭 신호 제어 장치.
  8. 제5항 또는 제6항에 있어서,
    상기 게이트폭 및 용량을 조정함으로써, 배증 또는 체배의 비율을 임의로 설정하는 것을 특징으로 하는 클럭 신호 제어 장치.
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