KR19990001901A - 반도체 장치의 커패시터 제조방법 - Google Patents
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Abstract
본 발명은 커패시터의 제조공정을 간소화시킴으로써 생산성 향상 및 고집적화를 이루는데 적당한 반도체장치의 커패시터 제조방법에 관한 것으로서, 반도체 기판상에 제 1 실리콘 산화막과 실리콘 질화막 및 제 2 실리콘 산화막을 차례로 형성하는 단계와, 상기 제 2 실리콘 산화막상에 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 마스크로 이용하여 이방성 식각과 등방성 식각공정을 차례로 실시하여 상기 실리콘 질화막의 표면이 소정부분 노출되도록 상기 제 2 실리콘 산화막을 선택적으로 제거하는 단계와, 상기 포토레지스트 패턴을 마스크로 이용하여 반도체 기판의 표면이 소정부분 노출되도록 상기 실리콘 질화막 및 제 1 실리콘 산화막을 선택적으로 제거하여 콘택홀을 형성하는 단계와, 상기 포토레지스트 패턴을 제거하고 상기 콘택홀 내부와 그에 인접한 제 2 실리콘 산화막상에 하부전극을 형성하는 단계와, 그리고 상기 하부전극을 포함한 반도체 기판의 전면에 유전체막과 상부전극을 차례로 형성하는 단계를 포함하여 형성함을 특징으로 하는 한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로 특히, 공정을 간소화시키도록 한 반도체장치의 커패시터 제조방법에 과한 것이다.
일반적으로 반도체 메모리용 소자인 DRAM(Dynamic Random Access Memory)의 데이터 장소인 커패시터(Capacitor)의 제조공정이 복잡해지고 여러 공정을 수반하는 것은 필연적이다.
이러한 커패시터는 종래에는 배선중의 하나인 비트-라인(Bit-Line) 하부에 존재했으나 현재는 COB(Capacitor On Bit-line)의 형태를 이용하고 있다.
이하, 첨부된 도면을 참고하여 종래의 반도체장치의 커패시터 제조방법을 설명하면 다음과 같다.
도 1a 내지 도 1f는 종래의 반도체장치의 커패시터 제조방법을 나타낸 공정단면도이다.
도 1a에 도시한 바와같이 반도체 기판(11)상에 제1 실리콘 산화막(SiO2)(12)을 형성하고, 상기 제 1 실리콘 산화막(12)상에 제 1 포토레지스트(Photo Resist)(13)를 도포한 후, 노광 및 현상공정으로 제 1 포토레지스트(13)를 패터닝(Patterning)한다.
이어, 상기 패터닝된 제 1 포토레지스트(13)를 마스크로 이용하여 상기 반도체 기판(11)의 표면이 소정부분 노출되도록 상기 제 1 실리콘 산화막(12)을 선택적으로 제거하여 콘택홀(Contact Hole)(14)을 형성한다.
도 1b에 도시한 바와같이 상기 제 1 포토레지스트(13)를 제거하고, 상기 콘택홀(14)을 포함한 반도체 기판(11)의 전면에 제 2 실리콘 산화막을 형성한 후, 에치백 공정을 실시하여 상기 콘택홀(14) 양측면의 제 1 실리콘 산화막(12)에 측벽 스페이서(15)를 형성한다.
여기서 상기 측벽 스페이서(15)는 이후 공정등에서 배선의 접촉에 의한 숏트 마진(Short Margin)을 확보하기 위하여 형성한다.
도 1c에 도시한 바와같이 상기 측벽 스페이서(15)를 포함환 반도체 기판(11)의 전면에 제 1 폴리 실리콘(Polysilicon)(16) 및 제 3 실리콘 산화막(17)을 차례로 형성한다.
이어, 상기 제 3 실리콘 산화막(17)상에 제 2 포토레지스트(18)를 도포한 후, 노광 및 현상공정으로 제 2 포토레지스트(18)를 패터닝한다.
도 1d에 도시한 바와같이 상기 패터닝된 제 2 포토레지스트(18)를 마스크로 이용하여 상기 제 1 실리콘 산화막(12)의 표면이 노출되도록 상기 제 3 실리콘 산화막(17) 및 제 1 폴리 실리콘(16)을 선택적으로 제거하여 제 3 실리콘 산화막 패턴(17a) 및 제 1 폴리 실리콘 패턴(16a)을 형성한다.
도 1e에 도시한 바와같이 상기 제 2 포토레지스트(18)를 제거하고, 상기 반도체 기판(11)의 전면에 제 2 폴리 실리콘을 형성한 후, 전면에 에치백 공정을 실시하여 상기 제 3 실리콘 산화막 패턴(17a)과 제 1 폴리 실리콘 패턴(16a)의 양측면에 폴리 실리콘 측벽(19)을 형성한다.
이어, 상기 반도체 기판(11)의 전면에 제 3 포토레지스트(20)를 도포한 후, 노광 및 현상공정으로 제 3 포토레지스트(20)를 패터닝한다.
도 1f에 도시한 바와같이 상기 패터닝된 제 3 포토레지스트(20)를 마스크로 이용하여 상기 제 3 실리콘 산화막 패턴(17a)을 제거한다.
이어, 상기 제 3 포토레지스트(20)를 제거하고, 상기 폴리 실리콘 측벽(19) 및 제 1 폴리 실리콘 패턴(16a)을 포함한 반도체 기판(11)의 전면에 유전체막(21)과 플레이트 전극용 제 3 폴리 실리콘(22)을 형성한다.
여기서 상기 제 1 폴리 실리콘 패턴(16a)과 폴리 실리콘 측벽(19)은 커패시터의 스토리지노드이고, 제 1, 제 2, 제 3 폴리 실리콘(16,19,22)은 도우푸트(Doped) 폴리 실리콘이다.
그러나 이와같은 종래의 반도체장치의 커패시터 제조방법에 있어서 다음과 같은 문제점이 있었다.
즉, 3번의 포토 리소그패피(Photo Lithography) 공정등 많은 공정에의해 커패시터를 형성함으로써 공정 콘트롤(Control)하기가 어려우며 공기(TAT : Turn Around Time)가 길어 생산성 확보가 어렵다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 커패시터의 제조공정을 간소화시키는데 적당한 반도체장치의 커패시터 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1f는 종래의 반도체장치의 커패시터 제조방법을 나타낸 공정단면도
도 2a 내지 도 2e는 본 발명에 의한 반도체장치의 커패시터 제조방법을 나타낸 공정단면도
*도면의 주요 부분에 대한 부호의 설명*
31 : 반도체 기판 32 : 제 1 실리콘 산화막
33 : 실리콘 질화막 34 : 제 2 실리콘 산화막
35 : 제 1 포토레지스트 36 : 콘택홀
37 : 제 1 폴리 실리콘 37a : 스토리지노드
38 : 제 2 포토레지스트 39 : 유전체막
40 : 플레이트 전극
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체장치의 커패시터 제조방법은 반도체 기판상에 제 1 실리콘 산화막과 실리콘 질화막 및 제 2 실리콘 산화막을 차례로 형성하는 단계와, 상기 제 2 실리콘 산화막상에 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 마스크로 이용하여 이방성 식각과 등방성 식각공정을 차례로 실시하여 상기 실리콘 질화막의 표면이 소정부분 노출되도록 상기 제 2 실리콘 산화막을 선택적으로 제거하는 단계와, 상기 포토레지스트 패턴을 마스크로 이용하여 반도체 기판의 표면이 소정부분 노출되도록 상기 실리콘 질화막 및 제 1 실리콘 산화막을 선택적으로 제거하여 콘택홀을 형성하는 단계와, 상기 포토레지스트 패턴을 제거하고 상기 콘택홀 내부와 그에 인접한 제 2 실리콘 산화막상에 하부전극을 형성하는 단계와, 그리고 상기 하부전극을 포함한 반도체 기판의 전면에 유전체막과 상부전극을 차례로 형성하는 단계를 포함하여 형성함을 특징으로 하는 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체장치의 커패시터 제조방법을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2e는 본 발명에 의한 반도체장치의 커패시터 제조방법을 나타낸 공정단면도이다.
도 2a에 도시한 바와같이 반도체 기판(31)상에 제 1 실리콘 산화막(32)과 실리콘 질화막(33)과 제 2 실리콘 산화막(34)을 차례로 형성한다.
이어, 상기 제 2 실리콘 산화막(34)상에 제 1 포토레지스트(35)를 도포한 후, 노광 및 현상공정으로 제 1 포토레지스트(35)를 패터닝한다.
그리고 상기 패터닝된 제 1 포토레지스트(35)를 마스크로 이용하여 건식식각(Dry Etch)과 습식식각(Wet Etch)공정을 차례로 실시하여 상기 실리콘 질화막(33)의 표면이 소정부분 노출되도록 제 2 실리콘 산화막(34)을 선택적으로 제거한다.
이때 상기 제 2 실리콘 산화막(34)을 습식식각할 때 100 ~ 5000Å으로 식각한다.
도 2b에 도시한 바와같이 상기 제 1 포토레지스트(35)를 마스크로 이용하여 건식식각공정으로 상기 반도체 기판(31)의 표면이 소정부분 노출되도록 상기 실리콘 질화막(33) 및 제 1 실리콘 산화막(32)을 선택적으로 제거하여 콘택홀(36)을 형성한다.
도 2c에 도시한 바와같이 상기 제 1 포토레지스트(35)를 제거하고, 상기 콘택홀(36)을 포함한 반도체 기판(31)의 전면에 제 1 폴리 실리콘(37)을 형성한다.
이어, 상기 제 1 폴리 실리콘(37)상에 제 2 포토레지스트(38)를 도포한 후, 노광 및 현상공정으로 제 2 포토레지스트(38)를 패터닝한다.
도 2d에 도시한 바와같이 상기 패터닝된 제 2 포토레지스트(38)를 마스크로 이용하여 상기 제 1 폴리 실리콘(37)을 선택적으로 제거하여 커패시터의 스토리지 노드(37a)를 형성한다.
이때 상기 스토리지노드(37a)는 상기 제 2 실리콘 산화막(34)의 표면이 노출되도록 상기 제 2 포토레지스트(38)를 마스크로 이용하여 이방성 식각공정을 실시하여 형성한다.
도 2e에 도시한 바와같이 상기 제 2 포토레지스트(38)를 제거하고 상기 스토리지노드(37a)를 포함한 반도체 기판(31)의 전면에 유전체막(39)과 제 2 폴리 실리콘으로 커패시터의 플레이트 전극(40)을 형성한다.
이상에서 설명한 바와같이 본 발명에 의한 반도체장치의 커패시터 제조방법에 있어서 포토리소그래피 공정수를 단축함으로써 공기를 단축시키기 때문에 고집적화 및 생산성 향상을 시킬 수 있는 효과가 있다.
Claims (3)
- 반도체 기판상에 제 1 실리콘 산화막과 실리콘 질화막 및 제 2 실리콘 산화막을 차례로 형성하는 단계;상기 제 2 실리콘 산화막상에 포토레지스트 패턴을 형성하는 단계;상기 포토레지스트 패턴을 마스크로 이용하여 이방성 식각과 등방성 식각공정을 차례로 실시하여 상기 실리콘 질화막의 표면이 소정부분 노출되도록 상기 제 2 실리콘 산화막을 선택적으로 제거하는 단계;상기 포토레지스트 패턴을 마스크로 이용하여 반도체 기판의 표면이 소정부분 노출되도록 상기 실리콘 질화막 및 제 1 실리콘 산화막을 선택적으로 제거하여 콘택홀을 형성하는 단계;상기 포토레지스트 패턴을 제거하고 상기 콘택홀 내부와 그에 인접한 제 2 실리콘 산화막상에 하부전극을 형성하는 단계; 그리고상기 하부전극을 포함한 반도체 기판의 전면에 유전체막과 상부전극을 차례로 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체장치의 커패시터 제조방법.
- 제 1 항에 있어서,상기 제 2 실리콘 산화막의 등방성 식각량은 100 ~ 5000Å으로 식각함을 특징으로 하는 반도체장치의 커패시터 제조방법.
- 제 1 항에 있어서,상기 하부전극을 형성하는 단계에 있어서,상기 콘택홀을 포함한 반도체 기판의 전면에 폴리 실리콘을 형성하는 단계;상기 폴리 실리콘상에 일정한 간격을 갖는 포토레지스트 패턴을 형성하는 단계;상기 포토레지스트 패턴을 마스크로 이용하여 상기 제 2 실리콘 산화막의 표면이 노출되도록 이방성 식각공정을 실시하여 폴리 실리콘을 선택적으로 제거하는 단계를 포함하여 형성함을 특징으로 하는 반도체장치의 커패시터 제조방법.
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Cited By (1)
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|---|---|---|---|---|
| KR20010004794A (ko) * | 1999-06-29 | 2001-01-15 | 김영환 | 커패시터의 전하저장전극 구조및 그 형성방법 |
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1997
- 1997-06-18 KR KR1019970025374A patent/KR19990001901A/ko not_active Application Discontinuation
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| KR20010004794A (ko) * | 1999-06-29 | 2001-01-15 | 김영환 | 커패시터의 전하저장전극 구조및 그 형성방법 |
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