KR100382537B1 - 반도체소자의커패시터제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자에 관한 것으로 특히, 커패시터의 유효면적을 극대화하여 정전 용량을 증가시킴으로써 고집적화된 반도체 메모리 소자에 응용할 수 있도록 한 반도체 소자의 커패시터 제조방법에 관한 것이다.
이에 대한 본 발명의 반도체 소자의 커패시터 제조방법은 기판을 준비하는 단계, 상기 기판상에 제 1 절연막을 형성하는 단계, 상기 제 1 절연막상의 일정영역에 감광막 패턴을 형성하는 단계, 상기 감광막 패턴을 마스크로 이용하여 습식식각을 통해 상기 제 1 절연막을 표면으로부터 선택적으로 제거하여 트랜치를 형성하는 단계, 상기 감광막 패턴을 마스크로 이용하여 건식식각을 통해 상기 트랜치가 형성된 부분의 제 1 절연막을 선택적으로 제거하여 기판이 일정부분 노출되도록 노드 콘택홀을 형성하는 단계, 상기 감광막 패턴을 제거하고 전면에 제 1 도전층 및 제 2 절연막을 차례로 형성하는 단계, 상기 제 2 절연막 및 제 1 도전층을 선택적으로 제거하여 제 2 절연막 패턴 및 제 1 도전층 패턴을 형성하는 단계, 상기 제 2 절연막 패턴 및 제 1 도전층 패턴 양측면에 제 2 도전층 측벽을 형성하는 단계, 상기 제 2 절연막 패턴을 제거하고 전면에 유전체막 및 제 3 도전층을 형성하는 단계를 포함하여 형성함에 그 특징이 있다.
Description
본 발명은 반도체 소자에 관한 것으로 특히, 커패시터의 유효면적을 극대화하여 정전 용량을 증가시킴으로써 고집적화된 반도체 메모리 소자에 응용할 수 있도록 한 반도체 소자의 커패시터 제조방법에 관한 것이다.
이하, 첨부된 도면을 참조하여 종래의 반도체 소자의 커패시터 제조방법을 설명하면 다음과 같다.
도 1a - 도 1d는 종래의 반도체 소자의 커패시터 제조방법을 나타낸 공정단면도이다.
먼저, 도 1a에 도시된 바와 같이, 반도체 기판(11)상에 제 1 산화막(12)을 형성하고, 상기 제 1 산화막(12)상에 제 1 감광막(13)을 도포한 후, 노광 및 현상공정으로 패터닝하고, 상기 패터닝된 제 1 감광막(13)을 마스크로 하여 상기 반도체 기판(11)의 일정부분이 노출되도록 상기 제 1 산화막(12)을 선택적으로 제거하여 노드 콘택홀(Node Contact Hole)(14)을 형성한다.
이어서, 도 1b에 도시된 바와 같이, 상기 제 1 감광막(13)을 제거하고, 상기 노드 콘택홀(14)을 포함한 전면에 스토리지 노드용으로 제 1 폴리 실리콘층(15)을 형성한다.
그리고 상기 제 1 폴리 실리콘층(15)상에 평탄화용으로 제 2 산화막(16)을 형성하고, 상기 제 2 산화막(16)상에 제 2 감광막(17)을 도포한 후, 노광 및 현상공정으로 패터닝한다.
이어서, 도 1c에 도시된 바와 같이, 상기 패터닝된 제 2 감광막(17)을 마스크로 하여 상기 제 2 산화막(16)과 상기 제 1 폴리 실리콘층(15)을 선택적으로 제거하여 제 2 산화막 패턴(16a)을 형성한다.
이어, 상기 제 2 산화막 패턴(16a)을 포함한 전면에 제 2 폴리 실리콘층(도면에 도시하지 않음)을 증착하고, 에치백(Etch Back)공정을 실시하여 상기 제 2 산화막 패턴(16a) 양측면에만 남도록 선택적으로 제거하여 제 2 폴리 실리콘 측벽 (18)을 형성한다.
여기서, 상기 제 1 폴리 실리콘층(15)과 제 2 폴리 실리콘 측벽(18)은 커패시터의 스토리지 노드가 된다.
그리고 상기 제 1 폴리 실리콘층(15)과 제 2 폴리 실리콘 측벽(18)은 전기적으로 연결된다.
이어서, 도 1d에 도시된 바와 같이, 상기 제 2 산화막 패턴(16a)을 제거하고, 상기 스토리지 노드의 전표면에 유전체막(19)을 형성하고, 상기 유전체막(19)을 포함한 전면에 플레이트 전극(20)을 형성함으로써 커패시터를 완성한다.
그러나 이와 같은 종래의 반도체 소자의 커패시터의 제조방법에 있어서 다음과 같은 문제점이 있었다.
첫째, 제한된 영역에서 커패시터 용량을 증가시키는데 한계가 있다.
둘째, 도 1에서와 같이 콘택홀의 폭이 일정하지 않기 때문에 사진식각에서 공정여유도(Overlay Margin)가 감소한다.
셋째, 메모리 콘택 지름이 작기 때문에 공정진행이 어렵다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 메모리 콘택을 형성하는 공정을 개선하여 커패시터의 용량을 증가시키고, 공정여유도를 개선할 수 있는 반도체 소자의 커패시터 제조방법을 제공하는데 그 목적이 있다.
도 1a - 도 1d는 종래의 반도체 소자의 커패시터의 제조방법을 나타낸 공정단면도
도 2a - 도 2e는 본 발명의 반도체 소자의 커패시터의 제조방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 제 1 산화막
23 : 제 1 감광막 24 : 트랜치
25 : 노드 콘택홀 26 : 제 1 폴리 실리콘층
27 : 제 2 산화막 27a : 제 2 산화막 패턴
28 : 제 2 감광막 29 : 제 2 폴리 실리콘 측벽
30 : 유전체막 31 : 플레이트 전극
상기와 같은 목적을 달성하기 위한 반도체 소자의 커패시터의 제조방법은 기판을 준비하는 단계, 상기 기판상에 제 1 절연막을 형성하는 단계, 상기 제 1 절연막상의 일정영역에 감광막 패턴을 형성하는 단계, 상기 감광막 패턴을 마스크로 이용하여 습식식각을 통해 상기 제 1 절연막을 표면으로부터 선택적으로 제거하여 트랜치를 형성하는 단계, 상기 감광막 패턴을 마스크로 이용하여 건식식각을 통해 상기 트랜치가 형성된 부분의 제 1 절연막을 선택적으로 제거하여 기판이 일정부분 노출되도록 노드 콘택홀을 형성하는 단계, 상기 감광막 패턴을 제거하고 전면에 제 1 도전층 및 제 2 절연막을 차례로 형성하는 단계, 상기 제 2 절연막 및 제 1 도전층을 선택적으로 제거하여 제 2 절연막 패턴 및 제 1 도전층 패턴을 형성하는 단계, 상기 제 2 절연막 패턴 및 제 1 도전층 패턴 양측면에 제 2 도전층 측벽을 형성하는 단계, 상기 제 2 절연막 패턴을 제거하고 전면에 유전체막 및 제 3 도전층을 형성하는 단계를 포함하여 형성함에 그 특징이 있다.
이하, 첨부된 도면을 참조하여 본 발명의 반도체 소자의 커패시터 제조방법을 상세히 설명하면 다음과 같다.
도 2a - 도 2e는 본 발명의 반도체 소자의 커패시터의 제조방법을 나타낸 공정단면도이다.
본 발명의 반도체 소자의 커패시터의 제조방법은 먼저, 도 2a에 도시된 바와같이, 반도체 기판(21)상에 제 1 산화막(22)을 형성하고, 상기 제 1 산화막(22)상에 제 1 감광막(23)을 도포한 후, 노광 및 현상공정으로 패터닝(Pattering)하고,상기 패터닝된 제 1 감광막(23)을 마스크로 하여 습식식각(Wet Etch) 공정으로 상기 제 1 산화막(22)을 0.05㎛깊이로 트랜치(Trench)(24)를 형성한다.
이어서, 도 2b에 도시된 바와 같이, 상기 제 1 감광막(23)을 마스크로 하여 건식식각(Dry Etch) 공정으로 트랜치(24)가 형성된 부분의 제 1 산화막(22)을 선택적으로 제거하여 상기 반도체 기판(21)의 일정부분이 노출되도록 노드 콘택홀(Node Contact Hole)(25)을 형성한다.
이어서, 도 2c에 도시된 바와 같이, 상기 제 1 감광막(23)을 제거하고, 상기 노드 콘택홀(25)을 포함한 전면에 제 1 폴리 실리콘층(26)을 800Å 두께로 형성하고, 상기 제 1 폴리 실리콘층(26)상에 평탄화용 제 2 산화막(27)을 형성한다.
그리고 상기 제 2 산화막(27)상에 제 2 감광막(28)을 도포한 후, 상기 제 2 감광막(28)을 노광 및 현상공정으로 패터닝한다.
이어서, 도 2d에 도시된 바와 같이, 상기 패터닝된 제 2 감광막(28)을 마스크로 하여 상기 제 2 산화막(27)과 상기 제 1 폴리 실리콘층(26)을 선택적으로 제거하여 제 2 산화막 패턴(27a)을 형성한다.
그리고 상기 제 2 산화막 패턴(27a)을 포함한 전면에 제 2 폴리 실리콘(도면에 도시하지 않음)을 형성한 후, 에치 백(Etch Back)공정을 실시하여 상기 제 2 산화막 패턴(27a) 양측면에만 남도록 상기 제 2 폴리 실리콘을 선택적으로 제거하여 제 2 폴리 실리콘 측벽(29)을 형성한다.
이때, 상기 제 1 폴리 실리콘층(26)과 상기 제 2 폴리 실리콘 측벽(29)은 전기적으로 서로 연결되면서 커패시터의 스토리지 노드가 된다.
그리고 도 2e에 도시된 바와 같이, 상기 제 2 산화막 패턴(27a)을 제거하고, 상기 스토리지 노드의 표면에 유전체막(30)을 형성하고, 상기 유전체막(30)을 포함한 전면에 도전층(도면에 도시하지 않음)을 증착하고 선택적으로 제거하여 플레이트 전극(31)을 형성함으로써 커패시터를 완성한다.
이상에서 설명한 바와 같이 본 발명의 반도체 소자의 커패시터 제조방법은 다음과 같은 효과가 있다,
첫째, 메모리 콘택 형성시 0.05㎛ 정도를 습식식각하여 하부전극인 폴리 실리콘 증착함으로써 커패시터의 하부전극의 면적을 넓혀 커패시터의 용량을 증가시킨다.
둘째, 메모리 콘택의 크기가 작아 사진공정의 공정여유도가 증가한다.
Claims (3)
- 기판을 준비하는 단계;상기 기판상에 제 1 절연막을 형성하는 단계;상기 제 1 절연막상의 일정영역에 감광막 패턴을 형성하는 단계;상기 감광막 패턴을 마스크로 이용하여 습식식각을 통해 상기 제 1 절연막을 표면으로부터 선택적으로 제거하여 트랜치를 형성하는 단계;상기 감광막 패턴을 마스크로 이용하여 건식식각을 통해 상기 트랜치가 형성된 부분의 제 1 절연막을 선택적으로 제거하여 기판이 일정부분 노출되도록 노드 콘택홀을 형성하는 단계;상기 감광막 패턴을 제거하고 전면에 제 1 도전층 및 제 2 절연막을 차례로 형성하는 단계;상기 제 2 절연막 및 제 1 도전층을 선택적으로 제거하여 제 2 절연막 패턴 및 제 1 도전층 패턴을 형성하는 단계;상기 제 2 절연막 패턴 및 제 1 도전층 패턴 양측면에 제 2 도전층 측벽을 형성하는 단계;상기 제 2 절연막 패턴을 제거하고 전면에 유전체막 및 제 3 도전층을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 커패시터 제조방법.
- 제 1 항에 있어서,상기 제 1 도전층은 800Å 두께를 갖는 폴리 실리콘으로 형성함을 특징으로 하는 반도체 소자의 커패시터 제조방법.
- 제 1 항에 있어서,상기 트랜치는 0.05um깊이로 형성함을 특징으로 하는 반도체 소자의 커패시터 제조방법.
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