KR19980064811A - 반도체 메모리 소자의 내부 전압 발생 회로 - Google Patents

반도체 메모리 소자의 내부 전압 발생 회로 Download PDF

Info

Publication number
KR19980064811A
KR19980064811A KR1019970078577A KR19970078577A KR19980064811A KR 19980064811 A KR19980064811 A KR 19980064811A KR 1019970078577 A KR1019970078577 A KR 1019970078577A KR 19970078577 A KR19970078577 A KR 19970078577A KR 19980064811 A KR19980064811 A KR 19980064811A
Authority
KR
South Korea
Prior art keywords
voltage
internal voltage
internal
external
signal
Prior art date
Application number
KR1019970078577A
Other languages
English (en)
Other versions
KR100286765B1 (ko
Inventor
이호재
이경섭
배휘철
Original Assignee
김영환
현대전자산업 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대전자산업 주식회사 filed Critical 김영환
Publication of KR19980064811A publication Critical patent/KR19980064811A/ko
Application granted granted Critical
Publication of KR100286765B1 publication Critical patent/KR100286765B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31701—Arrangements for setting the Unit Under Test [UUT] in a test mode
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/143—Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

본 발명은 번-인 모드시의 워드라인 구동능력을 향상시킬 수 있는 반도체 메모리소자의 내부전압 발생회로에 관한 것으로서, 외부전압을 입력하고, 입력된 외부전압이 번-인모드시의 고전압인가를 검출하여 고전압 검출신호를 출력하는 고전압 검출수단과; 외부로부터 인가되는 구동신호에 의해 구동되고, 상기 전압 검출수단으로부터 고전압 검출신호에 따라서 특정 고전압의 내부전압을 발생하거나 또는 입력되는 외부전압보다 낮은 내부전압을 발생하는 내부전압 발생수단을 포함한다.

Description

반도체 메모리소자의 내부전압 발생회로
본 발명은 본 발명은 반도체 메모리소자에 관한 것으로서, 특히 내부전원을 사용하는 메모리소자에 있어서 번-인(burn-in)모드시 워드라인에 고전압의 내부전압을 인가할 수있는 반도체 메모리소자의 내부전압 발생회로에 관한 것이다.
일반적으로, 반도체 메모리소자의 파워는 외부로부터 일정 전원전압(Vext)를 받아 내부 전원전압 발생회로를 통해 외부 전원전압(Vext) 보다 낮은 내부 전원전압(Vint)을 만들어 사용한다.
즉, 도 6 에 도시된 바와같이, 4-6V 의 외부 전압(Vext)이 인가되는 경우, 반도체 메모리소자의 내부회로에 3.3V 의 내부 전압(Vint)이 인가되어진다. 한편, 8V 의 외부 전압(Vext)이 인가되는 경우, 반도체 메모리소자의 내부회로에 5.0V 의 내부 전압(Vint)이 인가되어진다.
그러나, 상기와 같이 외부전압(Vext)을 입력하여 이보다 낮은 내부전압(Vint)을 만들어 내부회로에서 사용하는 반도체 메모리소자의 경우, 번-인 모드시에 8V 의 외부전압(Vext)이 인가되지만, 8V 의 외부전압(Vext)이 5V 의 내부전압(Vint)으로 되어 워드라인(word line, W/L)에 인가되게 된다.
따라서, 번-인 모드시에는 외부전압(Vext)보다 3V 정도 낮은 내부전압(Vint)이 워드라인에 걸리게 되어 스트레스 효과가 떨어지기 때문에 워드라인 구동능력이 저하되는 문제점이 있었다.
본 발명은 번-인 모드시 특정값이상의 외부전압이 인가되면 이에 상응하는 고전압의 내부전압을 발생하여 워드라인을 구동시켜 줌으로써 구동효율을 향상시킬 수 있는 반도체 메모리소자의 내부전압 발생회로를 제공하는 데 그 목적이 있다.
도 1은 본 발명의 실시예에 따른 반도체 메모리소자의 내부전압 발생회로의 블럭도,
도 2 는 도 1 의 고압 검출부의 블럭도,
도 3 은 도 2 의 고압 검출부의 상세 회로도,
도 4 는 도 1 의 내부전압 발생부의 블록도,
도 5 는 도 4 의 내부전압 발생부의 상세 회로도,
도 6 은 종래의 반도체 메모리소자의 내부전압 발생회로의 출력파형도,
도 7 은 본 발명의 실시예에 따른 반도체 메모리소자의 내부전압 발생회로의 출력 파형도,
(도면의 주요 부분에 대한 부호의 설명)
21 : 판별부 22 : 제1내부전압 발생부
23 : 제어부 24 : 제2내부전압 발생부
MP21 - MP24 : PMOS 트랜지스터 MN21 - MN24 : NMOS 트랜지스터
NA21 : 낸드 게이트 IN21 : 인버터
상기 목적을 달성하기 위하여, 본 발명은 외부전압을 입력하고, 입력된 외부전압이 번-인모드시의 고전압인가를 검출하여 고전압 검출신호를 출력하는 고전압 검출수단과; 외부로부터 인가되는 구동신호에 의해 구동되고, 고전압 검출수단으로부터의 검출신호에 따라서 입력되는 외부전압보다 높은 번인모드용 특정 고전압의 내부전압을 발생하거나 또는 입력되는 외부전압보다 낮은 내부전압을 발생하는 내부전압 발생수단을 포함하는 반도체 메모리소자의 내부전압 발생회로를 제공하는 것을 특징으로 한다.
본 발명의 실시예에 따른 반도체 메모리소자의 내부전압 발생회로에 있어서, 고전압 검출수단은 외부전압을 분압하는 전압분압수단과; 분압수단의 분압전압과 기준전압을 비교하기 위한 비교수단과; 비교수단의 출력신호에 따라서 고전압 검출신호를 발생하기 위한 검출신호 발생수단으로 이루어지는 것을 특징으로 한다.
본 발명의 실시예에 따른 반도체 메모리소자의 내부전압 발생회로에 있어서, 전압 검출수단의 전압분압수단은 기준전압이 게이트에 인가되고 소오스가 접지된, 전류 소오스로서 작용하는 제1NMOS 트랜지스터과; 게이트가 제1NMOS 트랜지스터의 드레인에 공통 접속되고 제1NMOS 트랜지스터의 드레인와 외부전압사이에 직렬연결된 제1내지 제3PMOS 트랜지스터로 이루어져서, 공통 연결된 제3PMOS 트랜지스터와 제1NMOS 트랜지스터의 드레인을 통해 분압전압을 발생하는 것을 특징으로 한다.
본 발명의 실시예에 따른 반도체 메모리소자의 내부전압 발생회로에 있어서, 전압 검출수단의 비교수단은 각각 소오스에 외부전압이 인가되는 전류 미러용 제4 내지 제5PMOS 트랜지스터와; 게이트에 전압 분압수단의 출력신호가 인가되고 드레인이 제4PMOS 트랜지스터의 드레인에 연결되는 제2NMOS 트랜지스터와; 게이트에 기준전압이 인가되며 드레인이 제6PMOS 트랜지스터의 드레인에 연결되는 제3NMOS 트랜지스터와; 기준전압이 게이트에 인가되고 드레인이 제2 및 제3NMOS 트랜지스터의 소오스에 연결되며, 소오스가 접지된 제4NMOS 트랜지스터로 이루어져서, 공통 연결된 제4PMOS 트랜지스터와 제2NMOS 트랜지스터의 드레인을 통해 비교수단의 출력신호를 발생하는 것을 특징으로 한다.
본 발명의 실시예에 따른 반도체 메모리소자의 내부전압 발생회로에 있어서, 전압 검출수단의 검출신호 발생수단은 외부전압이 소오스에 인가되고 비교수단의 출력신호가 게이트에 인가되는 제6PMOS 트랜지스터와; 드레인이 상기 제6PMOS 트랜지스터의 드레인과 연결되고 소오스가 접지되며 게이트에 기준전압이 인가되는 제5NMOS 트랜지스터로 이루어져서, 공통 연결된 제6PMOS 트랜지스터와 제4NMOS 트랜지스터의 드레인을 통해 검출신호를 출력하는 것을 특징으로 한다.
본 발명의 실시예에 따른 반도체 메모리소자의 내부전압 발생회로에 있어서, 고전압 검출수단은 검출신호 발생수단의 고전압 검출신호를 내부전압 발생수단으로 인가하기 위한, 다수의 인버터를 구비한 버퍼수단을 더 포함하는 것을 특징으로 한다.
본 발명의 실시예에 따른 반도체 메모리소자의 내부전압 발생회로에 있어서, 내부전압 발생수단은 구동신호에 따라서 고전압검출수단의 검출신호로부터 고전압이 검출되었는가를 판별하여 판별신호를 출력하기 위한 판별수단과; 판별수단의 반별신호에 따라서 외부전압보다 높은 번인모드용 고전압의 내부전압을 발생하기 위한 제1발생수단과; 콘트롤신호에 따라서 외부전압보다 낮은 내부전압을 발생하기 위한 제2발생수단과; 구동신호에 따라서 제2발생수단을 제어하기 위한 제어신호를 발생하기 위한 제어수단으로 이루어지는 것을 특징으로 한다.
본 발명의 실시예에 따른 반도체 메모리소자의 내부전압 발생회로에 있어서, 내부전압 발생수단의 판별수단은 외부 구동신호와 고전압 검출수단으로부터의 고전압 검출신호를 입력하는 낸드 게이트와; 낸드 게이트의 출력을 반전시켜 상기 제1발생수단으로 인가하기 위한 인버터로 이루어지는 것을 특징으로 한다.
본 발명의 실시예에 따른 반도체 메모리소자의 내부전압 발생회로에 있어서, 내부전압 발생수단의 제1발생수단은 판별수단의 판별신호가 게이트에 인가되고 소오스가 접지되는 제1NMOS 트랜지스터와; 게이트가 제1NMOS 트랜지스터의 트레인에 연결되고 소오스에 고전압이 인가되며 드레인을 통해 번인모드용 고전압의 내부전압을 발생하는 제1PMOS 트랜지스터로 이루어지는 것을 특징으로 한다.
본 발명의 실시예에 따른 반도체 메모리장치의 내부전압 발생회로에 있어서, 제어수단은 구동신호가 게이트에 인가되고 소오스에 외부전압이 인가되며 제1발생수단이 드레인에 연결되는 제2PMOS 트랜지스터와; 소오스에 상기 외부전압이 각각 인가되는 전류 미러용 제3 및 제4PMOS 트랜지스터와; 드레인이 제3PMOS 트랜지스터의 드레인에 연결되며 기준전압에 게이트에 인가되는 제2NMOS 트랜지스터와; 드레인이 제4PMOS 트랜지스터의 드레인에 연결되며 게이트에 제1발생수단으로부터 발생되는 내부전압이 인가되는 제3NMOS 트랜지스터와; 상기 제2 및 제3NMOS 트랜지스터의 소오스에 드레인이 공통 연결되고 게이트에 외부로부터 구동신호가 인가되며 소오스가 접지된 제4NMOS 트랜지스터로 이루어져서, 콘트롤신호가 공통 연결된 제3PMOs 트랜지스터와 제2NMOS 트랜지스터의 드레인을 통해 발생하는 것을 특징으로 한다.
본 발명의 실시예에 따른 반도체 메모리소자의 내부전압 발생회로에 있어서, 상기 전압검출수단은 외부전압이 7V 이상일 때 번-인모드로 판단하여 상기 고전압 검출신호를 출력하고, 상기 내부전압 발생수단은 상기 외부전압이 고전압일 경우 상기 내부전압으로 8V 의 특정 고전압을 발생하는 것을 특징으로 한다.
또한, 본 발명은 외부전압을 입력하고, 입력된 외부전압이 번-인모드시의 고전압인가를 검출하여 검출신호를 출력하는 고전압 검출수단과; 외부로부터 인가되는 구동신호에 의해 구동되고, 고전압 검출수단의 고전압 검출신호로부터 고전압이 검출되었는가를 판별하여 판별신호를 출력하기 위한 판별수단과; 판별수단의 반별신호에 따라서 외부전압보다 높은 번인모드용 고전압의 내부전압을 발생하기 위한 제1발생수단과; 콘트롤신호에 따라서 외부전압보다 낮은 내부전압을 발생하기 위한 제2발생수단과; 구동신호에 따라서 제2발생수단을 제어하기 위한 제어신호를 발생하기 위한 제어수단으로 이루어지져서, 고전압 검출수단이 하이상태의 고전압 검출신호를 출력하면 내부전압 발생수단의 판별수단은 하이상태의 판별신호를 발생하며 제1발생수단은 하이상태의 판별신호에 의해 인에이블되어 외부전압보다 높은 번-인 모드용 내부 전압으로 발생하고, 그렇지 않으면 제어수단이 로우상태의 제어신호를 발생하여 제2발생수단을 인에이블시켜 외부전압보자 낮은 낮은 내부전압을 발생하는 반도체 메모리소자의 내부전압 발생회로를 제공하는 것을 특징으로 한다.
또한, 본 발명은 외부전압을 분압하고, 기준전압과 분압된 전압을 비교하며, 비교결과에 따라 고전압 검출신호를 발생하는 고전압 검출수단과; 외부로부터 인가되는 구동신호에 의해 구동되어, 고전압 검출수단에 의해 고전압이 검출되었는가를 판별하며, 판별결과에 따라 번인모드용 특정 고전압의 내부전압을 발생하거나 또는 입력되는 외부전압보다 낮은 내부전압을 발생하는 내부전압 발생수단을 포함하는 반도체 메모리소자의 내부전압 발생회로를 제공하는 것을 특징으로 한다.
본 발명의 반도체 메모리소자의 내부전압 발생회로는 외부전압으로 일정치이상의 고전압이 인가되는가를 검출하고, 검출결과에 따라 고전압이 인가되는 경우에는 번-인 모드로 인식하여 특정의 8V 의 내부전압으로 발생하고, 고전압이 인가되지 않은 경우에는 외부전압보다 낮은 외부전압을 발생한다. 그러므로, 번-인 모드시 워드라인의 스트레스를 증가시켜 워드라인 구동효율을 증대시킨다.
이하 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명한다.
도 1 은 본 발명의 실시예에 따른 반도체 메모리소자의 내부전압 발생회로의 블록도를 도시한 것이다. 도 1 을 참조하면, 본 발명의 실시예에 따른 반도체 메모리소자는 외부전압(Vext)를 입력으로 하는 고전압 검출부(10)와, 상기 고전압 검출부(10)로부터 출력되는 검출신호(DET)에 따라서 내부전압(Vint)을 발생하는 내부전압 발생부(20)를 포함한다.
상기 고전압 검출부(10)는 외부전압(Vext)을 입력하고, 입력된 외부전압이 번-인모드시의 고전압인가를 검출하여 고전압 검출신호(DET)를 상기 내부전압 발생부(20)로 인가한다. 이러한 고전압 검출부(10)는 도 2 에 도시된 바와같이, 외부전압(Vext)을 분압하는 전압분압부(11)와, 상기 전압 분압부(11)의 분압전압과 기준전압(VR)을 비교하는 비교부(12)와, 상기 비교부(12)의 출력신호를 입력하여 검출신호를 출력하는 검출신호 발생부(13)와, 상기 검출신호 발생부(13)의 검출신호(DET)를 내부전압 발생부(20)에 제공하기 위한 버퍼(14)로 이루어졌다.
상기 고전압 검출부(10)의 상세도가 도시된 도 3 을 참조하면, 전압분압부(11)는 기준전압(VR)이 게이트에 인가되고 소오스가 접지된 NMOS 트랜지스터(MN11)과, 게이트가 상기 NMOS 트랜지스터(MN11)의 드레인에 공통 연결되며 외부전압(Vext)과 상기 NMOS 트랜지스터(MN11)의 드레인사이에 직렬연결되어 분압전압을 상기 비교부(12)로 발생하는 다수의 PMOS 트랜지스터(MP11-MP13)으로 이루어진다. 상기 전압분압부(11)는 노드(A) 즉, 공통 연결된 PMOS 트랜지스터(MP13)과 NMOS 트랜지스터(MN11)의 드레인을 통해 분압전압을 출력한다.
상기 전압 검출부(10)의 비교부(12)는 각각 소오스에 외부전압(Vext)이 인가되고 게이트가 공통 접속된, 전류 미러로 작용하는 PMOS 트랜지스터(MP14, MP15)와, 게이트에 각각 전압 분압부(11)의 분압전압과 기준전압(VR)이 인가되고 드레인이 각각 PMOS 트랜지스터(MP14, MP15)의 드레인에 접속되는 NMOS 트랜지스터(MN12, MN13)와, 기준전압(VR)이 게이트에 인가되고 드레인이 NMOS 트랜지스터(MN12, MN13)의 소오스에 연결되며 소오스가 접지된, 전류 소오스로 작용하는 NMOS 트랜지스터(MN14)로 이루어진다.
상기 비교부(12)는 노드(B), 즉 공통 연결된 PMOS 트랜지스터(MP14)와 NMOS 트랜지스터(MN12)의 드레인을 통해 비교결과에 따른 출력신호를 발생한다.
상기 고전압 검출부(10)의 검출신호 발생부(13)는 외부전압(Vext)이 소오스에 인가되고 상기 비교부(12)의 출력신호가 게이트에 인가되는 PMOS 트랜지스터(MP16)와, 소오스가 접지되며 게이트에 기준전압(VR)이 인가되며 드레인이 상기 PMOS 트랜지스터(MP16)의 드레인과 연결되는 NMOS 트랜지스터(MN15)로 이루어진다. 상기 검출신호 발생부(13)는 외부전압(Vext)이 번-인모드용 고전압으로 검출되는 경우에는 노드(C) 즉, NMOS 트랜지스터(MN15)와 PMOS 트랜지스터(MP16)의 드레인을 통해 하이상태의 검출신호를 출력한다.
상기 전압 검출부(10)의 버퍼(14)는 상기 검출신호 발생부(13)에서 출력된 고전압 검출신호(DET)를 상기 내부전압 발생부(20)로 출력하는 다수의 인버터(IN11, IN12)로 이루어진다.
상기 내부전압 발생부(20)는 외부로부터 인가되는 구동신호인 액티브신호(ACT)에 의해 구동된다. 상기 고전압 검출부(10)로부터 하이상태의 검출신호(DET)가 인가되는 경우에는 내부전압 발생부(20)는 내부회로 즉 워드라인(W/L)에 번-인 모드용 특정 고전압의 내부전압(Vint1)을 발생하고, 상기 고전압 검출부(10)로부터 고전압 검출신호(DET)가 인가되지 않는 경우에는 내부회로에 외부전압(Vext)보다 낮은 내부전압(Vint2)을 발생한다.
상기 내부전압 발생부(20)는 도 4 에 도시된 바와같이, 외부로부터 인가되는 구동신호인 액티브신호(ACT)에 따라서 상기 고전압 검출부(10)로부터 검출신호(DET)로부터 고전압이 검출되었는가를 판별하여 판별신호를 발생하는 판별부(21)과; 상기 판별부(21)의 판별결과, 외부전압(Vext)으로 일정전압이상의 고전압이 인가되는 경우에는 번-인 모드용 특정 고전압의 내부전압(Vint1)을 발생하는 제1내부전압 발생부(22)과; 고전압이 인가되지 않는 경우에는 제어신호(CS)에 따라서 외부전압보다 낮은 내부전압(Vint2)을 발생하는 제2내부전압발생부(24)과; 고전압이 인가되지 않는 경우에는 상기 제2내부전압 발생부(24)를 인에이블시켜 주기위한 제어신호(CS)를 발생하는 제어부(23)를 포함한다.
도 5 을 참조하면, 상기 내부전압 발생부(20)의 판별부(21)는 외부로부터 액티브신호(ACT)와 상기 고전압 검출부(10)로부터의 고전압 검출신호(DET)를 입력하는 낸드 게이트(NA21)와, 상기 낸드 게이트(NA21)의 출력을 반전시켜 판별신호를 발생하기 주기위한 인버터(IN21)로 이루어진다.
상기 내부전압 발생부(20)의 제1내부전압 발생부(22)는 상기 판별수단(21)의 상기 인버터(IN21)의 출력 즉, 판별신호가 게이트에 인가되고, 소오스가 접지되는 NMOS 트랜지스터(MN24)와, 게이트는 상기 NMOS트랜지스터(MN24)의 드레인에 연결되며, 소오스에 외부전압(Vext)이 인가되며 드레인으로 번-인 모드용 고전압의 내부전압(Vint1)을 발생하는 PMOS 트랜지스터(MP24)로 이루어진다.
상기 내부전압 발생부(20)의 제어부(23)는 제1내부전압 발생부(22)이 인에이블되어 번-인모드용 고전압을 내부전압(Vint1)으로 발생하는 경우에는 제2내부전압 발생수단(24)을 디스이에이블시키고 제1내부전압 발생수단(22)이 디스에이블되는 경우에는 제2내부전압 발생부(24)를 인에이블시켜 외부전압보다 낮은 내부전압(Vint2)을 발생하기 위한 수단이다.
제어부(23)는 외부 구동신호(ACT)가 게이트에 인가되고 소오스에 외부전압(Vext)이 인가되며 드레인이 상기 제1내부전압 발생부(22)의 PMOS 트랜지스터(MP24)의 게이트에 연결되는 PMOS 트랜지스터(MP21)와, 소오스에 외부전압(Vext)이 인가되는 전류미러용 PMOS 트랜지스터(MP22, MP23)와, 드레인이 상기 PMOS 트랜지스터(MP22)의 드레인에 접속되고 게이트에 기준전압(VR)이 인가되는 NMOS 트랜지스터(MN21)와, 드레인이 상기 PMOS 트랜지스터(MP23)의 드레인에 연결되며, 게이트에 제1내부전압 발생부(22)로부터 발생된 내부전압(Vint1)이 인가되는 NMOS 트랜지스터(MN22)와, 상기 NMOS 트랜지스터(MN21, MN22)의 소오스에 드레인이 공통 연결되고 게이트에 외부 구동신호인 액티브신호(ACT)가 인가되는 전류 소오스용 NMOS 트랜지스터(MN23)로 구성된다.
상기 내부전압 발생부(20)의 제2내부전압 발생부(24)는 외부전압(Vext)을 입력하여 이 외부전압(Vext)보다 낮은 내부전압을 발생하는 일반적인 내부전압 발생기와 구성 및 동작이 동일하다. 제2내부전압 발생부(24)는 제어수단(CS)으로부터 로우상태의 제어신호가 인가되는 경우에는 인에이블되어 내부전압(Vint2)을 발생하고, 제어수단(23)으로부터 하이상태의 제어신호가 인가되는 경우에는 디스에이블되어 동작하지않는다.
상기한 바와같은 구조를 갖는 본 발명의 반도체 메모리소자의 워드라인 구동회로의 동작을 도 7 의 파형도를 참조하여 설명하면 다음과 같다.
외부전압(Vext)이 인가되면 전압분압부(11)는 외부전압(Vext)을 볼테이지 디바이더용 PMOS 트랜지스터(MP11-MP13) 및 NMOS 트랜지스터(MN11)를 이용하여 전압분배한다. 노드(A)에는 전압분배에 따른 전압이 걸리게 된다.
이때, 외부전압(Vext)으로 번-인모드를 위해 7V 이상의 고전압이 인가되는 경우에는 볼테이지 디바이더(voltage divider)용 PMOS 트랜지스터(MP11-MP13)와 NMOS 트랜지스터(NM11)에 의해 노드(A)에 3.3V 이상이 걸리도록 상기 PMOS 트랜지스터(MP11-MP13)와 NMOS 트랜지스터(MN11)의 크기를 조절한다.
따라서, 외부전압(Vext)으로 번-인 모드용 7V 이상의 고전압이 인가되는 경우에는 노드(A)에 3.3V 이상의 전압이 걸리게 되고, 이에 따라 비교부(12)의 NMOS 트랜지스터(MN12)가 턴온된다. 따라서, 노드(B)는 상대적으로 로우상태로 되고, 이에 따라 PMOS 트랜지스터(MP16)가 턴온되므로 검출신호 발생수단(13)은 번-인 모드용 고전압이 외부전압(Vext)으로 인가되었음을 나타내는 하이상태의 검출신호를 노드(C)를 통해 발생하게 된다.
상기 검출신호 발생부(13)의 노드(C)의 하이상태 검출신호는 버퍼(14)에 인가되고, 버퍼(14)는 인버터(IN11, IN12)를 통해 하이상태의 검출신호(DET)를 내부전압 발생부(20)로 발생하게 된다.
상기 고전압 검출부(10)로부터 출력된 하이상태의 검출신호(DET)는 내부전압 발생부(20)의 판별부(21)에 인가되고, 검출신호(DET)와 구동신호(ACT)를 입력으로 하는 낸드 게이트(NA21)의 출력은 로우상태로 된다.
따라서, 낸드 게이트(NA21)의 출력은 인버터(IN21)를 통해 반전되어 제1내부전압 발생부(22)의 NMOS 트랜지스터(MN24)의 게이트에 인가되므로 턴온되고, 이에 따라 PMOS 트랜지스터(MP24)를 턴온된다. 그러므로, 내부전압(Vint1)으로 외부전압(Vext)보다 높은 고전압이 내부회로의 워드라인(W/L)으로 제공된다. 즉, 본 발명의 내부전압 발생회로는 도 7 에 도시된 바와같이 외부전압(Vext)으로 번-인 테스트용 7V 이상의 고전압이 되면 내부전압(Vint1)으로 8V 의 고전압을 발생하게 된다.
이때, 제어부(23)의 NMOS 트랜지스터(MN22)의 게이트에는 제1내부전압 발생부(22)로부터 고전압의 내부전압(Vint1)이 인가되어 턴온되고, 이에 따라 NMOS 트랜지스터(MN21)의 드레인 노드는 하이상태로 된다. 따라서, 제어부(23)는 하이상태의 제어신호(CS)를 제2내부전압 발생부(24)로 발생하여 디스에이블시킨다.
한편, 7V 이하의 외부전압(Vext)이 인가되는 경우, 전압검출부(10)의 전압 분압부(11)에 의해 노드(A)에는 3.3V 이하의 전압이 걸리게 되고, 이에 따라 NMOS 트랜지스터(MN12)가 턴오프된다. 따라서, 비교부(20)의 노드(B)는 상대적으로 하이상태로 되어 PMOS 트랜지스터(MP16)가 턴오프된다.
그러므로, 검출신호 발생수단(13)의 노드(C)는 로우상태로 되어 버퍼(14)는 로우상태의 고전압 검출신호(DET)를 출력하게 된다.
상기 고전압 검출부(10)로부터 로우상태의 고전압 검출신호(DET)가 상기 내부전압 발생부(20)로 인가되면, 판별부(21)의 낸드 게이트(NA21)의 출력은 하이상태로 되어 인버터(IN21)를 통해 반전되므로 NMOS 트랜지스터(MN24)가 턴오프된다. 이에 따라 제1내부전압 발생수단(22)은 동작하지 않는다.
한편, 제어부(23)는 NMOS 트랜지스터(MN22)의 게이트에 제1내부전압 발생부(22)로부터 고전압의 내부전압(Vint1)이 인가되지 않으므로 NMOS 트랜지스터(MN22)가 턴오프되어 NMOS 트랜지스터(MN21)의 드레인 노드는 로우상태로 된다. 따라서, 제어부(23)는 로우상태의 제어신호(CS)를 제2내부전압 발생부(24)로 출력하여 인에이블시킨다. 그러므로, 제2내부전압 발생부(24)는 제어부(23)로부터 인가되는 제어신호에 의해 인에이블되어 외부전압보다 낮은 내부전압(Vint2)을 출력하게 된다. 즉, 도 7에 도시된 바와같이 7V 이하의 외부전압(Vext)이 인가되면 이 외부전압보다 낮은 내부전압(Vint2)을 발생하게 된다.
상기한 바와같은 본 발명에 따르면, 본 발명의 반도체 메모리소자의 내부전압 발생회로는 외부전압으로 일정치이상의 고전압이 인가되는 경우에는 번-인 모드로 인식되어 특정의 8V 의 전압을 내부전압으로 발생하고, 그이외는 외부전압보다 낮은 외부전압을 발생하므로, 번-인 모드시 워드라인의 스트레스를 증가시켜 워드라인 구동효율을 증대시킬 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (17)

  1. 외부전압을 입력하고, 입력된 외부전압이 번-인모드시의 고전압인가를 검출하여 검출신호를 출력하는 고전압 검출수단과;
    외부로부터 인가되는 구동신호에 의해 구동되고, 상기 고전압 검출수단으로부터 고전압 검출신호에 따라서 외부전압보다 높은 특정 고전압의 번-인 모드용 내부전압을 발생하거나 또는 입력되는 외부전압보다 낮은 내부전압을 발생하는 내부전압 발생수단을 포함하는 것을 특징으로 하는 반도체 메모리소자의 내부전압 발생회로.
  2. 제1항에 있어서, 상기 고전압 검출수단은
    외부전압을 분압하는 전압분압수단과;
    기준전압과 상기 전압분압수단의 출력신호를 비교하기 위한 비교수단과;
    상기 비교수단의 출력신호에 따라서 고전압 검출신호를 발생하기 위한 검출신호 발생수단으로 이루어지는 것을 특징으로 하는 반도체 메모리소자의 내부전압 발생회로.
  3. 제2항에 있어서, 상기 전압 검출수단의 전압분압수단은
    기준전압이 게이트에 인가되고, 소오스가 접지된 제1NMOS 트랜지스터과;
    게이트가 상기 제1NMOS 트랜지스터의 드레인에 공통 접속되고 상기 제1NMOS 트랜지스터의 드레인와 외부전압사이에 직렬연결된 제1내지 제3PMOS 트랜지스터로 이루어져서,
    전압분압수단은 공통 연결된 제1NMOS 트랜지스터와 제3PMOS 트랜지스터의 드레인을 통해 분압전압을 출력하는 것을 특징으로 하는 반도체 메모리소자의 내부전압 발생회로.
  4. 제2항에 있어서, 상기 전압 검출수단의 비교수단은
    각각 소오스에 외부전압이 인가되는 전류 미러용 제4 내지 제5PMOS 트랜지스터와;
    게이트에 상기 전압 분압수단의 출력신호가 인가되고, 드레인이 상기 제4PMOS 트랜지스터의 드레인에 연결되는 제2NMOS 트랜지스터와;
    기준전압이 게이트에 인가되고 드레인이 상기 제5PMOS 트랜지스터의 드레인에 연결되는 제3NMOS 트랜지스터와;
    기준전압이 게이트에 인가되고 드레인이 제2 및 제3NMOS 트랜지스터의 소오스에 연결되며, 소오스가 접지된 제4NMOS 트랜지스터로 이루어져서,
    비교수단은 공통 연결된 제4PMOS 트랜지스터와 제2NMOS 트랜지스터의 드레인을 통해 그의 출력신호를 발생하는 것을 특징으로 하는 반도체 메모리소자의 내부전압 발생회로.
  5. 제2항에 있어서, 상기 전압 검출수단의 검출신호 발생수단은
    외부전압이 소오스에 인가되고 상기 비교수단의 출력신호가 게이트에 인가되는 제6PMOS 트랜지스터와;
    드레인이 상기 제6PMOS 트랜지스터의 드레인과 연결되고 소오스가 접지되며 게이트에 기준전압이 인가되는 제5NMOS 트랜지스터로 이루어져서,
    검출신호 발생수단은 공통 연결된 제6PMOS 트랜지스터와 제5NMOS 트랜지스터의 드레인을 통해 검출신호를 출력하는 것을 특징으로 하는 반도체 메모리소자의 내부전압 발생회로.
  6. 제2항에 있어서, 상기 고전압 검출수단은 상기 검출신호 발생수단의 고전압 검출신호를 상기 내부전압 발생수단으로 인가하기 위한 버퍼수단을 더 포함하는 것을 특징으로 하는 반도체 메모리소자의 내부전압 발생회로.
  7. 제6항에 있어서, 상기 전압 검출수단의 버퍼수단은 상기 검출신호 발생수단의 출력을 상기 내부전압 발생수단으로 제공하기 위한 다수의 인버터로 이루어지는 것을 특징으로 하는 반도체 메모리소자의 내부전압 발생회로.
  8. 제1항에 있어서, 상기 내부전압 발생수단은
    외부로부터 구동신호에 따라서 상기 고전압 검출수단으로부터의 검출신호를 입력하여 상기 고전압이 검출되었는가를 판별하여 판별신호를 출력하기 위한 판별수단과;
    상기 판별수단의 출력신호에 따라서 외부전압보다 높은 특정고전압의 번-인모드용 내부전압을 발생하기 위한 제1내부전압 발생수단과;
    제어신호에 따라서 상기 외부전압보다 낮은 내부전압을 발생하기 위한 제2내부전압 발생수단과;
    제2내부전압 발생수단을 제어하기 위한 제어신호를 발생하기 위한 제어수단으로 이루어지는 것을 특징으로 하는 반도체 메모리소자의 내부전압 발생회로.
  9. 제8항에 있어서, 상기 내부전압 발생수단의 판별수단은
    외부 구동신호와 상기 고전압 검출수단으로부터의 고전압 검출신호를 입력하는 낸드 게이트와;
    상기 낸드 게이트의 출력을 반전시켜 상기 판별신호로서 제1내부전압 발생수단으로 출력하기 위한 인버터로 이루어지는 것을 특징으로 하는 반도체 메모리소자의 내부전압 발생회로.
  10. 제8항에 있어서, 상기 내부전압 발생수단의 판별수단은
    외부 구동신호와 상기 고전압 검출수단으로부터의 고전압 검출신호를 입력하는 낸드 게이트와;
    상기 낸드 게이트의 출력을 반전시켜 상기 판별신호로서 제1내부전압 발생수단으로 출력하기 위한 인버터로 이루어져서,
    고전압이 검출되었을 때, 판별수단은 제1내부전압 발생수단을 통해 번-인모드용 내부전압이 발생되도록 하이상태의 판별신호를 출력하는 것을 특징으로 하는 반도체 메모리소자의 내부전압 발생회로.
  11. 제8항에 있어서, 상기 내부전압 발생수단의 제1내부전압 발생수단은
    상기 판별수단의 판별신호가 게이트에 인가되고, 소오스가 접지된 제1NMOS 트랜지스터와;
    게이트가 상기 제1NMOS 트랜지스터의 드레인에 연결되고, 소오스에 상기 외부전압이 인가되며, 드레인으로 고전압의 번-인모드용 내부전압을 발생하는 제1PMOS 트랜지스터로 이루어지는 것을 특징으로 하는 반도체 메모리소자의 내부전압 발생회로.
  12. 제10항에 있어서, 상기 제어수단은
    상기 구동신호가 게이트에 인가되고 소오스에 외부전압이 인가되며 드레인이 상기 제1내부전압 발생수단에 연결되는 제2PMOS 트랜지스터와;
    소오스에 상기 외부전압이 인가되며, 전류미러로 작용하는 제3 및 제4PMOS 트랜지스터와;
    상기 드레인이 상기 제3PMOS 트랜지스터의 드레인에 연결되며, 기준전압이 게이트에 인가되는 제2NMOS 트랜지스터와;
    드레인이 상기 제4PMOS 트랜지스터의 드레인에 연결되며 게이트에 상기 제1내부전압 발생수단으로부터 발생된 내부전압이 인가되는 제3NMOS 트랜지스터와;
    상기 제2 및 제3NMOS 트랜지스터의 소오스에 드레인이 공통 연결되고, 게이트에 외부로부터 구동신호가 인가되며, 소오스가 접지된 제4NMOS 트랜지스터로 이루어져서,
    콘트롤수단은 공통 연결된 제3PMOS 트랜지스터와 제2NMOS 트랜지스터의 드레인을 통해 제어신호를 출력하는 것을 특징으로 하는 반도체 메모리소자의 내부전압 발생회로.
  13. 제10항에 있어서, 상기 제어수단은
    상기 구동신호가 게이트에 인가되고 소오스에 외부전압이 인가되며 드레인이 상기 제1내부전압 발생수단에 연결되는 제2PMOS 트랜지스터와;
    소오스에 상기 외부전압이 인가되며, 전류미러로 작용하는 제3 및 제4PMOS 트랜지스터와;
    상기 드레인이 상기 제3PMOS 트랜지스터의 드레인에 연결되며, 기준전압이 게이트에 인가되는 제2NMOS 트랜지스터와;
    드레인이 상기 제4PMOS 트랜지스터의 드레인에 연결되며 게이트에 상기 제1내부전압 발생수단으로부터 발생된 내부전압이 인가되는 제3NMOS 트랜지스터와;
    상기 제2 및 제3NMOS 트랜지스터의 소오스에 드레인이 공통 연결되고, 게이트에 외부로부터 구동신호가 인가되며, 소오스가 접지된 제4NMOS 트랜지스터로 이루어져서,
    번-인모드용 내부전압이 제1내부전압 발생수단으로부터 발생되면 제어수단은 공통 연결된 제3PMOS 트랜지스터와 제2NMOS 트랜지스터의 드레인을 통해 제2내부전압 발생수단으로 하이상태의 제어신호를 출력하여 제2내부전압 발생수단을 디스에이블시키고, 그렇지 않으면 로우상태의 제어신호를 제2내부전압 발생수단으로 로우상태의 제어신호를 발생하여 제2내부전압 발생수단을 인에이블시켜 외부전압보다 낮은 내부전압을 발생하도록 하는 것을 특징으로 하는 반도체 메모리소자의 내부전압 발생회로.
  14. 제1항에 있어서, 상기 전압검출수단은 외부전압이 7V 이상일 때 번-인모드로 판단하여 상기 고전압 검출신호를 출력하는 것을 특징으로 하는 반도체 메모리소자의 내부전압 발생회로.
  15. 제1항에 있어서, 상기 내부전압 발생수단은 상기 외부전압이 고전압일 경우 상기 내부전압으로 8V 의 특정 고전압을 발생하는 것을 특징으로 하는 반도체 메모리소자의 내부전압 발생회로.
  16. 외부전압을 입력하고, 입력된 외부전압이 번-인모드시의 고전압인가를 검출하여 검출신호를 출력하는 고전압 검출수단과;
    외부로부터 인가되는 구동신호에 의해 구동되고, 상기 고전압 검출수단의 검출신호로부터 고전압이 검출되었는가를 판별하기 위한 판별수단과; 판별수단의 출력신호에 따라서 외부전압보다 높은 특정고전의 번-인모드용 내부전압을 발생하는 제1내부전압 발생수단과; 제어신호에 따라서 상기 외부전압보다 낮은 내부전압을 발생하는 제2내부전압 발생수단과; 상기 제2내부전압 발생수단을 제어하기 위한 제어신호를 발생하는 제어수단을 구비한 내부전압 발생수단으로 이루어져서,
    상기 고전압 검출수단이 고전압을 검출하였을 때, 내부전압 발생수단의 판별수단은 하이상태의 판별신호를 출력하고, 이에 따라 제1내부전압 발생수단이 인에이블되어 외부전압보다 높은 번-인 모드용 고전압의 내부 전압을 발생하고,그렇지 않으면 제어수단은 로우상태의 제어신호를 출력하여 제2내부전압 발생수단을 인에이블시켜 상기 외부전압보다 낮은 낮은 내부전압을 발생하도록 하는 것을 특징으로 하는 반도체 메모리소자의 내부전압 발생회로.
  17. 입력되는 외부전압을 분압하고, 분압된 전압을 기준전압과 비교하며, 비교결과에 따라 고전압 검출신호를 발생하는 고전압 검출수단과;
    외부로부터 인가되는 구동신호에 의해 구동되어, 고전압이 상기 고전압 검출수단에 의해 검출되었는가를 판별하고, 판결결과에 따라 외부전압보다 높은 번-인모드용 내부전압을 발생하거나 또는 입력되는 외부전압보다 낮은 내부전압을 발생하는 내부전압 발생수단을 포함하는 것을 특징으로 하는 반도체 메모리소자의 내부전압 발생회로.
KR1019970078577A 1996-12-30 1997-12-30 반도체 메모리 소자의 내부 전압 발생 회로 KR100286765B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
KR19960077795 1996-12-30
KR96-77795 1996-12-30
KR1019960077795 1996-12-30

Publications (2)

Publication Number Publication Date
KR19980064811A true KR19980064811A (ko) 1998-10-07
KR100286765B1 KR100286765B1 (ko) 2001-04-16

Family

ID=19492691

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970078577A KR100286765B1 (ko) 1996-12-30 1997-12-30 반도체 메모리 소자의 내부 전압 발생 회로

Country Status (2)

Country Link
US (1) US5912856A (ko)
KR (1) KR100286765B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100292408B1 (ko) * 1999-03-04 2001-06-01 윤종용 고 전압 톨러런트 인터페이스 회로
KR100904423B1 (ko) * 2007-12-27 2009-06-26 주식회사 하이닉스반도체 반도체 메모리 소자

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2774209B1 (fr) * 1998-01-23 2001-09-14 St Microelectronics Sa Procede de controle du circuit de lecture d'un plan memoire et dispositif de memoire correspondant
FR2775382B1 (fr) * 1998-02-25 2001-10-05 St Microelectronics Sa Procede de controle du rafraichissement d'un plan memoire d'un dispositif de memoire vive dynamique, et dispositif de memoire vive correspondant
EP1498905B1 (en) * 1998-02-26 2008-12-17 STMicroelectronics S.r.l. Operating voltage selection circuit for non-volatile semiconductor memories
KR100456597B1 (ko) * 2002-07-16 2004-11-09 삼성전자주식회사 외부 전압 레벨에 따라 내부 전압을 선택적으로 발생하는반도체 메모리 장치 및 그 내부 전압 발생 회로

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5063304A (en) * 1990-04-27 1991-11-05 Texas Instruments Incorporated Integrated circuit with improved on-chip power supply control
KR930008886B1 (ko) * 1991-08-19 1993-09-16 삼성전자 주식회사 전기적으로 프로그램 할 수 있는 내부전원 발생회로
JPH05151773A (ja) * 1991-11-29 1993-06-18 Mitsubishi Electric Corp ダイナミツク型半導体記憶装置
KR0122107B1 (ko) * 1994-06-04 1997-12-05 김광호 저전력 셀프리프레쉬 및 번-인 기능을 가지는 반도체메모리장치
JP3839873B2 (ja) * 1996-07-03 2006-11-01 株式会社ルネサステクノロジ 半導体集積回路装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100292408B1 (ko) * 1999-03-04 2001-06-01 윤종용 고 전압 톨러런트 인터페이스 회로
KR100904423B1 (ko) * 2007-12-27 2009-06-26 주식회사 하이닉스반도체 반도체 메모리 소자
US7969797B2 (en) 2007-12-27 2011-06-28 Hynix Semiconductor Inc. Semiconductor memory device and method for operating the same

Also Published As

Publication number Publication date
US5912856A (en) 1999-06-15
KR100286765B1 (ko) 2001-04-16

Similar Documents

Publication Publication Date Title
US6885605B2 (en) Power-up signal generator for semiconductor memory devices
KR960009394B1 (ko) 동적 임의 접근 메모리용 전원 회로
KR100396897B1 (ko) 페리(ｐｅｒｉ)용 전압 발생 회로와 이를 구비하는 반도체메모리 장치 및 전압 발생 방법
KR100648857B1 (ko) 파워업 신호 발생 장치 및 그 생성 방법
KR100286765B1 (ko) 반도체 메모리 소자의 내부 전압 발생 회로
US6130829A (en) High voltage generator
US5909402A (en) Circuit for driving/controlling sensing amplifier
KR960025732A (ko) 동작전류 소모를 줄인 반도체 메모리 소자
JPH1092199A (ja) 内部電圧発生回路
KR20050050708A (ko) 번인 테스트용 내부 전압 발생 장치
KR20070006267A (ko) 반도체 메모리 장치
JP4166014B2 (ja) 高電圧感知器
KR100904426B1 (ko) 내부 전압 생성 회로
KR100260396B1 (ko) 전력 소모가 적은 반도체 장치의 출력 버퍼
KR20030002508A (ko) 안정적인 승압 전압을 발생시킬 수 있는 반도체 메모리장치의 승압 전압 발생 회로
KR100203133B1 (ko) 반도체 메모리 장치의 스탠바이 모드 전압 발생 회로
KR100319172B1 (ko) 내부전원 모니터링 장치
KR100398575B1 (ko) 반도체 메모리 장치의 고전압 발생회로
KR100265755B1 (ko) 반도체장치
KR100379554B1 (ko) 내부 전원 발생 장치
KR200222131Y1 (ko) 전력 오류 감지 회로
KR0183874B1 (ko) 반도체 메모리장치의 내부 전원전압 발생회로
KR100303995B1 (ko) 내부전압 강하회로
KR100406544B1 (ko) 반도체 장치
KR100369333B1 (ko) 저잡음출력버퍼

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20101224

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee