KR100398575B1 - 반도체 메모리 장치의 고전압 발생회로 - Google Patents

반도체 메모리 장치의 고전압 발생회로 Download PDF

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Abstract

본 발명은 반도체 메모리 장치의 고전압 발생 회로에 관한 것으로, 셀프 리프레쉬 모드에서 Vpp 펌프 회로부의 전류 소모의 감소 및 파워 노이즈를 감소시킬 수 있는 반도체 메모리 장치의 고전압 발생회로에 관한 것이다.
이를 위한 본 발명의 반도체 메모리 장치의 고전압 발생 회로는, 고전압과 기준전압 레벨을 비교하여 펌프 인에이블 신호 및 오실레이터부 인에이블 신호를 출력하는 고전압 컨트롤부와, 상기 오실레이터부의 인에이블 신호를 입력으로 하여 n 개의 일정 펄스를 발진시키는 오실레이터부와, 상기 펌프 인에이블 신호 및 리프레쉬 인에이블 신호를 입력으로 하여 Vpp 펌프 구동 신호를 출력하는 딜레이 회로부, 및 상기 오실레이터부의 일정 펄스 신호 및 상기 Vpp 펌프 구동 신호를 입력으로 하여 고전압(Vpp) 레벨을 발생시키는 n 개의 Vpp 펌프 회로부를 포함하는 것을 특징으로 한다.

Description

반도체 메모리 장치의 고전압 발생회로{HIGH VOLTAGE GENERATION CIRCUIT OF SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 장치의 고전압 발생회로에 관한 것으로, 보다 구체적으로는 뱅크의 워드라인 활성화시 소모된 고전압(Vpp)을 활성화된 뱅크의 내부라스(RAS) 신호에 의해 보강시켜줌으로써 동작 속도를 향상시키고 셀 데이타의 노이즈 및 전류 소모를 줄일 수 있는 반도체 메모리 장치의 고전압 발생회로에 관한 것이다.
일반적으로, 셀에 데이터를 쓰거나 읽기 위해서는 셀 트랜지스터의 게이트에 가해지는 신호, 즉 워드라인의 전압레벨이 셀 트랜지스터인 NMOS 특성으로 인하여 상기 셀에 쓰여지는 '하이'데이타레벨 + 셀 트랜지스터의 문턱전압 이상이 되어야 한다. 상기 이유로 고전압(Vpp)을 내부적으로 생성하여 사용하게 되고, 워드라인 및 그에 관계된 부분에서 사용되고 있다.
도 1은 종래의 반도체 메모리 장치의 고전압 발생회로에 대한 블록도이다.
도시된 바와같이, 고전압 발생회로는 Vpp 컨트롤부(1)와, Vpp 컨트롤부(1)의 출력신호를 입력으로 하는 오실레이터부(2)와, 오실레이터부(2)의 출력신호 및 Vpp 컨트롤부(1)의 출력 신호를 입력으로 하는 n개의 Vpp 펌프 회로부(3)로 구성된다.
이에 대한 동작을 살펴보면 다음과 같다.
Vpp 컨트롤부(1)는 일정 레벨의 전압으로 기준 전압기(미도시)에서 발생된 Vpp_ref 신호와 펌프 회로부(3)에서의 출력신호인 Vpp 전압레벨의 피드백 신호를 입력으로 한다. 이때, 피드백된 Vpp 전압레벨이 Vpp_ref 신호보다 낮으면 Vpp 컨트롤부(1)의 펌프 인에이블 신호인 b 신호와 오실레이터부(2)의 인에이블 신호 a 가 발생된다. 오실레이터부(2)는 링 오실레이터가 주로 사용되며 상기 a 신호가 입력되면 일정 주기의 펄스 신호인 n개의 osc0 ~ oscn 신호를 발생시킨다.
이러한 오실레이터부(2)의 출력신호 및 펌프 인에이블 신호인 b 신호를 입력으로 받는 Vpp 펌프 회로부(3)는 캐패시터를 통해 펌핑함으로써 Vpp 전압레벨을 출력하게 된다. 이때, Vpp 전압레벨의 일정 레벨 이상으로 도달하게 되면 Vpp 컨트롤부(1)가 이를 감지하여 상기 a 신호를 디스에이블함으로써 발진 및 펌핑을 하지 않도록 제어한다.
그러나, Vpp 전압레벨을 전달하는 고전압 라인이 칩 전체에 배치되어 있고, 주로 사용되는 시점이 워드라인 인에이블 시점이기 때문에 이 후 낮아진 Vpp 전압레벨을 복구하기 위해 Vpp 컨트롤부(1), 오실레이터부(2) 및 Vpp 펌프 회로부(3) 등이 모두 동작해야 한다. 이로인해 Vpp 전압레벨의 보상은 늦어질 수 밖에 없고 파워 소모가 큰 문제점이 있다.
특히, 셀프 리프레쉬 모드시에 고전압 발생 회로의 동작에 대한 소비 전류의 감소와 피크 전류의 감소는 저전압 제품의 주요 특징이 된다.
따라서, 본 발명의 목적은 셀프 리프레쉬 모드에서 Vpp 펌프 회로부에 입력되는 각각의 펌프 인에이블 신호를 딜레이를 갖도록 하여 Vpp 펌프 회로부의 전류 소모의 감소 및 파워 노이즈를 감소할 수 있는 반도체 메모리 장치의 고전압 발생회로를 제공하는 데 있다.
도 1은 종래의 반도체 메모리 장치의 고전압 발생 회로에 대한 블록도.
도 2는 본 발명의 반도체 메모리 장치의 고전압 발생 회로에 대한 블록도.
도 3은 도 2의 딜레이 회로부의 회로도.
도 4는 도 3의 동작 타이밍도.
* 도면의 주요 부분에 대한 부호 설명 *
10 : Vpp 컨트롤부 20 : 오실레이터부
30 : 딜레이 회로부 31 : 딜레이부
32 : 제1 인버터 33 : 제1 낸드게이트
34 : 제2 낸드게이트 35 : 제2 인버터
40 : Vpp 펌프 회로부
상기 목적 달성을 위한 본 발명의 반도체 메모리 장치의 고전압 발생 회로는, 고전압과 기준전압 레벨을 비교하여 펌프 인에이블 신호 및 오실레이터부 인에이블 신호를 출력하는 고전압 컨트롤부와, 상기 오실레이터부의 인에이블 신호를입력으로 하여 n 개의 일정 펄스를 발진시키는 오실레이터부와, 상기 펌프 인에이블 신호 및 리프레쉬 인에이블 신호를 입력으로 하여 Vpp 펌프 구동 신호를 출력하는 딜레이 회로부, 및 상기 오실레이터부의 일정 펄스 신호 및 상기 Vpp 펌프 구동 신호를 입력으로 하여 고전압(Vpp) 레벨을 발생시키는 n 개의 Vpp 펌프 회로부를 포함하는 것을 특징으로 한다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다.
도 2는 본 발명의 반도체 메모리 장치의 고전압 발생회로의 블록도이고, 도 3은 도 2에 도시된 딜레이 회로부의 회로도이며, 도 4는 도 3의 동작타이밍도이다.
도 2에 도시된 바와같이, 고전압 발생 회로는 고전압(Vpp)과 기준전압 레벨(Vpp_ref)을 비교하여 펌프 인에이블 신호(b) 및 오실레이터부 인에이블 신호(a)를 출력하는 고전압 컨트롤부(10)와, 오실레이터부의 인에이블 신호(a)를 입력으로 하여 n 개의 일정 펄스<osc0 : oscn>를 발진시키는 오실레이터부(20)와, 펌프 인에이블 신호(b) 및 셀프 리프레쉬 인에이블 신호(c)를 입력으로 하여 Vpp 펌프 구동신호<en 0 : en n>를 출력하는 딜레이 회로부(30) 및 오실레이터부(20)의 일정 펄스 신호 및 상기 펌프 구동신호<en 0 : en n>를 각각 입력으로 하여 고전압(Vpp) 레벨을 발생시키는 n 개의 Vpp 펌프 회로부(40)를 포함한다.
이때, 상기 딜레이 회로부(30)는 도 3에 도시된 바와같이, 펌프 인에이블 신호(b)를 일정 시간 딜레이 시키는 딜레이부(31)와, 딜레이부(31)의 출력신호를 반전시키는 제1 인버터(32)와, 제1 인버터(32) 및 리프레쉬 인에이블 신호(c)를 입력으로 하는 제1 낸드게이트(33)를 포함한다.
또한, 상기 펌프 인에이블 신호(b) 및 제1 낸드게이트(33)의 출력신호를 입력으로 하는 제2 낸드게이트(34)와, 제2 낸드게이트(34)의 출력신호를 반전하는 제2 인버터(35)를 포함하여 구성한다.
이러한 구성을 갖는 본 발명의 반도체 메모리 장치의 고전압 발생 회로의 동작을 도 4를 참조하여 살펴보면 다음과 같다.
Vpp 컨트롤부(10)는 일정 레벨의 전압으로 기준 전압기(미도시)에서 발생된 Vpp_ref 신호와 펌프 회로부(40)에서의 출력신호인 Vpp 전압레벨의 피드백 신호를 입력으로 한다. 이때, 피드백된 Vpp 전압레벨이 Vpp_ref 신호보다 낮으면 Vpp 컨트롤부(10)의 펌프 인에이블 신호(b)와 오실레이터부(20)의 인에이블 신호(a)가 발생된다.
여기서, 반도체 메모리 장치가 노멀(normal) 동작일 때, 리프레쉬 인에이블 신호(c)가 디스에이블 되어 '로우' 레벨이 딜레이 회로부(30)에 입력된다. 그러면, 노드(n1) 레벨은 항상 '하이' 레벨을 유지하여 딜레이 회로부(30)의 출력신호인 펌프 구동 신호<en 0 : en n>가 상기 펌프 인에이블 신호(b)와 동일한 신호가 되게 한다.
또한, 오실레이터부(20)에 오실레이터부(20) 인에이블 신호(a)가 입력되면 일정 주기의 펄스 신호인 n 개의 출력신호<osc0 : oscn>를 출력한다.
이러한 n 개의 출력신호<osc0 : oscn>와 상기 펌프 인에이블 신호(b)와 동일 신호인 딜레이 회로부(30)의 출력신호<en 0 : en n>를 Vpp 펌프 회로부(40)에 입력하여 고전압(Vpp)을 발생시킨다.
한편, 반도체 메모리 장치가 리프레쉬 모드일 때, 리프레쉬 인에이블 신호(c)가 '하이' 레벨이 되므로 노드(n1) 레벨이 딜레이부(31)에 의해 단계적으로 t0 ~ tn 만큼 딜레이 되어 인에이블 됨으로써 Vpp 펌프 구동 신호<en 0 : en n>를 생성시킨다.
즉, n 개의 딜레이 회로부(30)에 구비되는 각각의 딜레이부(31)는 t0 ~ tn 만큼 펌프 인에이블 신호(b)를 각각 딜레이하여 딜레이가 점점 커지는 Vpp 펌프 구동 신호(en i(0 ~ n))를 발생시킨다.
따라서, 리프레쉬 모드시에는 Vpp 펌프 구동신호가 각각 딜레이된 신호를 발생하여 Vpp 펌프 회로부(40)를 각각 구동함으로써 리프레쉬 동작시의 Vpp 펌프 회로부(40)의 전류 소모를 감소시킬 수 있고, Vpp 펌프회로부(40)를 분할하여 동작시킴으로써 파워 노이즈를 감소시켜 안정적인 동작을 수행하게 할 수 있다.
상술한 본 발명의 반도체 메모리 장치의 고전압 발생 회로에 의하면, 노멀(normal) 동작시에는 종래의 방법과 동일하게 다수 개의 Vpp 펌프 회로부(40)를 동시에 구동하며, 리프레쉬 동작시에는 Vpp 펌프 구동 신호가 각각 딜레이되어 n 개의 Vpp 펌프 회로부(40)를 각각 구동함으로써 리프레쉬 동작시 전류 소모를 감소시킬 수 있고, Vpp 펌프회로부(40)를 분할하여 동작시킴으로써 파워 노이즈를 감소시켜 안정적인 동작을 수행하게 할 수 있다.

Claims (3)

  1. 반도체 메모리 장치의 고전압 발생 회로에 있어서,
    고전압과 기준전압 레벨을 비교하여 펌프 인에이블 신호 및 오실레이터부 인에이블 신호를 출력하는 고전압 컨트롤부와,
    상기 오실레이터부의 인에이블 신호를 입력으로 하여 n 개의 일정 펄스를 발진시키는 오실레이터부와,
    상기 펌프 인에이블 신호 및 리프레쉬 인에이블 신호를 입력으로 하여 Vpp 펌프 구동 신호를 출력하는 딜레이 회로부, 및
    상기 오실레이터부의 일정 펄스 신호 및 상기 Vpp 펌프 구동 신호를 입력으로 하여 고전압(Vpp) 레벨을 발생시키는 n 개의 Vpp 펌프 회로부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 고전압 발생회로.
  2. 제 1항에 있어서,
    상기 n개의 딜레이 회로부는 반도체 메모리 장치의 노멀(normal) 동작시 상기 펌프 인에이블 신호와 동일한 신호를 출력하며,
    리프레쉬 동작시 상기 펌프 인에이블 신호를 각각 딜레이하여 상기 n 개의 Vpp 펌프 회로부에 각각 출력하는 것을 특징으로 하는 반도체 메모리 장치의 고전압 발생회로.
  3. 제 2항에 있어서,
    상기 딜레이 회로부는,
    상기 펌프 인에이블 신호를 일정 시간 딜레이 시키는 딜레이부와,
    상기 딜레이부의 출력신호를 반전시키는 제1 인버터와,
    상기 제1 인버터 및 리프레쉬 인에이블 신호를 입력으로 하는 제1 낸드게이트와,
    상기 펌프 인에이블 신호 및 상기 제1 낸드게이트의 출력신호를 입력으로 하는 제2 낸드게이트와,
    상기 제2 낸드게이트의 출력신호를 반전하는 제2 인버터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 고전압 발생회로.
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