KR19980064159A - 필터 회로 - Google Patents

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Abstract

본 발명에 따른 전차동 회로에서, 트랜스컨덕터 Gm1+, Gm1-, Gm2+, Gm2- 및 고정 이득 증폭기 GA의 모든 입력 및 출력은 완전 차동 신호이다. 피드백 루프 소자의 수는, 통상적인 필터 구성에서는 사용되지 않는 1의 이득을 갖는 고정 이득 증폭기를 추가함으로써 홀수가 되며, 그에 따라 구성의 각 소자는 동상 신호를 반전하며, 피드백 루프가 동상 전압에 대해 부피드백 때문에, 동작점은 DC 피드백 회로를 필요로하지 않고 결정될 수 있다.

Description

필터 회로
본 발명은 MOS 집적 회로(IC)내의 아날로그 신호를 처리할 때 기본 회로로 사용되는 필터 회로에 관한 것이다.
최근에는 디지털 장치의 증가와 디지털 신호 처리 기술의 진보로, 디지털 신호 처리에 적용되는 CMOS 집적 회로는 반도체 시장의 큰 부분을 차지한다.
그러나, 비디오와 오디오 신호가 아날로그 입/출력을 갖은 이래로, 이들 신호는 아날로그 처리에 의해 더 쉽게 처리가 가능하게 되었다. 비디오와 오디오 신호가 디지털방식으로 처리될지라도, 아날로그 회로는 A/D 와 D/A 변환이 필요하고, 변환 전이나 후와 클럭-발생 발진기등 내에서 필터링을 실행한다.
종래에는 바이폴라 기술이 아날로그 회로에 적절한 것으로 간주되었지만, CMOS 기술은 아날로그 스위치, 샘플 홀더등과 같은 몇 개의 회로를 제외하고는 부적절한 것으로 간주되었다.
그러나, 바이폴라와 BiCMOS 처리는 다소 고가이지만, 디지털/아날로그 결합에 의해 이루어진 하나의 칩으로된 CMOS 구조에 대한 많은 수요를 고려하면, CMOS 회로와 같이 아날로그 신호를 처리하는 회로는 많은 발전을 할 것이다.
아날로그 신호 처리는 높은 주파수를 사용하고 전체적인 수행 능력에서 많은 영향을 미치는 "액티브 필터"로 숙지된 중요한 기능을 특징으로 한다. 종래에는, 스위치된 캐패시티 필터(SCF)나 샘플 데이터 필터와 같은 불연속-시간 처리 필터는 CMOS 아날로그 기술에서 사용된 메인 액티브 필터이다. 이러한 필터들이 정밀도가 높다는 장점이 있지만, 주파수가 클럭에 따라서 정밀하게 고정되고, 제조되는동안 발생하는 캐패시터의 변화에 대해 영향을 덜 받기 때문에, 이러한 필터들은 다음과 같은 단점을 같는다.
1. "에일리어싱(aliasing)"의 존재에 따라서 연속-시간 필터는 전과 후에 필요하다.
2. 연산 증폭기와 샘플-앤-홀드(S/H) 회로에 사용된 주파수가 더 높은 주파수 대역을 필요로 하기 때문에 필터는 비디오 대역보다 더 높은 주파수에 사용될 수 없다.
3. 회로 스케일은 크고 경제적이지 않다. 그래서, 높은 주파수를 사용할수 있는 간단하고 저가의 필터를 만들어 내는 것은 불가능하다. 이 문제는 필터가 불연속-시간 필터라는 사실로부터 얻어진 것이기 때문에 해결하기가 쉽지 않다. 최근에는, 높은 수행능력을 갖는 연속-시간 CMOS 필터를 개발하기 위해 시도하고 있다. 가장 보편적인 연속-시간 필터는 트랜스컨덕터(Gm) 회로와 캐패시터를 각각 포함하는 두 개의 집적 회로로 구성된 "바이쿼드 회로"로, 이것은 2차 필터가 소정의 필터링 특성을 얻기 위한 다단-접속이다. 바이폴라 기술에서, 트랜스컨덕터(전압-전류 변환 특성)는 저항과 "트랜지스터의 게인(gain) 셀 구조"를 사용하는 특성을 선형화한다. 그러나, CMOS 에서 사용된 상기 방법은 소자(Gm)(트랜스컨덕턴스)가 작고, 큰 사이즈의 많은 소자가 필요하기 때문에, 매우 비경제적이다. 트랜스컨덕턴스의 특성은 소스에 한 쌍의 차동 트랜지스터를 직접 결합하는 것을 이용한 전압 대 전류의 변환을 실행함으로써 얻어진다.
그러나, MOS 트랜지스터에서, 게이트원 전압 대 드레인 전류는 제곱의 관계이고 캐패시터 전류 대 전압의 집적 특성은 선형이며, 집적 회로의 단일한 출력은 2차 왜곡을 갖는다. 그래서 전차동 입력과 출력 신호를 사용하여 2차 왜곡을 제거하는 것이 필요하다. 이러한 전차동 처리에서, 일반적으로 출력 DC 전압은 결정될수 없기 때문에, 바이어스 회로는 DC 동작점을 결정하기 위해 추가되어야만 한다. 일반적으로, 출력 DC 전압은 검출되고, DC 피드백 기술은 트랜스컨덕터입력의 바이어스로 인가된다. 이 방법을 DC 피드백(또는 커몬-모드 피드백등)이라한다.
도 6은 DC 피드백에 제공된 전차동 4차 회로형의 종래의 예를 도시한다. 이 회로는 두 단계의 집적 회로로 구성되고, 각 단계는 동상 출력 터미널을 공유하는 두 개의 트랜스컨덕턴스와 상기 출력 터미널에 접속된 캐패시터로 구성된다. 하위 트랜스컨덕터(Gm1+, Gm2+)는 단일 구성에서 + 입력에 대응하고, 상위 트랜스컨덕터(Gm1-, Gm2-)는 단일 구성에서 -입력(피드백 입력)에 대응한다.
두 단계의 집적 회로는 로우-패스 필터등으로 구성하기 위해 상기와 같이 직렬-접속된다. 출력 DC 전압은 각 집적 회로에서 DC 피드백(1, 2)의 출력을 모니터링함으로써 소정의 전압을 제어하고 각 단계내의 출력 터미널의 바이어스 전류를 제어한다. LPF를 추가하여, BPF 와 HPF와 같은 다른형의 필터는 단일 입력 위치와 출력 신호 취출 위치를 조절함으로써 만들 수 있다.
도 7은 CMOS 회로를 사용하여 얻은 도 6의 필터를 구성하는 단계에서 집적 회로의 구체적인 예를 도시한다. 소스와 결합한 한 쌍의 차동 트랜스컨덕터는 트랜스컨덕턴스를 만들기 위해 사용된다. 차동 회로는 트랜스컨덕터(Gm1+, Gm2+)에 대응하는 M1, M2, I1을 포함하고, 상기 차동 회로는 트랜스컨덕터(Gm1-, Gm2-)에 대응하는 M3, M4, I2를 포함한다. 전류 출력은 출력점에서 합산된다. 출력은 GND에 접속한 두 개의 전류원(I3, I4)과 바이어스함으로써 차동하게 취출된다. 차동 입력 바이어스 전류(I1, I2)에 대하여, 이들 전류원(I3, I4)은 각각 (I1 + I2)/2 로 정확해야 한다. 이 관계가 조금이라도 분열되면, 각 단계의 출력 터미널의 DC 임피던스는 매우 높아지기 때문에, 상위와 하위의 전류원 사이의 비조화는 출력 DC 전압을 크게 분열시켜, 불안정하게 만든다.
"DC 피드백"은 이 문제를 해소하기위해 설계된 회로로 임의의 전압에 출력 DC 전위를 고정함으로써 안정되게 한다. 저항 터미널중 하나는 도 7의 출력 터미널에 접속된다. 다른 터미널은 또다른 터미널에 접속되고, 의도한 전압(Vref)과 연산 증폭기에 의해 비교된다. 모든 출력 신호는 전차동하고, 두 개의 저항이 동일한 값을 가질 때, 출력 신호의 DC 전위는 중심점으로부터 취출될수 있고 Vref와 비교된다. DC 전위가 Vref보다 높으면, 전류원으로부터의 전류는 증가되고, 출력의 동상 전압은 낮아진다. 반대로, DC 전위가 Vref보다 낮으면, 전류원으로부터의 전류는 감소되고, 출력의 동상 전압은 증가한다.
그래서 전류는 출력 신호의 동상 전압이 Vref로 동일하도록 제어된다. 회로는 필터의 각 단계에서 차동 출력의 DC 전압이 Vref로 동일하도록 바이어스되지만, 다수의 회로 소자는 증가된다. 연산 증폭기는 다수의 소자를 필요로 할 뿐만 아니라 높은-임피던스 집적 회로 출력 터미널을 유도하여 중심점 전압을 검출하는 저항을 막기 위해서 도면에 도시된 버퍼 회로와 같은 것이 제공되어져야만 한다. 더욱이, DC 피드백 회로는 각 집적 회로에 필요하기 때문에 필터의 모든 영역의 큰 부분을 차지한다.
도 7에 도시된 회로에서, 예를 들어, 좌측면에 있는 점선내의 집적 회로의 본질적인 부분은 4개의 MOS 트랜지스터와 4개의 전류원과 1개의 캐패시터를 포함하는 것으로 대략 10~15개의 소자를 필요로 한다. 대조적으로, 바이어스를 셋팅하기 위한 DC 피드백 회로는 20~30개의 많은 소자를 가지므로써, 영역의 3분의 2를 차지한다. 필터가 이러한 소자를 어셈블링함으로써 간단히 구성되기 때문에, DC 피드백 회로는 전체 필터 영역의 3분의 2를 차지하게 된다. DC 피드백의 필요성은 전차동 필터에 대한 가격의 증가를 초래하여 저가의 필터를 생산하는 것에 방해가 되었다.
본 발명의 목적은 DC 피드백 회로가 필요하지 않는 전차동 필터 회로를 제공하는 것이다.
도 1은 본 발명의 제1 실시예를 설명하는 회로 구성을 나타내는 도면이다.
도 2는 본 발명의 필터 회로에 사용된 트랜스컨덕터를 나타내는 도면이다.
도 3은 본 발명의 필터 회로에 사용된 고정 이득 증폭기를 나타내는 도면이다.
도 4는 본 발명의 제2 실시예를 설명하는 회로 구성을 나타내는 도면이다.
도 5는 본 발명의 제3 실시예를 설명하는 회로 구성을 나타내는 도면이다.
도 6은 종래의 2차 바이쿼드를 설명하는 회로 구성을 나타내는 도면이다.
도 7은 도 6내에서 전체적으로 차동 필터의 구성을 설명하는 회로를 나타내는 도면이다.
<도면의 주요 부분에 대한 부호의 설명>
Gm1+, Gm1-, Gm2+, Gm2- : 트랜스컨덕터
C1, C2 : 적분 커패시터
I1, I2, I3, I4 : 전류원
M1, M2 : 차동 MOS 트랜지스터
GA : 고정 이득 증폭기
본 발명의 제1 실시예는 제1 회로 블록과 제2 회로 블록을 포함하는 필터 회로를 제공하고, 상기 제1 회로 블록은 제1 차동 전압 입력과 차동 전류 출력을 가지며, 제1 차동 전압 입력의 동상 전압이 출력에서 반전되고, 상기 제2 회로 블럭은 제2 차동 전압 입력과 차동 전압 출력을 가지며, 제2 차동 전압 입력의 동상 전압이 출력에서 반전되며, 제1 과 제2 회로 블록은 피드백 루프의 구성 요소중 하나를 형성하고, 제1 과 제2 회로 블록으로 형성된 구성 요소의 전체 갯수는 1을 포함하는 홀수이고 캐패시터는 차동 전류 출력에 접속된다.
필터 회로에서, 적어도 다수의 트랜스컨덕터, 캐패시터와 전류원이 사용되고 이들의 주어진 결합이 서로 접속된다. 구성 요소는 제1 회로 블록과 제2 회로 블록에 제한되지 않는다. 전형적으로, 트랜스컨덕터는 연산 트랜스컨덕턴스 증폭기(OTA)로 언급된다. 명세서에서, "입력"은 "한 쌍의 입력 터미널"을 의미하고, "출력"은 "한 쌍의 출력 터미널"을 의미한다.
필터 회로의 제1 실시예에 따라서, 제1 회로 블록은 제1 차동 전압 입력에 대해 임의의 트랜스컨덕턴스를 갖고 제1 차동 전압 입력의 동상 전압에 대해 높은 부이득을 갖는 트랜스컨덕터이고, 제2 회로 블록은 제2 차동 전압 입력에 대해 임의의 이득을 갖고 제2 차동 전압 입력의 동상 전압에 대해 임의의 이득으로써 동일한 레벨에서 부이득을 갖는 증폭기이다.
상기 필터 회로에 따라서, 트랜스컨덕터는 한 쌍의 제1 필드 효과 트랜지스터를 갖고, 동상의 고정-전압 터미널에 제1 트랜지스터의 한 쌍의 소스에 접속되며, 제1 트랜지스터의 한 쌍의 게이트는 트랜스컨덕터의 입력 터미널로서 사용되고, 제1 트랜지스터의 한 쌍의 드레인은 전류원에 접속되고 출력 터미널로서 이용되며, 증폭기는 한 쌍의 입력측 제2 트랜지스터와 한 쌍의 출력측 제2 트랜지스터를 갖는 두 쌍의 제2 필드 효과 트랜지스터를 갖고, 입력측 제2 트랜지스터의 한 쌍의 소스는 동상의 고정-전압 터미널에 접속되며, 입력측 제2 트랜지스터의 한 쌍의 게이트는 입력 터미널로서 사용되며, 입력측 제2 트랜지스터의 한 쌍의 드레인은 각각 출력측 제2 트랜지스터의 한 쌍의 소스에 접속되고, 출력측 제2 트랜지스터의 한 쌍의 게이트와 한 쌍의 드레인은 적어도 하나의 동상 고정된 전압 터미널에 접속된다.
상기 필터 회로에 따라서, 필터 주파수 특성은 모든 전류원을 비례적으로 조절함으로써 조정되며, 그 상호 전류비는 일정하다.
본 발명의 제2 실시예는 트랜스컨덕터를 포함하는 필터회로를 제공하고, 상기 트랜스컨덕터는 제1 차동 전압 입력과 차동 전류 출력을 갖고, 제1 차동 전압 입력에 대한 임의의 트랜스컨덕턴스를 가지며 제1 차동 전압 입력의 동상 전압에 대해 높은 부이득을 갖고, 증폭기는 제2 차동 전압 입력과 차동 전압 출력을 가지며 제2 차동 전압 입력에 대해 임의의 이득을 갖고 제2 차동 전압 입력의 동상 전압에 대한 임의의 이득으로서 동일한 레벨에서 부이득을 갖고, 전류원은 트랜스컨덕터의 제1 차동 전압 출력에 접속되며, 캐패시터는 트랜스컨덕터의 제1 차동 전압 출력에 결합되는데, 트랜스컨덕터와 증폭기는 한 쌍의 노드, 트랜스컨덕터 또는 증폭기의 입력 및 출력 단자, 및 상기 한 쌍의 노드로 순환하는 피드백 루프를 구성하고, 피드백 루프를 통과하는 트랜스컨덕터와 증폭기의 총 갯수는 1을 포함하는 홀수이다.
필터 회로의 제2 실시예에 따라서, 하나의 트랜스컨덕터와 짝수의 증폭기가 피드백 루프내에 제공된다.
필터 회로의 제2 실시예에 따라서 두 개의 트랜스컨덕터와 홀수의 증폭기는 피드백 루프내에 제공된다.
대안적으로, 세 개의 캐패시터는 두 개의 트랜스컨덕터에 접속된다. 세 개의 캐패시터중의 하나는 트랜스컨덕터중의 하나의 차동 전류 출력에 접속되고 세 개의 캐패시터중의 두 개는 고정된 전압 터미널과 트랜스컨덕터의 차동 전류 출력사이에 접속된다.
본 발명의 제3 실시예는 제1 내지 제4 트랜스컨덕터를 포함하는 필터 회로를 제공하고, 상기 트랜스컨덕터는 각각 차동 전압 입력과 차동 전류 출력을 가지며, 각각 차동 전압 입력에 대한 임의의 트랜스컨덕턴스를 갖고, 각각은 차동 전압 입력의 동상 전압에 대해 높은 부 이득을 가지며, 증폭기는 차동 전압 입력과 차동 전압 출력을 갖고, 차동 전압 입력에 대한 임의의 이득과 차동 전압 입력의 동상 전압에 대한 임의의 이득으로서 동일한 레벨에서 부 이득을 가지는데, 제1 트랜스컨덕터의 차동 전류 출력은 한 쌍의 제1 노드를 통해서 제2 트랜스컨덕터의 차동 전류 출력에 접속된다. 노드는 증폭기의 차동 전압 입력에 접속되고, 각 노드는 캐패시터와 전류원에 접속되는데, 제3 트랜스컨덕터의 차동 전류 출력은 한 쌍의 제2 노드를 통해서 제4 트랜스컨덕터의 차동 전류 출력에 접속된다. 각 노드는 캐패시터와 전류원에 접속되고, 노드는 제3 과 제4 트랜스컨덕터의 차동 전류 출력을 반전하는 제2 와 제4 트랜스컨덕터의 차동 전압 입력에 접속되는데, 증폭기의 차동 전압 출력은 제3 트랜스컨덕터의 차동 전압 입력에 접속되고, 제1 트랜스컨덕터의 차동 전압 입력은 필터 입력으로서 사용된다.
대안적으로, 증폭기의 차동 전압 입력은 제4 트랜스컨덕터의 차동 전압 입력에 접속되고, 증폭기의 차동 전압 출력은 제2 트랜스컨덕터의 차동 입력 전압에 접속되며, 제1 트랜스컨덕터의 차동 전류 출력은 제3 트랜스컨덕터의 차동 입력 전압에 접속된다.
본 발명의 제4 실시예는 제1 내지 제3 트랜스컨덕터를 포함하는 필터회로를 제공하고, 상기 트랜스컨덕터는 각각 차동 전압 입력과 차동 전류 출력을 가지며, 차동 전압 입력에 대한 임의의 트랜스컨덕턴스를 각각 갖고 차동 전압 입력의 동상 전압에 대한 높은 부 이득을 각각 가지며, 증폭기는 차동 전압 출력과 차동 전압 입력을 갖고, 차동 전압 입력에 대한 임의의 이득을 갖고 차동 전압 입력의 동상 전압에 대한 임의의 이득으로서 동일한 레벨에서 부 이득을 갖는데, 제1 트랜스컨덕터의 차동 전류 출력은 한 쌍의 제1 노드를 통해서 한 쌍의 제1 전류원과 한 쌍의 캐패시터에 접속되고, 노드는 증폭기의 차동 전압 입력에 접속되는데, 제2 트랜스컨덕터의 차동 전류 출력은 한 쌍의 제2 노드를 통해서 제3 트랜스컨덕터의 차동 전류 출력에 접속된다. 노드는 제2 와 제3 트랜스컨덕터의 차동 전류 출력을 반전하는 제1 과 제3 트랜스컨덕터의 차동 전압 입력에 접속되고, 캐패시터는 한 쌍의 제2 노드사이에서 접속되며, 한 쌍의 제2 전류원은 노드에 접속되는데, 증폭기의 차동 전압 출력은 제2 트랜스컨덕터의 차동 전압 입력에 접속되고, 한 쌍의 캐패시터는 필터 입력으로 사용된다.
대안적으로, 증폭기의 차동 전압 입력은 제3 트랜스컨덕터의 차동 전압 입력에 접속되고, 증폭기의 차동 전압 출력은 제1 트랜스컨덕터의 차동 전압 입력에 접속되며, 제1 트랜스컨덕터의 차동 전류 출력은 제2 트랜스컨덕터의 차동 전압 입력에 접속된다.
본 발명의 제4 실시예는 제1 내지 제3 트랜스컨덕터를 포함하는 필터 회로를 제공하고, 상기 트랜스컨덕터는 차동 전압 입력과 차동 전류 출력을 각각 가지며, 차동 전압 입력에 대한 임의의 트랜스컨덕턴스와 차동 전압 입력의 동상 전압에 대한 높은 부 이득을 각각 갖고, 증폭기는 차동 전압 출력과 차동 전압 입력을 각각 갖고, 차동 전압 입력에 대한 임의의 이득을 가지며, 차동 전압 입력의 동상 전압에 대한 임의의 이득으로서 동일한 레벨에서 부 이득을 갖는데, 제1 트랜스컨덕터의 차동 전류 출력은 한 쌍의 제1 노드를 통해 캐패시터와 한 쌍의 제1 전류원에 접속되고, 노드는 증폭기의 차동 전압 입력에 접속되는데, 제2 트랜스컨덕터의 차동 전류 출력은 한 쌍의 제2 노드를 통해서 제3 트랜스컨덕터의 차동 전류 출력에 접속된다. 노드는 제2 와 제3 트랜스컨덕터의 차동 전류 출력과 반대인 제1 과 제3 트랜스컨덕터의 차동 전압 입력에 접속되고, 한 쌍의 캐패시터와 한 쌍의 제2 전류원은 노드에 결합되는데, 증폭기의 차동 전압 출력은 제2 트랜스컨덕터의 차동 전압 입력에 접속되고, 한 쌍의 캐패시터는 필터 회로로서 사용된다.
대안적으로, 증폭기의 차동 전압 입력은 제3 트랜스컨덕터의 차동 전압 입력에 접속되고, 증폭기의 차동 전압 출력은 제1 트랜스컨덕터의 차동 전압 입력에 접속되고, 제1 트랜스컨덕터의 차동 전류 출력은 제2 트랜스컨덕터의 차동 전압 입력에 접속된다.
본 발명의 제6 실시예는 상술한 필터 회로의 결합을 포함하는 높은 순차의 필터 회로를 제공하는 것이다.
이하, 본 발명의 바람직한 실시예가 도면을 참조하여 설명된다.
도 1은 본 발명의 제1 실시예를 나타내는 회로 구성도이다. 이 실시예에서, 로우 패스 필터(LPF)는 2쌍의 트랜스컨덕터 Gm1+(제1), Gm1-(제2)와 Gm2+(제3), Gm2-(제4), 이득 증폭기 및 적분 커패시터로 이루어져 있다.
입력 Vin은 트랜스컨덕터 Gm1+의 정입력 및 부입력에 접속한다. 트랜스컨덕터 Gm1+의 정출력은 트랜스컨덕터 Gm1-의 정입력 및, 1의 이득 계수를 갖는 고정 이득 증폭기 GA의 정입력에 접속하며, 병렬 접속된 적분 커패시터 C1 및 전류원 I1을 통해 기준 전위 노드에 접속한다. 트랜스컨덕터 Gm1+의 부출력은 트랜스컨덕터 Gm1-의 부출력 및 고정 이득 증폭기 GA의 부입력에 접속하며, 병렬로 접속된 적분 커패시터 C1 및 전류원 I2를 통해 기준 전위 노드에 접속한다. 고정 이득 증폭기 GA의 정출력은 트랜스컨덕터 Gm2+의 정입력에 접속한다. 고정 이득 증폭기 GA의 부출력은 트랜스컨덕터 Gm2+의 부입력에 접속한다. 트랜스컨덕터 Gm2+의 정출력은 트랜스컨덕터 Gm2-의 정출력에 접속하며, 전류원 I3을 통해 기준 전위 노드에 접속한다. 트랜스컨덕터 Gm2+의 부출력은 트랜스컨덕터 Gm2-의 부출력에 접속하며, 전류원 I4를 통해 기준 전위 노드에 접속한다. 트랜스컨덕터 Gm2+의 정출력 및 부출력은 적분 커패시터 C2의 양 단자 및 출력 Vout에 접속한다. 트랜스컨덕터 Gm2+의 정출력은 트랜스컨덕터 Gm1- 및 Gm2-의 양 부출력에 접속한다. 트랜스컨덕터 Gm2+의 부출력은 트랜스컨덕터 Gm1- 및 Gm2-의 양 정입력에 접속한다.
트랜스컨덕터의 정입력 및 부입력을 차동 전압 입력이라고 하고, 트랜스컨덕터의 정출력 및 부출력을 차동 전류 출력이라고 한다. 증폭기의 정입력 및 부입력은 차동 전압 입력이라 하고, 증폭기의 정출력 및 부출력을 차동 전압 출력이라고 한다.
이 구성의 특징은, 첫번째로 회로가 전차동형 회로이고, 트랜스컨덕터 Gm1+, Gm1-, Gm2+ 및 Gm2-와, 고정 이득 증폭기 GA의 모든 입력 및 출력이 완전 차동 신호인 점이며, 두번째는, 피드백 루프 상의 이들 구성요소의 갯수가 3인 점이다. 구성요소의 갯수는, 종래의 필터 형성에 관련이 없는, 1 이득을 갖는 고정 이득 증폭기 GA를 삽입함으로써 홀수로 증가된다.
따라서, 회로의 각 구성요소는 차후 설명하는 바와 같이, 동상 전압을 반전하기 때문에, 이 피드백 루프는 동상 전압에 대한 부피트백을 갖는다. 그로므로, 동작점은 전용 DC 피드백(커몬 모드 피드백) 회로를 필요로 하지 않고 결정될 수 있다.
2개의 트랜스컨덕터 및 적분 커패시터로 이루어진 각 단은 그 출력 단자에 접속된다. 트랜스컨덕터 Gm1+ 및 Gm2+는 단일 구성에 있어서 + 입력에 해당하며, 트랜스컨덕터 Gm1-, Gm2-는 단일 구성에 있어서 - 입력(피드백 입력)에 해당한다. 각 트랜스컨덕터의 gm 값은 다음과 같다.
Gm1+, Gm1- : gm1
Gm2+, Gm2- : gm2
회로의 입력과 출력 사이의 전달 함수는 다음 수학식 1에 의해 정해진다.
이 수학식 1에 따라, 본 실시예의 회로에서, 전달 함수의 제로점은 무한대 주파수에서 2중으로 존재하기 때문에 2차 LPF 특성을 나타낸다.
도 1의 트랜스컨덕터 Gm1+, Gm1-, Gm2+ 및 Gm2- 는 도 2에 도시된 구성을 갖는다. 다시 말해, 각 트랜스컨덕터 Gm1+, Gm1-, Gm2+, Gm2-는 전원에 직접 접속된 소스를 갖는 소스 결합 차동 MOS 트랜지스터 M1, M2로 구성되고, 게이트에 전단의 차동 신호를 입력한다. 이들 2개의 트랜스컨덕터의 드레인 단자는 동일한 극성으로 서로 접속되며, 적분 커패시터는 정출력 및 부출력 단자에 접속되어 차동 출력 단자로서 기능한다. 이들 단자는 전류원에 의해 바이어스된다.
이 회로의 동작을 조사하기 위해, 차동 MOS 트랜지스터 M1과 M2의 전압-전류 변환 특성이 계산된다. 여기에서, 모든 입력 신호는 완전 차동 신호라고 전제하고, 양 트랜지스터는 동일한 특성을 가지며 포화 모드 영역에서 바이어스됨을 가정한다. 출력 저항과 기판 바이어스 효과를 무시하면, 양 트랜지스터의 드레인 전류는 다음 수학식 2 및 수학식 3과 같이 정의될 수 있다.
M1 : I1 = (k1/2) (VGS1 - Vth1)2
M2 : I2 = (k1/2) (VGS2 - Vth1)2
여기에서, k = μCoxW/L = μ(εox/tox) W/L, μ = 디바이스의 전자 이동도, εox = 게이트 산화막의 유전율, tox = 게이트 산화막 두께, 웨이퍼 W는 게이트폭, L은 게이트 길이이다.
출력이 차동 MOS 트랜지스터 M1 과 M2의 드레인 전류의 차이면, 수학식 2 및 3에 따라, 출력 I1-I2 는 다음과 같이 결정될 수 있다.
I1 - I2 = (k1/2) (VGS1 + VGS2 - 2Vth1) (VGS1 - VGS2)
= (k1/2) (VGS1 + VGS2 - 2Vth1) Vin
Vb가 전원 전압에 해당하는 입력 신호 DC 전압을 나타내면, 입력 신호는 완전 차동 신호이고, 차동 MOS 트랜지스터 M1 및 M2의 소스 단자가 전원에 고정되어 접속되기 때문에, VGS1 + VGS2 = 2Vb 이다.
그러므로,
I1 - I2 = k1 (VB - Vth1) Vin
따라서, 차동 입력 전압으로부터 차동 출력 전압 까지의 트랜스컨덕턴스 Gm은 수학식 4에 의해 정의될 수 있다.
Gm = Iout / Vin = (I1 - I2) / Vin
= k1 (VB - Vth1)
수학식 4는 입력 신호 Vin에 관련된 항을 포함하지 않으며 2차 왜곡의 원인이 될 수 있는 "Vin2"의 항도 포함하지 않는다. 만일 구성요소 쌍이 완전하게 일치되면(M1 = M2), Gm은 구성요소의 W/L 비에 의해 이상적으로 결정된다. 그러므로, 출력이 차동적으로 취출되는 한, 트랜스컨덕턴스는 고정되고, 입력에 영향을 받지 않는다. 게다가, Vth1에서의 편차는 입력 바이어스 전압 Vb를 제어함으로써 조정될 수 있다. 또한, 수학식 4는, Gm이 Vb에 따라 적극적으로 변화될 수 있음을 나타낸다.
소스 접지된 전차동형의 이러한 트랜스컨덕터는 CMOS 아날로그 회로에서 발생할 수 있는 2차 왜곡의 문제를 해결하고, 높은 선형성의 트랜스컨덕턴스를 생성한다. 게다가, 전류원이 차동 소스 접속점에 설치될 필요가 없기 때문에, 전원으로서 전류원의 전압 부분만을 사용할 수 있으며, 이에 의해 전압 감소의 장점을 얻는다.
도 2는 PMOS가 차동 트랜지스터로 사용되는 예를 나타내지만, 전원과 GND를 반대로 한 NMOS가 차동 트랜지스터로 사용되면 동일한 적분 회로가 형성될 수 있으며, 동일한 효과가 획득된다.
도 3은 도 1의 고정 이득 증폭기 GA가 K=1에서 세트된 실제 회로를 나타낸다. 다시 말해, MOS 트랜지스터 M3 및 M4는 도 2의 트랜스컨덕터와 동일한 트랜지스터쌍인 차동 트랜지스터 M1,M2의 부하로서 제공된다. 전단의 차동 신호는 MOS 트랜지스터 M1 및 M2의 게이트에 입력된다. 여기에서, 차동 MOS 트랜지스터 M1, M2의 전압-전류 변환 특성은 상기 계산에서와 동일한 상태 하에서 계산되면, M1 및 M2는 수학식 2 및 3에서 각각 결정된 것과 동일한 동작 특성을 갖는 것을 발견한다. 유사하게, M3 및 M4의 동작 특성(드레인 전압)은 다음 수학식 5 및 6에 의해 정의될 수 있다.
M3 : I1 = (k2/2) (VGS3 - Vth2)2
M4 : I2 = (K2/2) (VGS4 - Vth2)2
수학식 2, 3, 5 및 6을 연립하여 해결하면, 차동 입력 전압에서 차동 출력 전압으로의 이득이 다음 수학식 7과 같이 결정될 수 있다.
수학식 7은, 소자의 쌍이 완전하게 일치될때(M1 = M2, M3 = M4) 이득이 이상적으로는 물리적 형상 W/L 비로부터 용이하게 결정될 수 있음을 나타내며, 이론적으로 차동 신호가 왜곡 없이 고정된 이득을 갖는 증폭기를 발생시킨다. 선택적으로 동상 신호에 대해, 증폭기는 소스 접지되며, 차동 신호에 대한 이득과 대략 동일한 이득을 가지지만 위상 반전된다. 차동 신호에 대해, 다음단으로의 접속은 증폭기의 위상 극성을 결정하여 부위상을 출력하고, 동상 신호에 대해 증폭기는 항상 위상 반전된다. 도 1에 도시된 회로에서, 동상 신호는 이 증폭기 후에 반전된다.
도 2에 도시된 트랜스컨덕터의 소스는 직접 접지된다. 소스는 바이어스를 위해, 전류원에 접속되지 않기 때문에, 입력 신호의 동상 전압은 제거될 수 없다. 실제로, 이 특성을 이용하면, 도 1의 필터 회로에 나타난 것과 같은 전용의 DC 피드백 회로에 대한 필요성이 제거된다.
MOS 트랜지스터 M1 및 M2를 포함하는 차동 회로는 그 소스가 전원에 의해 고정되어 있기 때문에, 동상 전압과 관련하여 입력과 출력 사이에서 높은 이득을 갖는다. 다시 말해, 입력 게이트 전압이 모두 증가한다면, 출력 드레인 전압은 상당히 감소한다. 역으로, 입력 게이트 전압이 모두 감소한다면, 출력 드레인 전압은 상당히 증가한다. 게다가, 도 3에 도시된 고정 이득 증폭기는 상술된 것과 같이, 동상 전압에 대하여 반전 이득을 갖는다.
도 1 회로의 동상 전압의 전달이 계산된다. 이 회로는 경로, Gm2+∼Gm1-∼1∼Gm2+를 따라 리턴하는 피드백 루프를 갖는다. 이 루프를 따른 동상 전압의 전달을 고려하면, 이 구성에 있어서의 구성요소가 리턴하기 전에 전체 3번 반전하기 때문에 이 루프는 부피드백이다. 다시 말해, 이 구성에 있어서의 각 구성요소의 출력 전압은 GND측의 바이어스 전류원의 전류값에 따라 결정된 전압으로 안정화된다. 예컨대, 각 트랜스컨덕터를 형성하는 MOS 트랜지스터의 형상이 모두 동일하고, 트랜스컨덕터를 바이어스하는 GND측의 바이어스 전류값이 모두 동일하면, 각 단의 출력 전압은 모두 동일하다. I1 및 I2는 각 전류원의 전류값의 절반이고, 이들 전압은 이들 전류값을 수학식 2 및 3에 대입함으로써 결정된 VGS 값과 동일하다. 그러나, 이 수렴 전압은 미리 예측되어 이 수렴 전압에 근접한 동상 전압이 입력 Vin으로서 제공되어야 한다. 각 전계 효과 트랜지스터는 드레인측의 전류원에 의해 결정된 전류값으로 자기 바이어스하기 때문에, 전용의 DC 피드백 회로를 제공할 필요가 없다.
그러므로, 본 실시예의 필터 회로의 소자의 수는 저가의 CMOS 필터를 획득하기 위해 상당히 감소될 수 있다. 상기 예에서는 2단으로 구성된 필터 회로를 설명하였지만, 피드백 루프 상의 고정 이득 증폭기의 수를 조절함으로써, 부피드백에 있어서 동상 전압 전달은 증가된 단수를 갖는 필터 회로에 있어서도 이용될 수 있다.
그러므로, 도 2에 도시된 트랜스컨덕터를 도 3의 고정 이득 증폭기와 조합함으로써, 소정의 특성을 갖는 저가이고 규모가 작은 필터가 전용 DC 피드백 회로를 필요로 하지 않고 생성될 수 있다.
이러한 형태의 동상 피드백 루프는 전압 발진에 적합하다. 도 1의 "Gm2+∼Gm1-∼1∼Gm2+" 루프는 2개의 고이득단 Gm2+ 및 Gm1-를 가지기 때문에, 고주파수 위상 지연으로부터 발생된 발진을 방지하는데 위상 보상이 필수적이다. 도 1에서, 이는, Gm1 출력단자 커패시터 C1을 2부분으로 분할하고, 이 각 부분을 대응하는 GND에 접속함으로써 달성된다. 여기에서, 2C1가 트랜스컨덕터 Gm1의 출력 단자에서 동상 전압과 관련된 커패시터 부하를 가지지만, 트랜스컨덕터 Gm2의 출력 단자에서의 동상 전압과 관련된 커패시터 부하는 없다.
그러므로, Gm1 및 2C1이 1 저주파수 폴(pole)을 생성하는데 사용되는 위상 보상은 동상 피드백 루프에 제공될 수 있다. 커패시터는 필터 특성을 결정하고, 또한 동상 피드백 루프에 대해 위상 보상을 제공하기 때문에, 이 방법은 매우 경제적인 장점을 갖는다.
게다가, 각 단의 출력 단자를 바이어스하는 모든 전류원의 전류값이 비례하면, 각 트랜스컨덕터를 형성하는 MOS 트랜지스터의 VGS가 동시에 변화한다. 이것은 수학식 4의 VB에 있어서의 변화를 나타내고, 각 트랜스컨덕터의 Gm이 상기 설명된 것과 같이 비례적으로 제어될 수 있도록 한다. 이어서, 필터 특성은 주파수축 상에서 시프트될 수 있으며, 특히 IC 제조 공정에서의 변경에 기인한 시정수 변화를 조정하는데 특히 효과적이다.
다음, 본 발명의 제2 실시예는 도 4에 도시된 회로 구성을 참조하여 설명된다. 제2 실시예는 도 1에 나타난 제1 실시예와 다른 구성을 가지는데, 트랜스컨덕터 Gm1+가 제거되고, 기준 전압점에 접속된 커패시터 C1 및 C2가 입력 Vin에 접속되어 있으며, 트랜스컨덕터 Gm1-(제1), Gm2+(제2) 및 Gm2-(제3)가 제공된다.
이 경우에, 입력에서 출력까지의 DC 전달은 없으며, 필터는 밴드 패스 필터(BPF)가 된다. 제1 실시예에서와 같이, 동상 전달 루프는 도 1에 나타난 것과 정확하게 동일하기 때문에, 안정적인 자기 바이어스는 동상 전압 피드백 루프에 의해 유사하게 생성되며, 전용의 DC 피드백 회로를 필요로 하지 않는다. 그러나, 이 제2 실시예에서, 도 1과 비교하면, 트랜스컨덕터 Gm1+가 제거되는 부분을 위한 전류원 I1 및 I2는 낮은 전류값을 가지게 된다.
도 5는 본 발명의 제3 실시예에 따른 회로 구성을 나타낸다. 제3 실시예는, 입력이 커패시터 C1,C2를 통해 출력 Vout에 접속되고, 커패시터 C1의 양 단자가 고정 이득 증폭기 GA의 입력 단자 사이에 접속된 것에서 도 4에 도시된 실시예와 다르다. 트랜스컨덕터 Gm-1(제1), Gm2+(제2), 및 Gm2-(제3)가 제공된다.
신호가 이 구성에 입력되면, 전달 계수의 영점이 0 주파수에서 2중으로 존재하면, 회로는 하이 패스 필터(HPF)의 효과를 나타낸다. 동상 전달 루프가 도 4의 것과 모두 동일하기 때문에, 안정적인 자기 바이어스는 동상 전압 피드백 루프에 의해 유사하게 생성되며, 전용의 DC 피드백 회로를 필요로 하지 않는다.
실시예 1 내지 3에 나타난 본 발명에 따라, 본 발명에 따른 필터 회로의 3 형태 또는 선택적인 형태의 주요 특성을 캐스캐이드 접속함으로써 소정의 고차 필터 회로를 생성할 수 있다. 또한, 본 발명에 의해 제공되는 소규모 및 저가 필터의 장점을 이용한다.
본 발명의 바람직한 실시예가 설명되었어도, 다양한 변형이 만들어질 수 있음이 이해되며, 첨부된 청구범위는 본 발명의 실제 사상 및 범위 내에서 이러한 변형을 가능하게 한다.

Claims (15)

  1. 제1 차동 전압 입력 및 차동 전류 출력을 가지며, 제1 차동 전압 입력의 동상 전압이 출력에서 반전되는 제1 회로 블록과,
    제2 차동 전압 입력 및 차동 전압 출력을 가지며, 제2 차동 전압 입력의 동상 전압이 출력에서 반전되는 제2 회로 블록을 포함하고,
    상기 제1 및 제2 회로 블록은 피드백 루프 상에서 하나의 구성요소를 형성하고,
    상기 제1 및 제2 회로 블록과 함께 형성된 구성요소의 총 갯수는 1을 포함하는 홀수이고,
    커패시터는 차동 전류 출력에 접속되는 것을 특징으로 하는 필터 회로.
  2. 제1항에 있어서, 상기 제1 회로 블록은 제1 차동 전압 입력에 대한 임의의 트랜스컨덕턴스를 갖는 트랜스컨덕터이고, 제1 차동 전압 입력의 동상 전압에 대한 높은 부이득을 가지며,
    상기 제2 회로 블록은 제2 차동 전압 입력에 대한 임의의 이득을 갖는 증폭기이고, 제2 차동 전압 입력의 동상 전압에 대한 임의의 이득과 동일한 레벨의 부이득을 갖는 것을 특징으로 하는 필터 회로.
  3. 제2항에 있어서, 상기 트랜스컨덕터는 1쌍의 제1 전계 효과 트랜지스터를 가지며, 동상 고정 전압 단자에 제1 트랜지스터의 1쌍의 소스를 접속하고, 제1 트랜지스터의 1쌍의 게이트는 트랜스컨덕터의 입력 단자로서 사용되고, 제1 트랜지스터의 1쌍의 드레인은 전류원에 접속되고 출려 단자로서 사용되며;
    상기 증폭기는 1쌍의 입력측 제2 트랜지스터 및 1쌍의 출력측 제2 트랜지스터를 갖는 2쌍의 제2 전계 효과 트랜지스터를 가지며, 상기 입력측 제2 트랜지스터의 1쌍의 소스는 동상 고정 전압 단자에 접속되고, 1쌍의 입력측 제2 트래지스터의 게이트는 입력 단자로서 사용되며, 입력측 제2 트랜지스터의 1쌍의 드레인은 출력측 제2 트랜지스터의 1쌍의 소스에 각각 접속되고, 출력측 제2 트랜지스터의 1쌍의 게이트 및 1쌍의 드레인은 적어도 하나의 동상 고정 전압 단자에 접속되는 것을 특징으로 하는 필터 회로.
  4. 제3항에 있어서, 필터 주파수 특성은 모든 전류원을 조절함으로써 비례적으로 조정되고, 그들 상호 전류 비가 일정한 것을 특징으로 하는 필터 회로.
  5. 제1 차동 전압 입력 및 차동 전류 출력을 가지며, 제1 차동 전압 입력에 대한 임의의 트랜스컨덕턴스 및, 제1 차동 전압 입력의 동상 전압에 대한 높은 부이득을 갖는 트랜스컨덕터와,
    제2 차동 전압 입력 및 차동 전압 출력을 가지며, 제2 차동 전압 입력에 대한 임의의 이득 및, 제2 차동 전압 입력의 동상 전압에 대한 임의의 이득과 동일한 레벨의 부이득을 갖는 증폭기와,
    상기 트랜스컨덕터의 제1 차동 전압 출력에 접속된 전류원과,
    상기 트랜스컨덕터의 제1 차동 전압 출력에 접속된 커패시터를 포함하고,
    상기 트랜스컨덕터 및 상기 증폭기는 1쌍의 노드, 트랜스컨덕터 또는 증폭기의 입력 및 출력 단자 및, 상기 1쌍의 노드로 순환하는 피드백 루프를 형성하며,
    상기 피드백을 형성하는 트랜스컨덕터 및 상기 증폭기의 총 갯수는 1을 포함하는 홀수인 것을 특징으로 하는 필터 회로.
  6. 제5항에 있어서, 1개의 트랜스컨덕터와, 짝수개의 증폭기가 피드백 루프에 제공되는 것을 특징으로 하는 필터 회로.
  7. 제5항에 있어서, 2개의 트랜스컨덕터와, 홀수개의 증폭기가 피드백 루프에 제공되는 것을 특징으로 하는 필터 회로.
  8. 제7항에 있어서, 3개의 커패시터가 2개의 트랜스컨덕터에 접속되고, 3개의 커패시터중 1개는 트랜스컨덕터중 하나의 차동 전류 출력에 접속되고, 3개의 커패시터중 2개는 고정 전압 단자와 트랜스컨덕터의 차동 전류 출력 사이에 접속되는 것을 특징으로 하는 필터 회로.
  9. 차동 전압 입력 및 차동 전류 출력을 각각 가지고, 차동 전압 입력에 대한 임의의 트랜스컨덕턴스 및, 차동 전압 입력의 동상 전압에 대한 높은 부이득을 각각 갖는 제1, 제2, 제3, 및 제4 트랜스컨덕터와,
    차동 전압 입력 및 차동 전압 출력을 가지며, 차동 전압 입력에 대한 임의의 이득 및, 차동 전압 입력의 동상 전압에 대한 임의의 이득과 동일한 레벨의 부이득을 갖는 증폭기를 포함하며,
    상기 제1 트랜스컨덕터의 차동 전류 출력은 1쌍의 제1 노드을 통해 제2 트랜스컨덕터의 차동 전류 출력에 접속되고, 상기 노드는 증폭기의 차동 전압 입력에 접속되고, 각 노드는 커패시터 및 전류원에 접속되고,
    상기 제3 트랜스컨덕터의 차동 전류 출력은 1쌍의 제2 노드를 통해 제4 트랜스컨덕터의 차동 전류 출력에 접속되고, 각 노드는 커패시터 및 전류원에 접속되고, 상기 노드는 제3 및 제4 트랜스컨덕터의 차동 전류 출력을 반전하는 제2 및 제4 트랜스컨덕터의 차동 전압 입력에 접속되고,
    상기 증폭기의 차동 전압 출력은 제3 트랜스컨덕터의 차동 전압 입력에 접속되고,
    상기 제1 트랜스컨덕터의 차동 전압 입력은 제1 입력으로서 사용되는 것을 특징으로 하는 필터 회로.
  10. 제9항에 있어서, 상기 증폭기의 차동 전압 입력은 제4 트랜스컨덕터의 차동 전압 입력에 접속되고,
    상기 증폭기의 차동 전압 출력은 제2 트랜스컨덕터의 차동 입력 전압에 접속되고,
    상기 제1 트랜스컨덕터의 차동 전류 출력은 제3 트랜스컨덕터의 차동 입력 전압에 접속되는 것을 특징으로 하는 필터 회로.
  11. 차동 전압 입력 및 차동 전류 출력을 각각 가지며, 차동 전압 입력에 대한 임의의 트랜스컨덕턴스 및, 차동 전압 입력의 동상 전압에 대한 높은 부이득을 각각 갖는 제1, 제2 및 제3 트랜스컨덕터와,
    차동 전압 입력 및 차동 전압 출력을 가지며, 차동 전압 입력에 대한 임의의 이득 및, 차동 전압 입력의 동상 전압에 대한 임의의 이득과 동일한 레벨의 부이득을 갖는 증폭기를 포함하며,
    상기 제1 트랜스컨덕터의 차동 전류 출력은 1쌍의 제1 노드를 통해 1쌍의 커패시터 및 1쌍의 제1 전류원에 접속되고, 상기 노드는 증폭기의 차동 전압 입력에 접속되고,
    상기 제2 트랜스컨덕터의 차동 전류 출력은 1쌍의 제2 노드를 통해 제3 트랜스컨덕터의 차동 전류 출력에 접속되며, 상기 노드는 제2 및 제3 트랜스컨덕터의 차동 전류 출력을 반전하는 제1 및 제3 트랜스컨덕터의 차동 전압 입력에 접속되고, 커패시터는 상기 1쌍의 제2 노드 사이에 접속되며, 1쌍의 제2 전류원은 상기 노드에 접속되며,
    상기 증폭기의 차동 전압 출력은 제2 트랜스컨덕터의 차동 전압 입력에 접속되며,
    상기 1쌍의 커패시터는 필터 입력으로서 사용되는 것을 특징으로 하는 필터 회로.
  12. 제11항에 있어서, 상기 증폭기의 차동 전압 입력은 제3 트랜스컨덕터의 차동 전압 입력에 접속되고,
    상기 증폭기의 차동 전압 출력은 상기 제1 트랜스컨덕터의 차동 전압 입력에 접속되고,
    상기 제1 트랜스컨덕터의 차동 전류 출력은 제2 트랜스컨덕터의 차동 전압 입력에 접속되는 것을 특징으로 하는 필터 회로.
  13. 차동 전압 입력 및 차동 전류 출력을 각각 가지며, 차동 전압 입력에 대한 임의의 트랜스컨덕턴스 및, 차동 전압 입력의 동상 전압에 대한 높은 부이득을 각각 가지는 제1, 제2 및 제3 트랜스컨덕터와,
    차동 전압 입력 및 차동 전압 출력을 가지며, 차동 전압 입력에 대한 임의의 이득 및, 차동 전압 입력의 동상 전압에 대한 임의의 이득과 동일한 레벨의 부이득을 갖는 증폭기를 포함하며,
    상기 상기 제1 트랜스컨덕터의 차동 전류 출력은 한쌍의 제1 노드를 통해 커패시터 및 한쌍의 제1 전류원에 접속되고, 상기 노드는 증폭기의 차동 전압 입력에 접속되고,
    상기 제2 트랜스컨덕터의 차동 전류 출력은 한쌍의 제2 노드를 통해 제3 트랜스컨덕터의 차동 전류 출력에 접속되고, 상기 노드는 제2 및 제3 트랜스컨덕터의 차동 전류 출력을 반전하는 제1 및 제3 트랜스컨덕터의 차동 전압 입력에 접속되고, 한쌍의 커패시터 및 한쌍의 제2 전류원은 상기 노드에 접속되며,
    상기 증폭기의 차동 전압 출력은 제2 트랜스컨덕터의 차동 전압 입력에 접속되고,
    상기 1쌍의 커패시터는 필터 입력으로서 이용되는 것을 특징으로 하는 필터 회로.
  14. 제13항에 있어서, 상기 증폭기의 차동 전압 입력은 제3 트랜스컨덕터의 차동 전압 입력에 접속되고,
    상기 증폭기의 차동 전압 출력은 제1 트랜스컨덕터의 차동 전압 입력에 접속되고,
    상기 제1 트랜스컨덕터의 차동 전류 출력은 제2 트랜스컨덕터의 차동 전압 입력에 접속되는 것을 특징으로 하는 필터 회로.
  15. 청구항 9, 청구항 10, 청구항 11, 청구항 12, 청구항 13 및 청구항 14중 적어도 어느 한 항에 따른 필터 회로를 구비한 것을 특징으로 하는 고차 필터 회로.
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