KR19980038428A - Wiring Formation Method of Semiconductor Device - Google Patents
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Abstract
본 발명은 반도체 집적 회로의 배선에 관한 것으로, 특히 배선간 연결을 개선한 반도체 장치의 배선 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to wiring of semiconductor integrated circuits, and more particularly, to a wiring forming method of a semiconductor device with improved interconnection between wirings.
이를위한 본 발명의 반도체 배선형성 방법은 기판에 제 1 절연층과 제 1 절연층상에 제 1 금속 배선층을 형성하는 공정과 상기 제 1 금속 배선층상에 제 1포토레지스트를 형성하고 패터닝하여 일정영역이 노출되도록 형성하는 공정과 상기 제 1 포토레지스트를 마스크로 노출된 제 1 금속 배선층이 일정깊이로 식각하는 공정과 상기 노출된 제 1 금속 배선층을 포함한 제 1 금속 배선층 일정영역에 제 2 포토레지스트를 형성하여 상기 제 2 포토레지스트를 마스크로 상기 제 1 금속 배선층을 식각하는 공정과 상기 돌출된 제 1 금속 배선층 표면이 노출되도록 제 1 금속 배선층상에 제 2 절연층을 형성하는 공정과 상기 돌출된 제 1 금속 배선층을 포함한 제 2 절연층 상에 제 2 금속 배선층을 형성하는 공정과 상기 돌출된 제 1 금속 배선층을 포함한 상기 제 1 금속 배선층이 형성되지 않는 영역에 제 2 금속 배선층상에 제 3 포토레지스트를 형성하여 패터닝하는 공정과 상기 제 3 포토레지스트를 마스크로 하여 제 2 금속 배선층을 식각하는 공정을 포합하여 이루어짐을 특징으로 한다.The semiconductor wiring forming method of the present invention for this purpose is a step of forming a first insulating layer on the substrate and the first metal wiring layer on the first insulating layer and forming a first photoresist on the first metal wiring layer and patterning a predetermined region Forming a second photoresist in a predetermined region of the first metal wiring layer including a process of forming the exposed metal layer and etching the first metal wiring layer exposed by the first photoresist using a mask to a predetermined depth; Etching the first metal interconnection layer using the second photoresist as a mask, forming a second insulating layer on the first metal interconnection layer to expose the protruding surface of the first metal interconnection layer, and the protruding first layer. Forming a second metal wiring layer on the second insulating layer including the metal wiring layer and the first gold including the protruding first metal wiring layer. Characterized by a second metal wiring yirueojim layer to the third photo step and the third photo resist is formed by patterning a resist as a mask, the combined fabric to a step of etching the second metal wiring layer to an area that the wiring layer is not formed.
Description
본 발명은 반도체 집적 회로의 배선에 관한 것으로, 특히 배선간 연결을 개선한 반도체 장치의 배선형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to wiring of semiconductor integrated circuits, and more particularly, to a wiring forming method of a semiconductor device with improved interconnection between wirings.
일반적으로 알루미늄과 그 합금박막은 전기 전도도가 높고 건식식각에 의한 패턴 형성이 우수하다. 그리고 실리콘 산화막과의 접착성이 우수한 동시에 비교적 가격이 저렴하여 반도체 회로의 배선재료로서 널리 사용되어 왔다.In general, aluminum and its alloy thin film have high electrical conductivity and are excellent in pattern formation by dry etching. In addition, it has been widely used as a wiring material for semiconductor circuits due to its excellent adhesion with a silicon oxide film and relatively low cost.
그러나 집적회로의 집적도가 증가함에 따라 소자의 크기가 감소하고 배선이 미세화 다층화되므로 토폴로지(topo1ogy)를 갖는 부분이나 콘택홀(contact hole) 또는 비아홀(Via Hole) 등의 내부에서 단차피복성(stepcoverage)이 중요한 문제로 대두되 었다.However, as the degree of integration of integrated circuits increases, the size of the device decreases and the wiring becomes finer and multilayered, so that the step coverage within the part having a topology (contact pore) or via hole (via hole), etc. This is an important issue.
즉, 기존의 금속배선막 형성방법인 스피터링 방법을 이용하면 이와같이 굴곡을 갖는 부분에서는 쉐도우 효과(shadow effect)에 의해 국부적으로 배선막의 두께가 얇게 형성된다.That is, when the sputtering method, which is a conventional metal wiring film forming method, is used, the thickness of the wiring film is locally thinned by the shadow effect in the curved portion.
특히 종횡비(aspect ratio)가 1 이상인 접속홀에서 더욱 심하게 나타난다.In particular, it is more severe in connection holes having an aspect ratio of 1 or more.
따라서 이러한 물리적 증착방법 대신에 균일한 두께로 증착할수 있는 화학기상증착법이 도입되어 텅스텐막을 저압화학기상증착(Low Pressure Chemical Vapor Deposition)법으로 형성함으로서 단차피복성을 개선하는 연구가 진행 되었다.Therefore, instead of the physical vapor deposition method, a chemical vapor deposition method capable of depositing a uniform thickness was introduced, and a study of improving step coverage by forming a tungsten film by a low pressure chemical vapor deposition method was performed.
하지만 텅스텐 배선막은 알루미늄 배선막에 비하여 비저항이 2배 이상되므로 배선막으로서의 적용이 어려운 현실이다.However, since the tungsten wiring film has a resistivity twice or more than that of the aluminum wiring film, it is difficult to apply it as a wiring film.
따라서 접속홀에 매몰층(plug)을 형성하는 방법으로서의 개발이 진행되고 있다.Therefore, development as a method of forming a buried layer (plug) in the connection hole is in progress.
매몰층은 선택적 화학기상증착 방법을 적용하여 접속홀안에 노출된 기판을 통하여 선택적으로 텅스텐막을 성장시켜서 형성하거나 베리어 금속막이나 접착층을 형성한 다음 전면에 텅스텐막을 증착하고 증착 두께 이상으로 에치백 하여 형성하는 방법이 있다.The buried layer is formed by selectively growing a tungsten film through a substrate exposed in a connection hole by applying a selective chemical vapor deposition method, or by forming a barrier metal film or an adhesive layer, and then depositing a tungsten film on the entire surface and etching it back to a deposition thickness or more. There is a way.
그러나 이와같은 선택성장법에 있어서는 절연층위에는 성장이 일어나지 않도록 유지하는 것이 쉽지 않다.However, in such a selective growth method, it is not easy to maintain the growth on the insulating layer.
또한 전면 증착 후 에치백 하는 경우에 있어서는 높은 종횡비(aspect ratio)를 갖는 접속홀내에 신뢰성 있는 배리어층이나 접착층을 형성하는 것이 필요하다.In the case of etching back after full deposition, it is necessary to form a reliable barrier layer or adhesive layer in a connection hole having a high aspect ratio.
이를위해서는 콜리메이터 (collimator)나 화학기상증착(CVD) 법을 이용하여 접속홀의 밑면이나 측벽에 텅스텐의 핵생성이 일어날 수 있는 최소한의 두께를 확보하여야 한다.To this end, a collimator or chemical vapor deposition (CVD) method should be used to secure the minimum thickness of tungsten nucleation on the bottom or sidewall of the connection hole.
한편, 접속홀의 깊이는 절연층의 평탄화 정도에 따라 달라지므로 접속홀의 표면과 매몰층의 표면은 실절적으로는 같지 않게된다.(일반적으로 매몰층의 표면이 더 낮다.)On the other hand, since the depth of the connection hole depends on the degree of planarization of the insulating layer, the surface of the connection hole and the surface of the investment layer are practically not the same. (In general, the surface of the investment layer is lower.)
이에대하여 화학기상증착법으로 알루미늄을 위주로하는 배선막을 형성하게 되면 단차피복성이 개선되는 동시에 사진식각공정(photolithography and etching)등 기존의 스피터링에 의한 알루미늄 배선막 기술의 주변관련 공정과의 연속성을 유지할 수 있으므로 유리하다.On the other hand, if the aluminum-based wiring film is formed by chemical vapor deposition, the step coverage is improved and the continuity with the surrounding process of the aluminum wiring film technology by conventional sputtering such as photolithography and etching is maintained. It can be advantageous.
한편 구리(copper)는 알루미늄에 비하여 비저항이 낮고 전기적물절 이동(Electromigration)이나 스트레스마이그레이션(stressmigration)특성이 우수하므로 신뢰성을 더욱 개선할 수 있다. 따라서 구리를 스피터링이나 화학기상증착법으로 형성하는 방법이 연구되고 있다.On the other hand, copper (copper) has a lower specific resistance than aluminum, and excellent electrical electromigration or stress migration (stress migration) characteristics can further improve the reliability. Therefore, a method of forming copper by sputtering or chemical vapor deposition has been studied.
그러나 알루미늄을 식각할때 유용한 할로겐 화합물을 구리식각에 직용할 경우에는 상기 할로겐 화합물의 증기압이 낮으므로 적용성 있는 식각비(Etch Rare)를 얻기 위해서는 조업온도를 500℃정도로 상승시켜야 한다. 따라서 구리 배선의 경우에는 식각에 의한 집적 패터닝 대신에 배선 패턴의 모양으로 기판에 트탠치를 형성한다.However, when a halogen compound useful for etching aluminum is used directly for copper etching, the vapor pressure of the halogen compound is low, so the operating temperature must be raised to about 500 ° C. in order to obtain an applicable etching ratio. Therefore, in the case of copper wiring, a trench is formed on the substrate in the form of a wiring pattern instead of the integrated patterning by etching.
그리고 구리를 증착한 다음 화학기계적연마(Chemica1 Mechanical Polishing : CMP)법으로 에치백하여 매몰형 전도선을 형성하거나 콘택홀 또는 비아홀의 하부전도층을 결정인자(Seed)로 하여 수직성장(Vertical Growth)을 통해 선택적으로 플러그를 형성하는 방법이 시도되고 있다.After the copper is deposited, it is etched back by chemical mechanical polishing (CMP) to form a buried conductive line or a vertical growth by using a lower conductive layer of a contact hole or a via hole as a seed. A method of selectively forming a plug through an attempt has been attempted.
구리를 선택적으로 증착하여 배선을 형성하는 방법으로서는 배선형성을 위한 희생막으로서 TEOS산화막의 패턴을 이용하여 구리를 씨드층 위에 선택적으로 증착한 후 TEOS산화막을 제거하고 씨드층을 선택적으로 식각하므로서 구리패턴을 형성하였다.As a method of forming a wiring by selectively depositing copper, a copper pattern is formed by selectively depositing copper on a seed layer using a TEOS oxide film pattern as a sacrificial film for wiring formation, removing the TEOS oxide film, and selectively etching the seed layer. Formed.
이하, 첨부된 도면을 참조하여 종래의 반도체 장치의 배선형성 방법에 대하여 설명하면 다음과 같다.Hereinafter, a wiring forming method of a conventional semiconductor device will be described with reference to the accompanying drawings.
도 1은 종래의 반도체 장치의 배선을 나타낸 레이 아웃도이고, 도 2a 내지도 2e는 종래의 반도체 장시의 배선형성 방법을 나타내 공정 단면도이다.1 is a layout view showing a wiring of a conventional semiconductor device, and FIGS. 2A to 2E are process cross-sectional views showing a conventional wiring formation method of a semiconductor.
먼저, 도 1에 도시한 바와같이 제 1 금속 배선층(3)상에 제 2 금속 배선층(7)이 형성되고, 상기 제 1 금속 배선층(3)과 제 2 금속 배선층(7)을 연결하기 위한 콘택홀(6)이 형성된다.First, as shown in FIG. 1, a second metal wiring layer 7 is formed on the first metal wiring layer 3, and a contact for connecting the first metal wiring layer 3 and the second metal wiring layer 7 to each other. The hole 6 is formed.
도 2a에 도시한 바와같이 반도체 기판(1)에 제 1 절연층(2)을 형성하고, 상기 제 1 절연층(2)상에 제 1 금속 배선층(3)을 형성한다. 그리고 상기 제 1 금속배선층(3)상에 포토레저스트를 증착한 후 패터닝하여 제 1 포트레지스트 패턴(4)을 형성한다.As shown in FIG. 2A, the first insulating layer 2 is formed on the semiconductor substrate 1, and the first metal wiring layer 3 is formed on the first insulating layer 2. A photoresist is deposited on the first metal wiring layer 3 and then patterned to form a first port resist pattern 4.
이어, 도 2b에 도시한 바와같이 제 1 포토래지스트 패턴(3)을 마스크로 하여 상기 제 1 금속 배선층(3)을 식각한 후, 상기 제 1 금속 배선층(3)상에 제 2 절연층(5)을 형성한다. 그리고 상기 제 2 절연층(5)을 식각하여 제 1 금속 배선층(1)이 소정부분 노출되도록 콘택홀(6)을 형성한다.Subsequently, as shown in FIG. 2B, the first metal wiring layer 3 is etched using the first photoresist pattern 3 as a mask, and then a second insulating layer (3) is formed on the first metal wiring layer 3. 5) form. The second insulating layer 5 is etched to form a contact hole 6 to expose the first metal wiring layer 1 by a predetermined portion.
이어서, 도 2c에 도시한 바와같이 콘택홀(6)을 포함한 제 2 절연층(5)상에 제 2 금속 배선층(7)을 형성한다.Next, as shown in FIG. 2C, the second metal wiring layer 7 is formed on the second insulating layer 5 including the contact hole 6.
이어, 도 2d에 도시한 바와같이 제 2 금속 배선층(7)에 포토레지스트를 증착하고 패터닝하여 제 2 포토레지스트 패턴(8)을 형성한다.Subsequently, as shown in FIG. 2D, the photoresist is deposited and patterned on the second metal wiring layer 7 to form the second photoresist pattern 8.
이어서, 도 2e에 도시한 바와같이 제 2 포토레지스트 패턴(8)을 마스크로 하여 상기 제 2 금속 배선층(7)을 식각한다.Next, as shown in FIG. 2E, the second metal wiring layer 7 is etched using the second photoresist pattern 8 as a mask.
그러나 상기와 같은 종래의 반도체 장치의 배선형성 방법에 있어서는 다음과 같은 문제점이 있었다.However, the above-described conventional wiring forming method of a semiconductor device has the following problems.
첫째, 집적회로의 접적도가 증가함에 따라 소자의 크기가 감소하고 배선층도 미제화 되므로 콘택홀의 크기도 감소하게 된다. 따라서 콘택홀의 형성이 어려워 진다.First, as the integration of the integrated circuit increases, the size of the device is reduced and the wiring layer is also unrefined, thereby reducing the size of the contact hole. Therefore, contact hole formation becomes difficult.
둘째, 상층 배선층이 미세 콘택홀 내에 잘 도포되지 않아서 스텝 커버리지의 불량을 유래한다.Second, the upper wiring layer does not apply well in the fine contact hole, resulting in poor step coverage.
본 발명은 이와같은 문제점을 해결하기 위하여 안출한 것으로 하층 배선층에 기둥을 형성하여 신뢰성을 향상시킨 반도체 배선형성 방법을 제공하는데 그 목적이 있다.An object of the present invention is to provide a method for forming a semiconductor wiring that has improved the reliability by forming a pillar in the lower wiring layer to solve such problems.
도 1은 종래의 반도체 장치의 배선형성을 나타낸 레이 아웃도1 is a layout diagram showing wiring formation of a conventional semiconductor device;
도 2a 내지 도 2e는 종래의 반도체 장치의 배선형성 방법을 나타낸 공정 단면도2A to 2E are cross-sectional views illustrating a wiring forming method of a conventional semiconductor device.
도 3은 본 발명의 반도체 장치의 배선형성을 나타낸 레이 아웃도3 is a layout view showing the wiring formation of the semiconductor device of the present invention.
도 4a 내지 도 4d는 본 발명의 반도체 장치의 배선형성을 나타낸 공정 단면도4A to 4D are cross-sectional views illustrating the wiring formation of the semiconductor device of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
30 : 기판 31 : 제 1 절연층30 substrate 31 first insulating layer
32 : 제 1 금속 배선층 33 : 제 1 포토레지스트 패턴32: first metal wiring layer 33: first photoresist pattern
34 : 제 2 포트레지스트 패턴 35 : 제 2 절연층34: second port resist pattern 35: second insulating layer
36 : 제 2 금속 배선층 37 : 제 3 포토레지스트 패턴36: second metal wiring layer 37: third photoresist pattern
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 배선형성 방법은 기판에 제 1 절연층과 상기 제 1 절연층상에 제 1 배선층을 형성하는 공정과, 기둥모양의 연결층이 형성되도록 상기 제 1 배선층을 선택적으로 패터닝하는 공정과, 상기기둥모양의 연결층 표면이 노출되도록 제 2 절연층을 형성하는 공정과 상기 기둥모양의 연결층과 연결되도록 제 2 배선층을 형성하는 공정을 포함하여 이루어짐을 특징으로 한다.The semiconductor wiring forming method of the present invention for achieving the above object is a step of forming a first insulating layer and a first wiring layer on the first insulating layer on a substrate, and the first wiring layer to form a pillar-shaped connection layer And selectively forming a second insulating layer to expose the surface of the pillar-shaped connection layer, and forming a second wiring layer to be connected to the column-shaped connection layer. do.
이하, 첨부된 도면을 참조하여 본 발명의 반도체 장치의 배선형성 방법에 대하여 보다 상세히 설명하면 다음과 같다.Hereinafter, a wiring forming method of a semiconductor device of the present invention will be described in detail with reference to the accompanying drawings.
도 3은 본 발명의 반도체 장치의 배선을 나타낸 레이 아웃도이고, 도 4a 내지 도 4d는 본 발명의 반도체 장치의 배선형성 방법을 나타낸 공정 단면도이다.3 is a layout view showing the wiring of the semiconductor device of the present invention, and FIGS. 4A to 4D are process cross-sectional views showing the wiring forming method of the semiconductor device of the present invention.
도 3에 도시한 바와같이 제 1 금속 배선층(32)상에 제 2 금속 배선층(36)이 형성되고, 상기 제 1 금속 배선층(32)과 제 2 금속 배선층(36)을 서로 오버랩(overlap) 시켜 연결 되도록 한다.As shown in FIG. 3, a second metal wiring layer 36 is formed on the first metal wiring layer 32, and the first metal wiring layer 32 and the second metal wiring layer 36 overlap each other. To be connected.
도 4a에 도시한 바와같이 반도체 기판(30)에 제 1 절연층(31)을 형성하고, 상기 제 1 절연층(31)상에 제 1 금속 배선층(32)을 형성한다.As shown in FIG. 4A, a first insulating layer 31 is formed on the semiconductor substrate 30, and a first metal wiring layer 32 is formed on the first insulating layer 31.
그리고 상기 제 1 금속 배선층(32)상에 포토레지스트를 증착한 후 패터닝하여 상기 제 1 금속 배선층(32) 일정영역이 노출되도록 제 1 포토레지스트 패턴(33)을 형성한 후, 상기 제 1 포토래지스트 패턴(33)을 마스크로 하여 상기 노출된 제 1 금속 배선층(32)을 일정깊이로 식각한다.After depositing and patterning photoresist on the first metal wiring layer 32, the first photoresist pattern 33 is formed to expose a predetermined region of the first metal wiring layer 32. The exposed first metal wiring layer 32 is etched to a predetermined depth using the gist pattern 33 as a mask.
이어, 도 4b에 도시한 바와같이 제 1 포토레지스트 패턴(33)을 제거한 후, 상기 제 1 금속 배선층(32)상에 포토레지스트를 증착하고 패터닝하여 상기 노출된 제 1 금속 배선층(32)을 포함한 제 1 금속 배선층(32) 일정영역에 제 2 포토레지스트 패턴(34)을 형성한다. 그리고 상기 제 2 포토레지스트 패턴(34)을 마스크로 하여 제 1 금속 배선층(32)을 식각한다.Subsequently, after removing the first photoresist pattern 33 as illustrated in FIG. 4B, a photoresist is deposited and patterned on the first metal interconnection layer 32 to include the exposed first metal interconnection layer 32. The second photoresist pattern 34 is formed in a predetermined region of the first metal wiring layer 32. The first metal wiring layer 32 is etched using the second photoresist pattern 34 as a mask.
이어서, 도 4c에 도시한 바와같이 제 1 금속 배선층(32)상에 제 2 절연층(35)을 형성하여 평탄화하고, 화학 기계적 연마법(Chemical Mechanical Polishing : CMP)을 이용하여 상기 제 1 금속 배선층(32)이 소정부분 노출 되도록 한후, 상기 제 2 절연층(35)상에 제 2 금속 배선층(36)을 형성한다.Subsequently, as shown in FIG. 4C, the second insulating layer 35 is formed and planarized on the first metal wiring layer 32, and the first metal wiring layer is formed by chemical mechanical polishing (CMP). After 32 is exposed to a predetermined portion, a second metal wiring layer 36 is formed on the second insulating layer 35.
또한 상기 제 2 금속 배선층(36)상에 포토레지스트를 증착하고 패터닝하여 상기 제 1 금속 배선층(32)이 형성되지 않는 영역에 제 3 포토레지스트 패턴(37)을 형성한다.In addition, a photoresist is deposited and patterned on the second metal wiring layer 36 to form a third photoresist pattern 37 in a region where the first metal wiring layer 32 is not formed.
이어, 도 4d에 도시한 바와같이 제 3 포토레지스트 패턴(37)을 마스크로 하여 제 2 금속 배선층(36)을 식각한다. 이때, 제 1 금속 배선층(32)과 제 2 금속 배선층(36)은 서로 오버랩(overlap) 시킴으로써 연결되도록 한다.Next, as shown in FIG. 4D, the second metal wiring layer 36 is etched using the third photoresist pattern 37 as a mask. In this case, the first metal wiring layer 32 and the second metal wiring layer 36 are connected to each other by overlapping each other.
이상에서 설명한 바와같이 본 발명의 반도체 장치의 배선형성 방법에 있어서는 다음과 같은 효과가 있다.As described above, the wiring forming method of the semiconductor device of the present invention has the following effects.
집적회로의 집적도가 증가함에 따라 소자의 크기가 감소하므로 배선층도 미세화된다.As the degree of integration of the integrated circuit increases, the size of the device decreases, so that the wiring layer becomes smaller.
따라서 배선간 연결을 위한 콘택을 형성하지 않고 두개의 배선을 서로 오버랩 시킴으로써 서로 연결하므로 신뢰성을 향상 시키며 공정을 단순화 시킨다.Therefore, two wires are connected to each other by overlapping each other without forming contacts for interconnection, thereby improving reliability and simplifying the process.
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