KR102681181B1 - 메모리 시스템 및 그것의 동작방법 - Google Patents

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Abstract

본 발명의 실시 예들에 따른 메모리 시스템에 있어서, 데이터를 저장하는 메모리 블록들을 포함하는 메모리 장치; 및 호스트로부터 리드 요청을 받는 경우, 상기 리드 요청에 대응하는 리드 커맨드에 포함된 논리 주소에 대한 제1 리드 카운트를 증가시키고, 상기 제1 리드 카운트가 제1 임계치보다 큰 경우에, 상기 메모리 블록들 중 상기 논리 주소에 대응하는 제1 데이터가 저장된 제1 메모리 블록에서 상기 제1 데이터를 제2 메모리 블록으로 이동시키며, 상기 제1 메모리 블록의 물리 주소에 대한 제2 리드 카운트를 증가시키고, 상기 제2 리드 카운트가 제2 임계치보다 큰 경우에, 상기 제1 메모리 블록에 대해 리드 리클레임 동작을 수행하도록 상기 메모리 장치를 제어하는 컨트롤러를 포함하는 메모리 시스템이 개시된다.

Description

메모리 시스템 및 그것의 동작방법 {MEMORY SYSTEM AND OPERATING METHOD THEREOF}
본 발명은 메모리 시스템에 관한 것으로, 보다 구체적으로는 리드 리클레임 동작의 발생 빈도를 낮추기 위한 메모리 시스템 및 그것의 동작방법에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 메모리 시스템, 다시 말해 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치의 주 기억 장치 또는 보조 기억 장치로 사용된다.
메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며, 또한 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 메모리 시스템의 일 예로 데이터 저장 장치는, USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(SSD: Solid State Drive) 등을 포함한다.
본 발명의 실시 예에 따른 메모리 시스템은 논리 주소에 대한 리드 카운트에 기초하여 리드가 빈번히 발생하는 데이터를 오픈 슈퍼 메모리 블록으로 이동(move)시킬 수 있다.
본 발명의 실시 예에 따른 메모리 시스템에 있어서, 데이터를 저장하는 메모리 블록들을 포함하는 메모리 장치; 및 호스트로부터 리드 요청을 받는 경우, 상기 리드 요청에 대응하는 리드 커맨드에 포함된 논리 주소에 대한 제1 리드 카운트를 증가시키고, 상기 제1 리드 카운트가 제1 임계치보다 큰 경우에, 상기 메모리 블록들 중 상기 논리 주소에 대응하는 제1 데이터가 저장된 제1 메모리 블록에서 상기 제1 데이터를 제2 메모리 블록으로 이동시키며, 상기 제1 메모리 블록의 물리 주소에 대한 제2 리드 카운트를 증가시키고, 상기 제2 리드 카운트가 제2 임계치보다 큰 경우에, 상기 제1 메모리 블록에 대해 리드 리클레임 동작을 수행하도록 상기 메모리 장치를 제어하는 컨트롤러를 포함하는 메모리 시스템이 제시된다.
본 발명의 일 실시 예에 따른 메모리 시스템의 동작방법에 있어서, 리드 요청을 수신하는 경우에, 상기 리드 요청에 대응하는 리드 커맨드에 포함된 논리 주소에 대한 제1 리드 카운트를 증가시키는 단계; 상기 제1 리드 카운트가 제1 임계치보다 큰 경우에, 상기 논리 주소에 대응하는 제1 데이터가 저장된 제1 메모리 블록에서 상기 제1 데이터를 제2 메모리 블록으로 이동시키는 단계; 상기 제1 메모리 블록의 물리 주소에 대한 제2 리드 카운트를 증가시키는 단계; 및 상기 제2 리드 카운트가 제2 임계치보다 큰 경우에, 상기 제1 메모리 블록에 대해 리드 리클레임 동작을 수행하는 단계를 포함하는 메모리 시스템의 동작방법이 제시된다.
본 발명의 실시 예에 따른 메모리 시스템은 논리 주소에 대한 리드 카운트가 임계치에 도달하면 상기 논리 주소에 대응하는 데이터 및 상기 데이터가 저장된 페이지와 동일 오프셋에 위치한 페이지들에 저장된 데이터를 오픈 슈퍼 메모리 블록에 인터리빙 방식으로 이동시킴으로써 리드 리클레임 동작의 수행 빈도를 낮출 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 개략적으로 도시한 도면이다.
도 2는 본 발명의 실시예에 따른 메모리 시스템에서 사용되는 슈퍼 메모리 블록의 개념을 설명하기 위해 도시한 도면이다.
도 3은 종래기술에 따른 리드 리클레임 동작을 설명하기 위한 순서도이다.
도 4A 및 도 4B는 종래기술에 따른 리드 리클레임 동작의 문제점을 설명하기 위한 도면이다.
도 5A 내지 도 5E는 본 발명의 일 실시예에 따른 리드 리클레임 동작을 설명하기 위한 도면이다.
도 6은 본 발명의 일 실시예에 따른 메모리 시스템(110)의 동작과정을 나타낸 순서도이다.
도 7은 단계 S608에 대한 상세 동작과정을 나타낸 순서도이다.
도 8A 및 도 8B는 논리 주소에 대한 리드 카운트를 저장하는 테이블을 나타낸 도면이다.
도 9는 본 발명의 일 실시예에 따른 프로세서(134)의 상세 구성을 나타내는 도면이다.
이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 흩뜨리지 않도록 생략될 것이라는 것을 유의하여야 한다.
이하, 도면들을 참조하여 본 발명의 실시 예들에 대해서 보다 구체적으로 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 개략적으로 도시한 도면이다.
도 1을 참조하면, 데이터 처리 시스템(100)은, 호스트(Host)(102) 및 메모리 시스템(110)을 포함한다.
그리고, 호스트(102)는, 전자 장치, 예컨대 휴대폰, MP3 플레이어, 랩탑 컴퓨터 등과 같은 휴대용 전자 장치들, 또는 데스크탑 컴퓨터, 게임기, TV, 프로젝터 등과 같은 전자 장치들을 포함, 즉 유무선 전자 장치들을 포함한다.
또한, 호스트(102)는, 적어도 하나의 운영 시스템(OS: operating system) 혹은 복수의 운영 시스템들을 포함할 수 있으며, 또한 사용자의 요청에 상응한 메모리 시스템(110)과의 동작 수행을 위해 운영 시스템을 실행한다. 여기서, 호스트(102)는, 사용자 요청에 해당하는 복수의 커맨드들을 메모리 시스템(110)으로 전송하며, 그에 따라 메모리 시스템(110)에서는 커맨드들에 해당하는 동작들, 즉 사용자 요청에 상응하는 동작들을 수행한다. 운영 시스템은 호스트(102)의 기능 및 동작을 전반적으로 관리 및 제어하고, 데이터 처리 시스템(100) 또는 메모리 시스템(110)을 사용하는 사용자와 호스트(102) 간에 상호 동작을 제공한다.
또한, 메모리 시스템(110)은, 호스트(102)의 요청에 응답하여 동작하며, 특히 호스트(102)에 의해서 액세스되는 데이터를 저장한다. 다시 말해, 메모리 시스템(110)은, 호스트(102)의 주 기억 장치 또는 보조 기억 장치로 사용될 수 있다. 여기서, 메모리 시스템(110)은 호스트(102)와 연결되는 호스트 인터페이스 프로토콜에 따라, 다양한 종류의 저장 장치(솔리드 스테이트 드라이브(SSD: Solid State Drive), MMC, eMMC(embedded MMC))들 중 어느 하나로 구현될 수 있다.
아울러, 메모리 시스템(110)을 구현하는 저장 장치들은, DRAM(Dynamic Random Access Memory), SRAM(Static RAM) 등과 같은 휘발성 메모리 장치와, ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable ROM), EEPROM(Electrically Erasable ROM), FRAM(Ferromagnetic ROM), PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), 플래시 메모리 등과 같은 비휘발성 메모리 장치로 구현될 수 있다.
메모리 시스템(110)은 메모리 장치(150), 및 컨트롤러(130)를 포함한다.
여기서, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적될 수 있다. 일 예로, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적되어 SSD, PC 카드(PCMCIA: Personal Computer Memory Card International Association), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억 장치(UFS) 등으로 구성할 수 있다. 또한, 다른 일 예로, 메모리 시스템(110)은, 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나(컴퓨터, 스마트폰, 휴대용 게임기) 등을 구성할 수 있다.
한편, 메모리 시스템(110)에서의 메모리 장치(150)는, 전원이 공급되지 않아도 저장된 데이터를 유지할 수 있으며, 특히 라이트(write) 동작을 통해 호스트(102)로부터 제공된 데이터를 저장하고, 리드(read) 동작을 통해 저장된 데이터를 호스트(102)로 제공한다. 여기서, 메모리 장치(150)는, 복수의 메모리 블록(memory block)들(152,154,156)을 포함하며, 각각의 메모리 블록들(152,154,156)은, 복수의 페이지들(pages)을 포함하며, 또한 각각의 페이지들은, 복수의 워드라인(WL: Word Line)들이 연결된 복수의 메모리 셀들을 포함한다. 또한, 메모리 장치(150)는, 복수의 메모리 블록들(152,154,156)이 각각 포함된 복수의 플래인들(plane)을 포함하며, 특히 복수의 플래인들이 각각 포함된 복수의 메모리 다이(memory die)들을 포함할 수 있다. 아울러, 메모리 장치(150)는, 비휘발성 메모리 장치, 일 예로 플래시 메모리가 될 수 있으며, 이때 플래시 메모리는 3차원(dimension) 입체 스택(stack) 구조가 될 수 있다.
그리고, 메모리 시스템(110)에서의 컨트롤러(130)는, 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어한다. 예컨대, 컨트롤러(130)는, 메모리 장치(150)로부터 리드된 데이터를 호스트(102)로 제공하고, 호스트(102)로부터 제공된 데이터를 메모리 장치(150)에 저장하며, 이를 위해 컨트롤러(130)는, 메모리 장치(150)의 리드, 라이트, 프로그램(program), 이레이즈(erase) 등의 동작을 제어한다.
보다 구체적으로 설명하면, 컨트롤러(130)는, 호스트 인터페이스(Host I/F) 유닛(132), 프로세서(Processor)(134), 메모리 인터페이스(Memory I/F) 유닛(142), 및 메모리(Memory)(144)를 포함한다. 도 9를 참조하여 후술하는 바와 같이, 프로세서(134)는 리드 카운트 관리부(902), 디스터번스 관리부(904) 및 리드 리클레임 수행부(906)을 포함할 수 있다.
또한, 호스트 인터페이스 유닛(132)은, 호스트(102)의 커맨드(command) 및 데이터를 처리하며, USB(Universal Serial Bus), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(102)와 통신하도록 구성될 수 있다. 여기서, 호스트 인터페이스 유닛(132)은, 호스트(102)와 데이터를 주고 받는 영역으로 호스트 인터페이스 계층(HIL: Host Interface Layer, 이하 'HIL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 통해 구동될 수 있다.
또한, 메모리 인터페이스 유닛(142)은, 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어하기 위해, 컨트롤러(130)와 메모리 장치(150) 간의 인터페이싱을 수행하는 메모리/스토리지(storage) 인터페이스가 된다.
아울러, 메모리(144)는, 메모리 시스템(110) 및 컨트롤러(130)의 동작 메모리로서, 메모리 시스템(110) 및 컨트롤러(130)의 구동을 위한 데이터를 저장한다.
여기서, 메모리(144)는, 휘발성 메모리로 구현될 수 있으며, 예컨대 정적 랜덤 액세스 메모리(SRAM: Static Random Access Memory), 또는 동적 랜덤 액세스 메모리(DRAM: Dynamic Random Access Memory) 등으로 구현될 수 있다. 아울러, 메모리(144)는 컨트롤러(130)의 내부에 존재하거나, 또는 컨트롤러(130)의 외부에 존재할 수 있으며, 이때 메모리 인터페이스를 통해 컨트롤러(130)로부터 데이터가 입출력되는 외부 휘발성 메모리로 구현될 수도 있다.
또한, 메모리(144)는, 호스트(102)와 메모리 장치(150) 간 데이터 라이트 및 리드 등의 동작을 수행하기 위해 필요한 데이터, 및 데이터 라이트 및 리드 등의 동작 수행 시의 데이터를 저장하며, 이러한 데이터 저장을 위해, 프로그램 메모리, 데이터 메모리, 라이트 버퍼(buffer)/캐시(cache), 리드 버퍼/캐시, 데이터 버퍼/캐시, 맵(map) 버퍼/캐시 등을 포함한다.
그리고, 프로세서(134)는, 메모리 시스템(110)의 전체적인 동작을 제어하며, 특히 호스트(102)로부터의 라이트 요청 또는 리드 요청에 응답하여, 메모리 장치(150)에 대한 프로그램 동작 또는 리드 동작을 제어한다. 여기서, 프로세서(134)는, 메모리 시스템(110)의 제반 동작을 제어하기 위해 플래시 변환 계층(FTL: Flash Translation Layer, 이하 'FTL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 구동한다. 또한, 프로세서(134)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현될 수 있다.
컨트롤러(130)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현된 프로세서(134)를 통해, 호스트(102)로부터 요청된 동작을 메모리 장치(150)에서 수행, 다시 말해 호스트(102)로부터 수신된 커맨드에 해당하는 커맨드 동작을, 메모리 장치(150)와 수행한다. 또한 메모리 장치(150)에 대한 백그라운드(background) 동작을 수행할 수도 있다. 여기서, 메모리 장치(150)에 대한 백그라운드 동작은, 가비지 컬렉션(GC: Garbage Collection) 동작, 웨어 레벨링(WL: Wear Leveling) 동작, 맵 플러시(map flush) 동작, 배드 블록 관리(bad block management) 동작 등을 포함한다.
도 2를 참조하면, 도 1을 참조하여 본 발명의 실시예에 따른 메모리 시스템(110)의 구성요소 중 메모리 장치(150)에 포함된 구성요소가 구체적으로 도시된 것을 알 수 있다.
메모리 장치(150)는, 다수의 메모리 블록들(BLOCK000, BLOCK001, BLOCK002, ..., BLCOK00N, BLOCK010, BLOCK011, BLOCK012, ..., BLCOK01N, BLOCK100, BLOCK101, BLOCK102, ..., BLCOK10N, BLOCK110, BLOCK111, BLOCK112, ..., BLCOK11N)을 포함한다.
또한, 메모리 장치(150)는, 제0 채널(CH0)을 통해 데이터를 입/출력할 수 있는 첫 번째 메모리 다이(DIE0)과 제1 채널(CH1)을 통해 데이터를 입/출력할 수 있는 두 번째 메모리 다이(DIE1)을 포함한다. 이때, 제0 채널(CH0)과 제1 채널(CH1)은, 인터리빙(interleaving) 방식으로 데이터를 입/출력할 수 있다.
또한, 첫 번째 메모리 다이(DIE0)는, 제0 채널(CH0)을 공유하여 인터리빙 방식으로 데이터를 입/출력할 수 있는 다수의 경로(WAY0, WAY1)들에 각각 대응하는 다수의 플래인(PLANE00, PLANE01)들을 포함한다.
또한, 두 번째 메모리 다이(DIE1)는, 제1 채널(CH1)을 공유하여 인터리빙 방식으로 데이터를 입/출력할 수 있는 다수의 경로(WAY2, WAY3)들에 각각 대응하는 다수의 플래인(PLANE10, PLANE11)들을 포함한다.
또한, 첫 번째 메모리 다이(DIE0)의 첫 번째 플래인(PLANE00)은, 다수의 메모리 블록들(BLOCK000, BLOCK001, BLOCK002, ..., BLCOK00N, BLOCK010, BLOCK011, BLOCK012, ..., BLCOK01N, BLOCK100, BLOCK101, BLOCK102, ..., BLCOK10N, BLOCK110, BLOCK111, BLOCK112, ..., BLCOK11N) 중 예정된 개수의 메모리 블록(BLOCK000, BLOCK001, BLOCK002, ..., BLCOK00N)을 포함한다.
또한, 첫 번째 메모리 다이(DIE0)의 두 번째 플래인(PLANE01)은, 다수의 메모리 블록들(BLOCK000, BLOCK001, BLOCK002, ..., BLCOK00N, BLOCK010, BLOCK011, BLOCK012, ..., BLCOK01N, BLOCK100, BLOCK101, BLOCK102, ..., BLCOK10N, BLOCK110, BLOCK111, BLOCK112, ..., BLCOK11N) 중 예정된 개수의 메모리 블록(BLOCK010, BLOCK011, BLOCK012, ..., BLCOK01N)을 포함한다.
또한, 두 번째 메모리 다이(DIE1)의 첫 번째 플래인(PLANE10)은, 다수의 메모리 블록들(BLOCK000, BLOCK001, BLOCK002, ..., BLCOK00N, BLOCK010, BLOCK011, BLOCK012, ..., BLCOK01N, BLOCK100, BLOCK101, BLOCK102, ..., BLCOK10N, BLOCK110, BLOCK111, BLOCK112, ..., BLCOK11N)중 예정된 개수의 메모리 블록(BLOCK100, BLOCK101, BLOCK102, ..., BLCOK10N)을 포함한다.
또한, 두 번째 메모리 다이(DIE1)의 두 번째 플래인(PLANE11)은, 다수의 메모리 블록들(BLOCK000, BLOCK001, BLOCK002, ..., BLCOK00N, BLOCK010, BLOCK011, BLOCK012, ..., BLCOK01N, BLOCK100, BLOCK101, BLOCK102, ..., BLCOK10N, BLOCK110, BLOCK111, BLOCK112, ..., BLCOK11N) 중 예정된 개수의 메모리 블록(BLOCK110, BLOCK111, BLOCK112, ..., BLCOK11N)을 포함한다.
이와 같이. 메모리 장치(150)에 포함된 다수의 메모리 블록들(BLOCK000, BLOCK001, BLOCK002, ..., BLCOK00N, BLOCK010, BLOCK011, BLOCK012, ..., BLCOK01N, BLOCK100, BLOCK101, BLOCK102, ..., BLCOK10N, BLOCK110, BLOCK111, BLOCK112, ..., BLCOK11N)은, 같은 경로 또는 같은 채널을 사용하는 것과 같은 '물리적인 위치'에 따라 구분될 수 있다.
참고로, 도 2에서는 메모리 장치(150)에 2개의 메모리 다이(DIE0, DIE1)가 포함되고, 각각의 메모리 다이(DIE0, DIE1)마다 2개의 플래인(PLANE00, PLANE01 / PLANE10, PLANE11)이 포함되며, 각각의 플래인(PLANE00, PLANE01 / PLANE10, PLANE11)마다 예정된 개수의 메모리 블록(BLOCK000, BLOCK001, BLOCK002, ..., BLCOK00N / BLOCK010, BLOCK011, BLOCK012, ..., BLCOK01N / BLOCK100, BLOCK101, BLOCK102, ..., BLCOK10N / BLOCK110, BLOCK111, BLOCK112, ..., BLCOK11N)이 포함되는 것으로 예시되어 있는데, 이는 어디까지나 하나의 실시예일 뿐이다. 실제로는, 설계자의 선택에 따라 메모리 장치(150)에 2개보다 더 많거나 더 적은 개수의 메모리 다이가 포함될 수 있고, 각각의 메모리 다이에도 2개보다 더 많거나 더 적은 개수의 플래인이 포함될 수 있다. 물론, 각각의 플래인에 포함되는 메모리 블록의 개수인 '예정된 개수'도 설계자의 선택에 따라 얼마든지 조정가능하다.
한편, 메모리 장치(150)에 포함된 다수의 메모리 블록들(BLOCK000, BLOCK001, BLOCK002, ..., BLCOK00N, BLOCK010, BLOCK011, BLOCK012, ..., BLCOK01N, BLOCK100, BLOCK101, BLOCK102, ..., BLCOK10N, BLOCK110, BLOCK111, BLOCK112, ..., BLCOK11N)을 다수의 메모리 다이(DIE0, DIE1) 또는 다수의 플래인(PLANE00, PLANE01 / PLANE10, PLANE11)과 같은 '물리적인 위치'로 구분하는 방식과는 별개로 컨트롤러(130)는, 다수의 메모리 블록들 중 동시에 선택되어 동작하는 것을 기준으로 구분하는 방식을 사용할 수 있다. 즉, 컨트롤러(130)는, '물리적인 위치'의 구분방식을 통해 서로 다른 다이 또는 서로 다른 플래인으로 구분되었던 다수의 메모리 블록들을 동시에 선택 가능한 블록들끼리 그룹화하여 슈퍼 메모리 블록(super memory block)들로 구분하여 관리할 수 있다.
이렇게, 컨트롤러(130)에서 다수의 메모리 블록들(BLOCK000, BLOCK001, BLOCK002, ..., BLCOK00N, BLOCK010, BLOCK011, BLOCK012, ..., BLCOK01N, BLOCK100, BLOCK101, BLOCK102, ..., BLCOK10N, BLOCK110, BLOCK111, BLOCK112, ..., BLCOK11N)을 슈퍼 메모리 블록들로 구분하여 관리하는 방식은, 설계자의 선택에 따라 여러 가지 방식이 존재할 수 있는데, 여기에서는 세 가지 방식을 예시하도록 하겠다.
첫 번째 방식은, 컨트롤러(130)에서 메모리 장치(150)에 포함된 다수의 메모리 다이들(DIE0, DIE1) 중 첫 번째 메모리 다이(DIE0)의 첫 번째 플래인(PLANE00)에서 임의의 하나의 메모리 블록(BLOCK000)과, 두 번째 플래인(PLANE01)에서 임의의 하나의 메모리 블록(BLOCK010)을 그룹화하여 하나의 슈퍼 메모리 블록(A1)으로 관리하는 방식이다. 첫 번째 방식을 메모리 장치(150)에 포함된 다수의 메모리 다이들(DIE0, DIE1) 중 두 번째 메모리 다이(DIE1)에 적용하면, 컨트롤러(130)는, 두 번째 메모리 다이(DIE1)의 첫 번째 플래인(PLANE10)에서 임의의 하나의 메모리 블록(BLOCK100)과, 두 번째 플래인(PLANE11)에서 임의의 하나의 메모리 블록(BLOCK110)을 그룹화하여 하나의 슈퍼 메모리 블록(A2)으로 관리할 수 있다.
두 번째 방식은, 컨트롤러(130)에서 메모리 장치(150)에 포함된 다수의 메모리 다이들(DIE0, DIE1) 중 첫 번째 메모리 다이(DIE0)의 첫 번째 플래인(PLANE00)에 포함된 임의의 하나의 메모리 블록(BLOCK002)과, 두 번째 메모리 다이(DIE1)의 첫 번째 플래인(PLANE10)에 포함된 임의의 하나의 메모리 블록(BLOCK102)를 그룹화하여 하나의 슈퍼 메모리 블록(B1)으로 관리하는 방식이다. 두 번째 방식을 다시 적용하면, 컨트롤러(130)는, 메모리 장치(150)에 포함된 다수의 메모리 다이들(DIE0, DIE1) 중 첫 번째 메모리 다이(DIE0)의 두 번째 플래인(PLANE01)에 포함된 임의의 하나의 메모리 블록(BLOCK012)과, 두 번째 메모리 다이(DIE1)의 두 번째 플래인(PLANE11)에 포함된 임의의 하나의 메모리 블록(BLOCK112)를 그룹화하여 하나의 슈퍼 메모리 블록(B2)으로 관리할 수 있다.
세 번째 방식은, 컨트롤러(130)에서 메모리 장치(150)에 포함된 다수의 메모리 다이들(DIE0, DIE1) 중 첫 번째 메모리 다이(DIE0)의 첫 번째 플래인(PLANE00)에 포함된 임의의 하나의 메모리 블록(BLOCK001)과, 첫 번째 메모리 다이(DIE0)의 두 번째 플래인(PLANE01)에 포함된 임의의 하나의 메모리 블록(BLOCK011)과, 두 번째 메모리 다이(DIE1)의 첫 번째 플래인(PLANE10)에 포함된 임의의 하나의 메모리 블록(BLOCK101), 및 두 번째 메모리 다이(DIE1)의 두 번째 플래인(PLANE11)에 포함된 임의의 하나의 메모리 블록(BLOCK111)을 그룹화하여 하나의 슈퍼 메모리 블록(C)으로 관리하는 방식이다.
참고로, 슈퍼 메모리 블록에 포함되는 동시에 선택 가능한 메모리 블록들은, 인터리빙 방식, 예컨대, 채널 인터리빙(channel interleaving) 방식 또는 메모리 다이 인터리빙(memory die interleaving) 방식 또는 메모리 칩 인터리빙(memory chip interleaving) 방식 또는 경로 인터리빙(way interleaving) 방식 등을 통해 실질적으로 동시에 선택될 수 있다.
플래시 메모리에서 어느 하나의 메모리 블록에 반복적으로 리드 동작이 수행되는 경우에, 리드 디스터브(Read Distrub)가 발생하여 메모리 셀에 대한 임계 전압(Threshold Voltage) 분포가 변경될 수 있다. 상기 리드 디스터브로 인해 리드된 데이터에 포함된 에러 비트의 개수가 증가할 수 있으며 상기 에러 비트의 개수가 증가할수록 정정 불가 에러(Uncorrectable Error)의 발생 확률은 높아질 수 있다. 리드 리클레임(Read reclaim)은 상기 정정 불가 에러(Uncorrectable Error)가 발생하기 전에 메모리 블록에 대한 리드 카운트에 기초하여 반복적인 리드 동작으로 인해 손상된 메모리 블록에 저장된 유효 데이터를 다른 정상 메모리 블록으로 이동시키는 동작이다.
상기 리드 리클레임 동작은 유저(User)의 요청과는 무관하게 플래시 메모리 내부적으로 수행되는 백그라운드 동작이며 리드 및 프로그램 동작을 수반한다. 슈퍼 메모리 블록은 복수의 메모리 블록들의 집합이므로, 상기 슈퍼 메모리 블록에 대한 리드 리클레임 동작의 경우에, 이동되는 유효 데이터의 크기가 클 수 있으므로 많은 시간이 소요될 수 있다. 백그라운드 동작을 수행하는 동안에는 포그라운드 동작이 중단될 수 있으므로, 상기 백그라운드 동작에 소요되는 시간이 증가할수록 포그라운드 동작의 성능은 감소할 수 있다.
따라서, 상기 포그라운드 동작의 성능을 향상시키기 위해서는 백그라운드 동작의 수행 빈도를 낮춰야 한다. 종래기술에 따라 리드 리클레임 동작은 도 3을 참조하여 후술하는 바와 같이 슈퍼 메모리 블록에 빈번히 리드되는 특정 데이터가 저장되었는지 여부와 관계없이 상기 슈퍼 메모리 블록에 대한 리드 카운트가 임계치에 도달하면 상기 슈퍼 메모리 블록에 대한 리드 리클레임 동작을 수행한다. 따라서, 종래기술의 경우에, 백그라운드 동작의 수행 빈도가 높아져서 포그라운드 동작의 성능이 저하되는 문제가 발생한다.
도 3은 종래기술에 따른 리드 리클레임 동작을 설명하기 위한 순서도이다.
단계 S302에서, 컨트롤러는 리드 커맨드(READ_CMD)에 응답하여 리드 동작을 수행하도록 메모리 장치를 제어할 수 있다. 상기 리드 커맨드(READ_CMD)는 논리 주소를 포함할 수 있으며, 컨트롤러는 상기 논리 주소를 물리 주소로 변환하여 메모리 장치로 제공할 수 있다. 상기 메모리 장치는 상기 물리 주소에 기초하여 페이지 단위로 메모리 블록에 저장된 데이터를 리드할 수 있다.
단계 S304에서, 컨트롤러는 단계 S302에서 데이터가 리드될 때마다 슈퍼 메모리 블록에 대한 리드 카운트(RC_SB)를 증가시킬 수 있다. 앞서 도 2를 참조하여 설명한 바와 같이 슈퍼 메모리 블록은 복수의 메모리 블록들을 포함할 수 있으며, 상기 복수의 메모리 블록들 중 어느 하나의 메모리 블록에 포함된 페이지로부터 데이터가 리드될 때마다 상기 리드 카운트(RC_SB)는 증가될 수 있다.
단계 S306에서, 컨트롤러는 상기 리드 카운트(RC_SB)와 임계치(TH)의 크기를 비교할 수 있다. 상기 리드 카운트(RC_SB)가 상기 임계치(TH) 이하인 경우에(단계 S306에서 'N'), 컨트롤러는 단계 S302 내지 단계 S306을 반복하여 수행할 수 있다.
단계 S308에서, 컨트롤러는 상기 리드 카운트(RC_SB)가 상기 임계치(TH)보다 큰 경우에(단계 S306에서 'Y'), 상기 슈퍼 메모리 블록에 대해 리드 리클레임 동작(READ RECLAIM)을 수행하도록 메모리 장치를 제어할 수 있다. 상기 리드 리클레임 동작(READ RECLAIM)에 따라 메모리 장치는 슈퍼 메모리 블록에 저장된 유효 데이터를 오픈 슈퍼 메모리 블록으로 이동시킬 수 있다.
도 3을 참조하여 설명한 리드 리클레임 동작은 메모리 장치가 메모리 블록들을 슈퍼 메모리 블록들로 구분하여 관리하는 경우에만 제한되지 아니하고 개별 메모리 블록들에 대해서도 마찬가지로 수행될 수 있다. 예를 들어, 컨트롤러는 리드 카운트가 임계치보다 큰 메모리 블록에 대해서 상기 메모리 블록에 저장된 유효 데이터를 오픈 메모리 블록으로 이동시키는 상기 리드 리클레임 동작을 수행하도록 메모리 장치를 제어할 수 있다.
도 4A 및 도 4B는 종래기술에 따른 리드 리클레임 동작의 문제점을 설명하기 위한 도면이다.
도 4A 및 도 4B에 도시된 슈퍼 메모리 블록(SB) 및 오픈 슈퍼 메모리 블록(OPEN_SB)는 각각 제1 내지 제4 메모리 블록(BLK1 내지 BLK4)를 포함할 수 있다. 상기 제1 및 제2 메모리 블록(BLK1 및 BLK2)은 각각 제1 메모리 다이(DIE1)의 제1 및 제2 플래인(PLANE1 및 PLANE2)에 포함될 수 있으며, 상기 제3 및 제4 메모리 블록(BLK3 및 BLK4)은 각각 제2 메모리 다이(DIE2)의 제1 및 제2 플래인(PLANE1 및 PLANE2)에 포함될 수 있다.
설명의 편의를 위해 도 4A에 도시된 슈퍼 메모리 블록(SB)은 제1 내지 제20 데이터(DATA1 내지 DATA20)를 저장하고, 상기 제1 내지 제20 데이터(DATA1 내지 DATA20)는 각각 제1 내지 제20 논리 주소(LA1 내지 LA20)에 대응된다고 가정한다.
앞서 도 3을 참조하여 설명한 바와 같이, 컨트롤러는 슈퍼 메모리 블록(SB)에 저장된 데이터가 리드될 때마다 상기 슈퍼 메모리 블록에 대한 리드 카운트(RC_SB)를 증가시킬 수 있으며, 상기 리드 카운트(RC_SB)가 임계치(TH)보다 커지면 상기 슈퍼 메모리 블록(SB)에 대해 리드 리클레임 동작을 수행하도록 메모리 장치를 제어할 수 있다. 만약 호스트가 특정 논리 주소를 포함하는 리드 커맨드를 메모리 시스템으로 지속하여 제공하는 경우에, 상기 특정 논리 주소에 대응하는 데이터를 포함하는 슈퍼 메모리 블록에 대한 리드 카운트는 지속적으로 증가할 수 있다. 예를 들어, 컨트롤러가 제7 논리 주소(LA7)를 포함하는 리드 커맨드를 지속적으로 수신할 경우에, 상기 컨트롤러는 상기 제7 논리 주소(LA7)에 대응하는 제7 데이터(DATA7)를 포함하는 슈퍼 메모리 블록(SB)에 대한 리드 카운트를 지속적으로 증가시킬 수 있다. 만약 상기 리드 카운트가 지속적으로 증가한 결과, 상기 리드 카운트가 임계치보다 커질 경우에, 컨트롤러는 상기 슈퍼 메모리 블록(SB)에 저장된 모든 유효 데이터를 오픈 슈퍼 메모리 블록(OPEN_SB)으로 이동시킬 수 있다.
도 4B는 슈퍼 메모리 블록(SB)으로부터 이동된 유효 데이터를 저장한 오픈 슈퍼 메모리 블록(OPEN_SB)을 도시한 도면이다.
컨트롤러는 슈퍼 메모리 블록(SB)에 저장된 모든 유효 데이터를 상기 슈퍼 메모리 블록(SB)으로부터 리드하여 오픈 슈퍼 메모리 블록(OPEN_SB)에 프로그램하는 리드 리클레임 동작을 수행하도록 메모리 장치를 제어할 수 있다. 오픈 슈퍼 메모리 블록(OPEN_SB)은 현재 프로그램 동작이 수행 중인 슈퍼 메모리 블록을 의미하며, 컨트롤러는 주기적으로 데이터가 저장된 슈퍼 메모리 블록에 대해 이레이즈 동작을 수행하여 새로운 데이터를 프로그램하기 위한 오픈 슈퍼 메모리 블록(OPEN_SB)를 할당할 수 있다. 리드 리클레임 동작을 수행하는 동안 메모리 장치는 호스트 요청에 따른 포그라운드(foreground) 동작을 수행하지 못하므로, 상기 포그라운드 동작의 성능이 저하될 수 있다. 슈퍼 메모리 블록에 대한 리드 리클레임의 경우 이동시켜야 하는 데이터의 사이즈가 크기 때문에 상기 포그라운드 동작의 성능 저하가 더 심화될 수 있다.
종래기술에 따르면 리드 요청이 빈번히 발생하는 논리 주소에 대응하는 데이터는 상기 데이터를 포함하는 슈퍼 메모리 블록에 대한 리드 리클레임 동작이 수행될 때까지 상기 슈퍼 메모리 블록에 잔존한다. 따라서 상기 논리 주소에 대응하는 데이터로 인해 상기 슈퍼 메모리 블록에 대한 리드 리클레임 동작이 빈번히 발생할 수 있으며 포그라운드 동작이 성능 저하가 생기는 문제가 발생한다.
본 발명의 일 실시예에 따르면, 제1 슈퍼 메모리 블록에 대한 제1 리드 카운트가 제2 임계치를 초과하여 상기 제1 슈퍼 메모리 블록에 대한 리드 리클레임 동작을 수행하기 전, 컨트롤러(130)는 논리 주소에 대한 제1 리드 카운트에 기초하여 빈번히 리드되는 데이터를 미리 제2 슈퍼 메모리 블록으로 이동시킴으로써 포그라운드 동작의 성능을 저하시키는 리드 리클레임 동작의 수행 빈도를 낮출 수 있다. 상기 제2 슈퍼 메모리 블록은 앞서 설명한 오픈 슈퍼 블록일 수 있다.
도 4a 및 4b에서 슈퍼 메모리 블록의 경우를 예로 들어 설명하였지만, 개별 메모리 블록들에 대해서도 전술한 문제점은 마찬가지로 발생할 수 있다. 예를 들어, 리드가 빈번이 요청되는 데이터를 저장하는 메모리 블록에 대해서는 상기 메모리 블록의 물리 주소에 대한 리드 카운트가 급격하게 증가할 수 있으므로, 상기 메모리 블록에 대한 리드 리클레임 동작은 빈번히 수행될 수 있다. 따라서, 리드 리클레임 동작의 수행 빈도의 증가는 포그라운드 동작의 성능 저하를 야기할 수 있다.
도 5A 내지 도 5E는 본 발명의 일 실시예에 따른 리드 리클레임 동작을 설명하기 위한 도면이다.
본 발명의 일 실시예에 따르면, 컨트롤러(130)는 논리 주소 대한 제1 리드 카운트가 제1 임계치보다 큰 경우에, 상기 데이터를 제2 메모리 블록(BLK2)으로 이동시킬 수 있다. 도 5A는 본 발명의 일 실시예에 따라 상기 데이터를 저장한 제1 메모리 블록(BLK1)에서 상기 데이터를 제2 메모리 블록(BLK)으로 이동시키는 동작을 나타내는 도면이다. 예를 들어, 도 5A에 도시된 바와 같이 컨트롤러(130)는 제1 메모리 블록(BLK1)에 저장된 데이터에 각각 대응하는 제1 리드 카운트들 중 리드 요청이 빈번한 제7 논리 주소(LA 7)에 대한 제1 리드 카운트가 제1 임계치보다 큰 경우에, 상기 제7 논리 주소(LA 7)에 대응하는 제7 데이터(DATA7)를 제2 메모리 블록(BLK2)으로 이동시킬 수 있다. 컨트롤러(130)는 제1 메모리 블록(BLK1)에 저장된 데이터 중 리드 동작이 빈번히 요청되는 데이터를 제2 메모리 블록(BLK2)으로 이동시킴으로써 제1 메모리 블록(BLK1)의 물리 주소에 대한 제2 리드 카운트의 증가 속도를 낮추는 동시에 리드 리클레임 동작의 수행 빈도 또한 함께 낮출 수 있다.
도 5B는 앞서 도 4A를 참조하여 설명한 슈퍼 메모리 블록과 동일한 조건의 제1 슈퍼 메모리 블록(SB)을 도시한다. 상기 제1 슈퍼 메모리 블록의 제1 오프셋(OFFSET1)에 위치한 페이지들은 각각 제1 내지 제4 데이터(DATA1 내지 DATA4)를 저장하고, 제2 오프셋(OFFSET2)에 위치한 페이지들은 각각 제5 내지 제8 데이터(DATA5 내지 DATA8)을 저장하며, 제5 오프셋(OFFSET5)에 위치한 페이지들은 각각 제17 내지 제 20 데이터(DATA17 내지 DATA20)를 저장할 수 있다.
본 발명의 일 실시예에 따르면, 컨트롤러(130)는 논리 주소 대한 제1 리드 카운트가 제1 임계치보다 큰 경우에, 상기 데이터를 제2 슈퍼 메모리 블록(OPEN_SB)으로 이동시킬 수 있다. 도 5C는 본 발명의 일 실시예에 따라 제1 슈퍼 메모리 블록(SB)으로부터 이동된 유효 데이터를 저장한 제2 슈퍼 메모리 블록(OPEN_SB)을 도시한 도면이다. 예를 들어, 도 5C에 도시된 바와 같이 컨트롤러(130)는 리드 요청이 빈번한 제7 논리 주소(LA 7)에 대한 제1 리드 카운트가 제1 임계치보다 큰 경우에, 상기 제7 논리 주소(LA 7)에 대응하는 제7 데이터(DATA7)를 제2 슈퍼 메모리 블록(OPEN_SB)으로 이동시킬 수 있다. 컨트롤러(130)는 제1 슈퍼 메모리 블록(SB)에 저장된 데이터 중 리드 동작이 빈번히 요청되는 데이터를 제2 슈퍼 메모리 블록(OPEN_SB)으로 이동시킴으로써 제1 슈퍼 메모리 블록(SB)에 대한 제2 리드 카운트의 증가 속도를 낮추는 동시에 리드 리클레임 동작의 수행 빈도 또한 함께 낮출 수 있다.
또한, 컨트롤러(130)는 리드동작이 빈번히 요청되는 데이터를 제2 슈퍼 메모리 블록(OPEN_SB)로 이동시키는 동시에 상기 데이터와 동일 오프셋에 위치한 페이지들에 저장된 데이터를 함께 이동시킬 수 있다. 슈퍼 메모리 블록에서 동일 오프셋에 포함된 페이지들은 스트라이프(Stripe) 단위를 구성할 수 있으며, 상기 스트라이프 단위를 구성하는 데이터의 공간 지역성(Spatial Locality)은 높을 수 있다.
호스트(102)가 특정 파일(file)을 구성하는 데이터를 메모리 시스템(110)에 저장하도록 요청하면 메모리 시스템(110)은 스트라이프 단위로 상기 데이터를 슈퍼 메모리 블록 프로그램한다. 따라서, 동일 스트라이프 단위에 속한 데이터는 동일한 파일을 구성하는 데이터일 확률이 높다. 추후 호스트(102)가 상기 파일을 구성하는 데이터를 요청하게 되면, 공간 지역성이 높은 데이터가 동시에 요청될 수 있다. 예를 들어, 동일 파일을 구성하는 데이터는 동일 오프셋에 위치한 페이지들에 프로그램 되므로, 상기 공간 지역성이 높은 데이터는 호스트(102)로부터 동시에 요청될 확률이 높다. 따라서 백그라운드 동작에 따라 상기 스트라이프 단위를 구성하는 데이터의 일부를 이동시켜야 하는 경우에, 컨트롤러(130)는 상기 스트라이프 단위를 구성하는 데이터 모두를 함께 이동시킴으로써 추후 호스트(102)의 리드 요청에 응답하여 신속하게 요청 데이터를 출력할 수 있다.
예를 들어, 제7 논리 주소(LA 7)에 대응하는 제7 데이터(DATA7)와 동일 스트라이프 단위를 구성하는 제5, 제6 및 제8 데이터(DATA5, DATA6 및 DATA8)는 상기 제7 데이터(DATA7)에 대해 높은 공간 지역성을 갖는다. 따라서, 상기 제7 논리 주소(LA 7)에 대응하는 제7 데이터(DATA7)에 대해 리드동작이 빈번히 요청될 경우에, 상기 제7 데이터(DATA7)에 대해 높은 공간 지역성을 갖는 나머지 데이터(DATA5, DATA6 및 DATA8)에 대한 요청 빈도도 높을 수 있다.
본 발명의 일 실시예에 따르면, 컨트롤러(130)는 리드동작이 빈번히 요청되는 데이터를 제2 슈퍼 메모리 블록(OPEN_SB)로 이동시키는 동시에 상기 데이터와 동일 오프셋에 위치한 페이지들에 저장된 데이터를 인터리빙 방식으로 상기 제2 슈퍼 메모리 블록(OPEN_SB)으로 함께 이동시킴으로써 짧은 시간동안 많은 양의 리드 요청이 빈번히 발생하는 데이터를 다른 슈퍼 메모리 블록으로 이동시킬 수 있다. 따라서 하나의 슈퍼 메모리 블록에 대해 리드 동작이 빈번히 요청되는 데이터를 다른 슈퍼 메모리 블록으로 이동시키는 동작에 소요되는 시간을 낮출 수 있다.
구체적으로, 컨트롤러(130)는 논리 주소에 대한 제1 리드 카운트가 제1 임계치보다 큰 경우에, 상기 상기 논리 주소에 대응하는 제1 데이터와 동일 오프셋에 위치한 페이지들에 저장된 제2 데이터 중 유효 데이터를 검출할 수 있다. 컨트롤러(130)는 상기 제1 데이터와 상기 검출된 유효 데이터를 제2 슈퍼 메모리 블록(OPEN_SB)으로 인터리빙 방식에 따라 이동시키도록 메모리 장치(150)를 제어할 수 있다.
도 5D는 본 발명의 일 실시예에 따라 제1 슈퍼 메모리 블록(SB)으로부터 이동된 유효 데이터를 저장한 제2 슈퍼 메모리 블록(OPEN_SB)을 도시한 도면이다. 예를 들어, 도 5D에 도시된 바와 같이, 제5, 제6 및 제8 논리 주소(LA5, LA6 및 LA8)에 대한 제1 리드 카운트들은 단 기간 내에 제1 임계치보다 커질 가능성이 높으므로, 컨트롤러(130)는 상기 제7 데이터(DATA7)와 함께 상기 5, 제6 및 제8 데이터(DATA5, DATA6 및 DATA8)를 인터리빙 방식에 따라 제2 슈퍼 메모리 블록(OPEN_SB)으로 이동시킬 수 있다.
본 발명의 일 실시예에 따르면, 컨트롤러(130)는 논리 주소에 대한 제1 리드 카운트가 제1 임계치보다 큰 경우에, 상기 논리 주소에 대응하는 제1 데이터 및 상기 제1 데이터가 저장된 페이지와 동일 오프셋에 위치한 페이지들에 저장된 유효 데이터 중 대응하는 논리 주소들에 대한 제1 리드 카운트들이 제3 임계치보다 큰 유효 데이터만 제2 슈퍼 메모리 블록(OPEN_SB)으로 이동시킬 수 있다. 공간 지역성에 따라 동일 스트라이프 단위를 구성하는 데이터에 대한 리드 요청 빈도가 비슷할 확률이 높을 수 있지만, 상기 동일 스트라이프 단위를 구성하는 데이터 중 리드 요청 빈도가 낮은 데이터가 존재하는 경우가 있을 수 있다. 따라서, 본 발명의 일 실시예에 따르면, 동일 스트라이프 단위를 구성하는 데이터 중 리드 요청 빈도가 낮은 데이터를 제외하고 리드 요청 빈도가 높은 데이터만 제2 오픈 슈퍼 메모리 블록(OPEN_SB)로 이동시킬 수 있다.
예를 들어, 상기 제5 및 제8 논리 주소(LA5 및 LA8)에 각각에 대한 제1 리드 카운트들은 제3 임계치보다 크고, 제6 논리 주소(LA6)에 대한 제1 리드 카운트는 상기 제3 임계치 이하인 경우에, 컨트롤러(130)는 상기 제7 논리 주소(LA 7)에 대응하는 제7 데이터(DATA 7)를 제2 슈퍼 메모리 블록(OPEN_SB)으로 이동시키는 동시에 상기 제6 논리 주소(LA6)에 대응하는 제6 데이터(DATA6)를 제외하고 상기 제5 및 제8 논리 주소(LA5 및 LA8)에 각각 대응하는 제5 및 제8 데이터(DATA5 및 DATA8)를 인터리빙 방식에 따라 상기 제2 슈퍼 메모리 블록(OPEN_SB)으로 이동시키도록 메모리 장치(150)를 제어할 수 있다.
도 5E는 본 발명의 일 실시예에 따라 슈퍼 메모리 블록(SB)으로부터 이동된 유효 데이터를 저장한 오픈 슈퍼 메모리 블록(OPEN_SB)을 도시한 도면이다. 전술한 바와 같이 컨트롤러(130)는 논리 주소에 대응하는 데이터에 대한 리드 카운트가 제1 임계치보다 큰 제7 데이터(DATA 7) 및 상기 제7 데이터(DATA 7)와 스트라이프 단위를 구성하는 제5, 제6 및 제8 데이터(DATA5, DATA6 및 DATA8) 중 유효 데이터이며, 논리 주소에 대응하는 데이터에 대한 리드 카운트가 제2 임계치보다 큰 제 5 및 제8 데이터(DATA5 및 DATA8)를 오픈 슈퍼 메모리 블록(OPEN_SB)로 이동시킬 수 있다. 따라서, 슈퍼 메모리 블록(SB)에 대한 리드 카운트 증가 속도를 낮출 수 있으며, 리드 리클레임 동작의 수행 빈도를 낮추어 포그라운드 동작의 성능 저하를 방지할 수 있다.
도 6은 본 발명의 일 실시예에 따른 메모리 시스템(110)의 동작과정을 나타낸 순서도이다.
단계 S602에서, 컨트롤러(130)는 호스트(102)로부터 리드 커맨드(READ_CMD)를 수신할 수 있다. 상기 리드 커맨드(READ_CMD)는 논리 주소를 포함할 수 있으며 컨트롤러(130)는 상기 논리 주소를 물리 주소로 변환할 수 있다. 컨트롤러(130)는 상기 물리 주소에 대응하는 메모리 블록으로부터 상기 논리 주소에 대응하는 데이터를 리드하도록 메모리 장치(150)를 제어할 수 있다.
단계 S604에서, 컨트롤러(130)는 단계 S602에서 제공된 리드 커맨드(READ_CMD)에 응답하여 논리 주소에 대한 제1 리드 카운트(RC_LA)를 증가시킬 수 있다. 도 8A 및 도 8B를 참조하여 후술하는 바와 같이, 컨트롤러(130)는 논리 주소에 대한 리드 카운트(RC_LA)를 나타내는 테이블을 저장할 수 있다. 컨트롤러(130)는 리드 커맨드(READ_CMD)가 제공될 때마다, 상기 리드 커맨드(READ_CMD)에 포함된 논리 주소에 대한 제1 리드 카운트(RC_LA)를 증가시켜 상기 테이블을 업데이트할 수 있다.
단계 S606에서, 컨트롤러(130)는 단계 S604에서 증가시킨 논리 주소에 대한 제1 리드 카운트(RC_LA)와 제1 임계치(TH1)의 크기를 비교할 수 있다. 본 발명의 일 실시예에 따르면, 컨트롤러(130)는 논리 주소에 대한 제1 리드 카운트(RC_LA)와 제1 임계치(TH1)의 크기를 비교함으로써 빈번히 리드되는 데이터를 검출할 수 있다.
단계 S608에서, 컨트롤러(130)는 논리 주소에 대한 제1 리드 카운트(RC_LA)가 제1 임계치(TH1)보다 큰 경우(단계 S606에서 'Y'), 상기 논리 주소에 대응하는 데이터(DATA_LA) 및 상기 데이터(DATA_LA)가 저장된 페이지와 동일 오프셋에 위치한 페이지들에 저장된 제2 데이터(DATA_OFFSET)를 제1 슈퍼 메모리 블록으로부터 제2 슈퍼 메모리 블록(OPEN_SB)으로 이동시키도록 메모리 장치(150)를 제어할 수 있다. 구체적으로, 상기 컨트롤러(130)는 상기 데이터(DATA_LA)가 저장된 페이지와 동일 오프셋에 위치한 페이지들에 저장된 제2 데이터(DATA_OFFSET) 중 유효 데이터이며 대응하는 제1 리드 카운트들이 제3 임계치(TH3)보다 큰 데이터(DATA_OFFSET_MOVE)를 상기 제2 슈퍼 메모리 블록(OPEN_SB)으로 인터리빙 방식에 따라 이동시키도록 메모리 장치(150)를 제어할 수 있다.
도 7은 단계 S608에 대한 상세 동작과정을 나타낸 순서도이다.
단계 S702에서, 컨트롤러(130)는 논리 주소에 대한 제1 리드 카운트(RC_LA)가 제1 임계치(TH1)보다 큰 경우(단계 S606에서 'Y'), 상기 논리 주소에 대응하는 제1 데이터(DATA_LA) 및 상기 제1 데이터(DATA_LA)가 저장된 페이지와 동일 오프셋에 위치한 페이지들에 저장된 제2 데이터 중 유효 데이터(DATA_VALID)를 검출할 수 있다. 상기 유효 데이터(DATA_VALID)는 복수의 논리 주소들과 각각 대응하는 데이터 피스들을 포함할 수 있다.
단계 S704에서, 컨트롤러(130)는 단계 S702에서 상기 유효 데이터(DATA_VALID) 각각에 대응하는 논리 주소들 대한 제1 리드 카운트들(RC_LA_VALID)과 제3 임계치(TH3)의 크기를 각각 비교할 수 있다. 본 발명의 일 실시예에 따르면, 컨트롤러(130)는 상기 제3 임계치(TH3)보다 작거나 같은 제1 리드 카운트(RC_LA_VALID)를 갖는 논리 주소들에 대응하는 유효 데이터를 제2 슈퍼 메모리 블록(OPEN_SB)로 이동시키는 대상에서 제외시킴으로써 단계 S602에서 리드 요청된 데이터와 높은 공간 지역성을 갖는 데이터 중 리드 요청이 빈번히 발생하는 데이터만 오픈 슈퍼 메모리 블록으로 이동시키도록 메모리 장치(150)를 제어할 수 있다.
단계 S706에서, 컨트롤러(130)는 상기 유효 데이터(DATA_VALID)와 각각 대응하는 논리 주소들에 대한 제1 리드 카운트(RC_LA_VALID)가 제3 임계치(TH3)보다 큰 경우에(단계 S704에서 'Y'), 상기 유효 데이터(DATA_OFFSET_MOVE)를 제1 슈퍼 메모리 블록으로부터 제2 슈퍼 메모리 블록(OPEN_SB)로 이동시킬 수 있다.
다시 도 6으로 돌아와, 단계 S610에서 컨트롤러(130)는 제1 슈퍼 메모리 블록에 대한 제2 리드 카운트(RC_SB)를 증가시킬 수 있다. 단계 S612에서 컨트롤러(130)는 상기 제1 슈퍼 메모리 블록에 대한 제2 리드 카운트(RC_SB)와 제2 임계치(TH2)를 비교할 수 있다. 단계 S614에서, 컨트롤러(130)는 상기 제1 슈퍼 메모리 블록에 대한 제2 리드 카운트(RC_SB)가 제2 임계치(TH2)보다 큰 경우에(단계 S612에서 'Y'), 상기 제1 슈퍼 메모리 블록에 대해 리드 리클레임(READ_RECLAIM) 동작을 수행하도록 메모리 장치(150)를 제어할 수 있다.
도 8A 및 도 8B는 논리 주소에 대한 제1 리드 카운트를 저장하는 테이블을 나타낸 도면이다.
도 8A를 참조하면, 컨트롤러(130)는 논리 주소에 대한 제1 리드 카운트를 저장하는 테이블을 메모리(144)에 저장할 수 있다. 상기 테이블에 저장할 수 있는 논리 주소의 개수 및 상기 논리 주소에 대한 제1 리드 카운트의 개수는 제한될 수 있다. 컨트롤러(130)는 상기 테이블의 용량이 가득 찬 경우에, LRU(Least Recently Used) 방식에 따라 가장 오래 전에 업데이트된 논리 주소 및 상기 논리 주소에 대한 제1 리드 카운트를 상기 테이블로부터 축출할 수 있다.
도 8A에 도시된 테이블은 앞서 도 5A 및 도 5D를 참조하여 설명한 슈퍼 메모리 블록(SB)에 저장된 데이터에 대한 논리주소 및 상기 논리 주소에 대한 제1 리드 카운트를 나타낸다. 상기 테이블로부터 확인할 수 있는 바와 같이, 높은 공간 지역성을 갖는 제5 내지 제8 논리 주소(LA5 내지 LA 8)에 대한 제1 리드 카운트들(RC_LA)은 비슷한 값을 갖는 것을 확인할 수 있다.
도 8B는 제7 데이터(DATA7) 및 상기 제7 데이터(DATA7)가 저장된 페이지와 동일 오프셋에 위치한 페이지들에 저장된 유효 데이터 중 대응하는 논리 주소들에 대한 제1 리드 카운트(RC_LA)가 제3 임계치보다 큰 제5 및 제8 논리 주소들(LA 5 및 LA 8)에 각각 대응하는 제5 및 제8 데이터(DATA5 및 DATA8)를 제2 슈퍼 메모리 블록(OPEN_SB)으로 이동시킨 이후 업데이트된 테이블을 나타낸다. 컨트롤러(130)는 데이터가 다른 슈퍼 메모리 블록으로 이동될 때마다 상기 데이터에 대응하는 논리 주소에 대한 제1 리드 카운트를 리셋시켜 상기 테이블을 업데이트할 수 있다. 예를 들어, 컨트롤러(130)는 제5, 제7 및 제8 논리 주소(LA5, LA7 및 LA8)에 대한 제1 리드 카운트(RC_LA)들을 '0'의 값을 갖도록 리셋할 수 있다. 본 발명의 일 실시예에 따르면 컨트롤러(130)는 데이터가 다른 슈퍼 메모리 블록으로 이동될 때마다 상기 데이터에 대응하는 논리 주소에 대한 제1 리드 카운트(RC_LA)를 리셋함으로써 상기 데이터가 기존의 슈퍼 메모리 블록에 저장된 상태에서 측정된 제1 리드 카운트(RC_LA)가 상기 데이터가 새로운 슈퍼 메모리 블록에 저장된 상태에서 측정된 제1 리드 카운트(RC_LA`)로 상속되지 아니하도록 상기 테이블을 운용할 수 있다.
도 9는 본 발명의 일 실시예에 따른 프로세서(134)의 상세 구성을 나타내는 도면이다.
프로세서(134)는 리드 카운트 관리부(902), 디스터번스 관리부(904) 및 리드 리클레임 수행부(906)를 포함할 수 있다. 리드 카운트 관리부(902)는 논리 주소 리드 카운트 매니저(908) 및 슈퍼 블록 리드 카운트 매니저(910)를 포함할 수 있다.
리드 카운트 관리부(902)는 리드 커맨드(READ_CMD)에 기초하여 제1 슈퍼 메모리 블록에 대한 제2 리드 카운트 및 논리 주소에 대한 제1 리드 카운트를 측정할 수 있다. 리드 카운트 관리부(902)는 제1 슈퍼 메모리 블록에 대한 리드 카운트 정보(INFO_RC_SB)를 리드 리클레임 수행부(906)로 제공할 수 있다. 리드 카운트 관리부(902)는 논리 주소에 대한 제1 리드 카운트에 대한 정보(INFO_RC_LA)를 디스터번스 관리부(904)로 제공할 수 있다.
논리주소 리드 카운트 매니저(908)는 리드 커맨드(READ_CMD)에 포함된 논리 주소에 대한 제1 리드 카운트를 측정하고, 상기 제1 리드 카운트를 앞서 도 8A 및 도 8B를 참조하여 설명한 테이블의 형태로 저장할 수 있다. 논리주소 리드 카운트 매니저(908)는 상기 테이블에 논리 주소 및 상기 논리 주소에 대한 제1 리드 카운트를 기록할 수 있으며, 상기 테이블에 기록된 논리 주소에 대응하는 데이터가 다른 슈퍼 메모리 블록으로 이동될 때마다, 상기 제1 리드 카운트를 리셋할 수 있다. 또한, 상기 논리 주소 리드 카운트 매니저(908)는 상기 테이블에 기록된 논리 주소의 개수가 상기 테이블이 기록할 수 있는 논리 주소의 개수인 제4 임계치를 초과할 경우에, LRU 방식에 따라 상기 테이블에 저장된 논리 주소 및 상기 논리 주소에 대한 제1 리드 카운트를 축출할 수 있다. 논리주소 리드 카운트 매니저(908)는 디스터번스 관리부(904)로 제1 리드 카운트에 대한 정보(INFO_RC_LA)를 제공할 수 있다.
슈퍼 블록 리드 카운트 매니저(910)는 제1 슈퍼 메모리 블록에 대한 제2 리드 카운트를 측정할 수 있다. 슈퍼 블록 리드 카운트 매니저(910)는 상기 제1 슈퍼 메모리 블록으로부터 데이터가 리드될 때마다 상기 제2 리드 카운트를 증가시킬 수 있다. 슈퍼 블록 리드 카운트 매니저(910)는 상기 제2 리드 카운트에 대한 정보(INFO_RC_SB)를 리드 리클레임 수행부(906)로 제공할 수 있다.
디스터번스 관리부(904)는 상기 제공된 제1 리드 카운트 정보(INFO_RC_LA)에 기초하여 제1 슈퍼 메모리 블록으로부터 제2 슈퍼 메모리 블록으로 이동시킬 데이터를 검출할 수 있다. 상기 제2 슈퍼 메모리 블록은 앞서 설명한 오픈 슈퍼 메모리 블록일 수 있다. 디스터번스 관리부(904)는 상기 제1 리드 카운트와 제1 임계치를 비교할 수 있다. 디스터번스 관리부(904)는 상기 제1 리드 카운트가 상기 제1 임계치보다 큰 경우에, 상기 제1 리드 카운트에 대응하는 제1 데이터가 저장된 페이지와 동일 오프셋에 위치한 페이지들에 저장된 제2 데이터에 대응하는 제1 리드 카운트와 제3 임계치를 비교할 수 있다. 디스터번스 관리부(904)는 상기 제1 임계치보다 큰 제1 리드 카운트를 갖는 논리 주소에 대응하는 제1 데이터 및 상기 제1 데이터가 저장된 페이지와 동일 오프셋에 위치한 페이지들에 저장된 제2 데이터 중 대응하는 논리 주소들이 상기 제3 임계치보다 큰 제1 리드 카운트들을 갖는 데이터를 상기 제2 슈퍼 메모리 블록으로 이동시킬 데이터로 검출할 수 있다. 또한, 상기 제2 데이터는 유효 데이터일 수 있다. 디스터번스 관리부(904)는 상기 검출된 데이터를 인터리빙 방식에 따라 상기 제2 슈퍼 메모리 블록으로 이동시도록 메모리 장치를 제어할 수 있다.
리드 리클레임 수행부(906)는 상기 제공된 제1 슈퍼 메모리 블록에 대한 제2리드 카운트 정보(INFO_RC_SB)에 기초하여 제1 슈퍼 메모리 블록에 대해 리드 리클레임 동작을 수행하도록 메모리 장치(150)를 제어할 수 있다. 리드 리클레임 수행부(906)는 제1 슈퍼 메모리 블록에 대한 제2 리드 카운트가 제2 임계치보다 큰 경우에, 상기 제1 슈퍼 메모리 블록에 저장된 유효 데이터를 제2 슈퍼 메모리 블록으로 이동시켜 상기 리드 리클레임 동작을 수행하도록 메모리 장치(150)를 제어할 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.
130: 컨트롤러
150: 메모리 장치
110: 메모리 시스템

Claims (20)

  1. 데이터를 저장하는 메모리 블록들을 포함하는 메모리 장치; 및
    호스트로부터의 리드 요청에 대응하는 리드 커맨드에 포함된 논리 주소에 연관된 제1 데이터의 읽기 횟수인 제1 리드 카운트를 증가시키고,
    상기 제1 리드 카운트가 제1 임계치보다 큰 경우 상기 메모리 블록들 중 상기 논리 주소에 의해 식별되는 상기 제1 데이터를 제1 메모리 블록 내 적어도 하나의 페이지에서 제2 메모리 블록으로 이동시키며,
    상기 제1 메모리 블록에 대한 읽기 횟수인 제2 리드 카운트를 증가시키고,
    상기 제2 리드 카운트가 제2 임계치보다 큰 경우 상기 제1 메모리 블록에 대해 리드 리클레임 동작을 수행하도록 상기 메모리 장치를 제어하는
    컨트롤러
    를 포함하는 메모리 시스템.
  2. 제1 항에 있어서,
    상기 메모리 블록들은 복수의 메모리 블록들을 각각 포함하는 복수의 슈퍼 메모리 블록들로 구분되고,
    상기 메모리 장치는 상기 제1 및 제2 메모리 블록들을 각각 포함하는 제1 및 제2 슈퍼 메모리 블록들을 포함하며,
    상기 컨트롤러는
    상기 제1 데이터 및 상기 제1 슈퍼 메모리 블록에서 상기 제1 데이터와 동일 오프셋에 저장된 제2 데이터를 상기 제2 슈퍼 메모리 블록으로 인터리빙 방식에 따라 이동시키도록 상기 메모리 장치를 제어하는
    메모리 시스템.
  3. 제2 항에 있어서,
    상기 컨트롤러는
    상기 제2 데이터 중 유효 데이터를 상기 제2 슈퍼 메모리 블록으로 이동시키도록 상기 메모리 장치를 제어하는
    메모리 시스템.
  4. 제3 항에 있어서,
    상기 유효 데이터 각각에 대응하는 논리 주소들에 대한 제1 리드 카운트들은 제3 임계치보다 크고,
    상기 제3 임계치는 상기 제1 임계치보다 작은
    메모리 시스템.
  5. 제1 항에 있어서,
    상기 컨트롤러는
    상기 제1 메모리 블록에 저장된 데이터가 리드될 때마다 상기 제2 리드 카운트를 증가시키는
    메모리 시스템.
  6. 제1 항에 있어서,
    상기 컨트롤러는
    상기 리드 커맨드를 수신할 때마다 상기 제1 리드 카운트를 증가시키는
    메모리 시스템.
  7. 제1 항에 있어서,
    상기 컨트롤러는
    논리 주소 별로 상기 제1 리드 카운트를 기록한 테이블을 저장하고, 상기 논리 주소에 대응하는 데이터가 다른 메모리 블록으로 이동될 경우에, 상기 논리 주소에 대한 제1 리드 카운트를 리셋시키는
    메모리 시스템.
  8. 제7 항에 있어서,
    상기 컨트롤러는
    상기 테이블에 기록된 논리 주소들의 개수가 제4 임계치에 도달한 경우에, LRU(Least Recently Used) 방식에 따라 상기 테이블에 기록된 논리 주소들을 축출하는
    메모리 시스템.
  9. 제1 항에 있어서,
    상기 리드 리클레임 동작은
    상기 제1 메모리 블록에 포함된 유효 데이터를 상기 제2 메모리 블록으로 이동시키는
    메모리 시스템.
  10. 제2 항에 있어서,
    상기 인터리빙 방식은
    상기 제1 데이터를 상기 제2 슈퍼 메모리 블록으로 이동시키는 동안 상기 제2 데이터를 상기 제2 슈퍼 메모리 블록으로 이동시키는
    메모리 시스템.
  11. 외부 장치로부터의 리드 요청에 대응하는 논리 주소에 연관된 제1 데이터의 읽기 횟수인 제1 리드 카운트를 증가시키는 단계;
    상기 제1 리드 카운트가 제1 임계치보다 큰 경우 상기 논리 주소에 의해 식별되는 상기 제1 데이터를 제1 메모리 블록 내 적어도 하나의 페이지에서 제2 메모리 블록으로 이동시키는 단계;
    상기 제1 메모리 블록에 대한 읽기 횟수인 제2 리드 카운트를 증가시키는 단계; 및
    상기 제2 리드 카운트가 제2 임계치보다 큰 경우 상기 제1 메모리 블록에 대해 리드 리클레임 동작을 수행하는 단계
    를 포함하는 메모리 시스템의 동작방법.
  12. 제11 항에 있어서,
    상기 제2 메모리 블록으로 이동시키는 단계는
    상기 제1 메모리 블록을 포함하는 제1 슈퍼 메모리 블록에서 상기 제1 데이터 및 상기 제1 데이터와 동일 오프셋에 위치한 제2 데이터를 상기 제2 메모리 블록을 포함하는 제2 슈퍼 메모리 블록으로 인터리빙 방식에 따라 이동시키는 단계
    를 포함하는 메모리 시스템의 동작 방법.
  13. 제12 항에 있어서,
    상기 제2 슈퍼 메모리 블록으로 인터리빙 방식에 따라 이동시키는 단계는
    상기 제2 데이터 중 유효 데이터를 상기 제2 슈퍼 메모리 블록으로 이동시키는 단계
    를 포함하는 메모리 시스템의 동작 방법.
  14. 제13 항에 있어서,
    상기 유효 데이터 각각에 대응하는 논리 주소들에 대한 제1 리드 카운트들은 제3 임계치보다 크고,
    상기 제3 임계치는 상기 제1 임계치보다 작은
    메모리 시스템의 동작방법.
  15. 제11 항에 있어서,
    상기 제1 메모리 블록에 저장된 데이터가 리드될 때마다 상기 제2 리드 카운트를 증가시키는 단계
    를 더 포함하는 메모리 시스템의 동작방법.
  16. 제11 항에 있어서,
    리드 커맨드를 수신할 때마다 상기 제1 리드 카운트를 증가시키는 단계
    를 더 포함하는 메모리 시스템의 동작방법.
  17. 제11 항에 있어서,
    논리 주소 별로 상기 제1 리드 카운트를 기록한 테이블을 저장하고, 상기 논리 주소에 대응하는 데이터가 다른 메모리 블록으로 이동될 경우에, 상기 논리 주소에 대한 제1 리드 카운트를 리셋시키는 단계
    를 더 포함하는 메모리 시스템의 동작방법.
  18. 제17 항에 있어서,
    상기 테이블에 기록된 논리 주소들의 개수가 제4 임계치에 도달한 경우에, LRU(Least Recently Used) 방식에 따라 상기 테이블에 기록된 논리 주소들을 축출하는 단계
    를 더 포함하는 메모리 시스템의 동작방법.
  19. 제11 항에 있어서,
    상기 제1 메모리 블록에 대해 리드 리클레임 동작을 수행하는 단계는
    상기 제1 메모리 블록에 포함된 유효 데이터를 상기 제2 메모리 블록으로 이동시키는
    메모리 시스템의 동작방법.
  20. 페이지들로 구성되는 스트라이프를 포함하는 제1 슈퍼 블록 및 제2 슈퍼 블록을 포함하는 메모리 장치를 제어하는 컨트롤러의 동작 방법에 있어서,
    제1 슈퍼 블록에 대한 읽기 액세스를 카운팅하여 메모리 블록의 읽기 횟수인 제1 읽기 액세스 카운트를 생성하고 각 페이지에 대한 읽기 액세스를 카운팅하여 논리 주소에 연관된 제1 데이터의 읽기 횟수인 제2 읽기 액세스 카운트를 생성하는 단계;
    상기 제2 읽기 액세스 카운트가 제1 임계값보다 클 때, 상기 제1 데이터를 상기 스트라이프에서 제2 슈퍼 블록으로 이동하는 단계; 및
    상기 제1 슈퍼 블록에 대한 상기 제1 읽기 액세스 횟수가 제2 임계값보다 커지면, 상기 메모리 장치가 상기 제1 슈퍼 블록에 대한 리드 리클레임 동작을 수행하도록 제어하는 단계를 포함하고,
    유효 데이터를 저장하는 페이지에 대한 제2 읽기 액세스 카운트 각각은 상기 제1 임계값보다 작은 제3 임계값보다 큰,
    메모리 시스템의 동작방법.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102653235B1 (ko) * 2019-10-16 2024-04-01 에스케이하이닉스 주식회사 메모리 블록을 효율적으로 관리할 수 있는 메모리 시스템 및 메모리 시스템의 동작방법
CN113885778B (zh) 2020-07-02 2024-03-08 慧荣科技股份有限公司 数据处理方法及对应的数据储存装置
CN113961140B (zh) * 2020-07-02 2024-06-11 慧荣科技股份有限公司 数据处理方法及对应的数据储存装置
CN113885779B (zh) * 2020-07-02 2024-03-12 慧荣科技股份有限公司 数据处理方法及对应的数据储存装置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101824068B1 (ko) * 2011-07-28 2018-03-15 삼성전자주식회사 메모리 컨트롤러 구동방법, 및 메모리 컨트롤러를 포함하는 메모리 시스템, 메모리 카드 및 휴대용 전자장치
US10747440B2 (en) * 2014-09-24 2020-08-18 Hitachi, Ltd. Storage system and storage system management method
US9983999B2 (en) * 2016-01-22 2018-05-29 Samsung Electronics Co., Ltd. Computing system with cache management mechanism and method of operation thereof
KR102530905B1 (ko) 2016-02-15 2023-05-11 에스케이하이닉스 주식회사 메모리 시스템 및 그의 동작 방법
TWI587304B (zh) * 2016-03-09 2017-06-11 群聯電子股份有限公司 記憶體管理方法、記憶體控制電路單元與記憶體儲存裝置
KR20180046067A (ko) * 2016-10-27 2018-05-08 에스케이하이닉스 주식회사 메모리 제어 장치 및 방법
TWI615711B (zh) * 2017-03-28 2018-02-21 群聯電子股份有限公司 資料寫入方法、記憶體控制電路單元與記憶體儲存裝置
KR20190068197A (ko) * 2017-12-08 2019-06-18 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작방법
KR102419036B1 (ko) * 2017-12-18 2022-07-11 에스케이하이닉스 주식회사 데이터 저장 장치 및 그것의 동작 방법
JP2019168937A (ja) * 2018-03-23 2019-10-03 東芝メモリ株式会社 メモリシステム、制御方法及びコントローラ
KR20200021821A (ko) 2018-08-21 2020-03-02 에스케이하이닉스 주식회사 메모리 컨트롤러 및 그 동작 방법
KR20200114216A (ko) * 2019-03-28 2020-10-07 에스케이하이닉스 주식회사 데이터 저장 장치 및 동작 방법
KR20200122086A (ko) * 2019-04-17 2020-10-27 에스케이하이닉스 주식회사 메모리 시스템에서 맵 세그먼트를 전송하는 방법 및 장치

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