KR20200059936A - 메모리 시스템 및 메모리 시스템의 동작방법 - Google Patents

메모리 시스템 및 메모리 시스템의 동작방법 Download PDF

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Abstract

복수의 다이(Die)를 포함하는 복수 레벨 셀 메모리 장치를 포함하는 메모리 시스템의 동작 방법은, 라이트 커맨드의 속성에 기초하여 결정된 물리 주소 할당 스킴(Scheme)에 따라 물리 주소를 할당하는 단계; 및 상기 할당된 물리 주소에 라이트 동작을 수행하는 단계를 포함한다.

Description

메모리 시스템 및 메모리 시스템의 동작방법 {MEMORY SYSTEM AND OPERATION METHOD THEREOF}
본 발명은 메모리 시스템에 관한 것으로, 메모리 장치를 포함하는 메모리 시스템 및 그것의 동작방법에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 메모리 시스템, 다시 말해 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치의 주 기억 장치 또는 보조 기억 장치로 사용된다.
메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며, 또한 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 메모리 시스템의 일 예로 데이터 저장 장치는, USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(SSD: Solid State Drive) 등을 포함한다.
본 발명은 슈퍼블록의 액세스 성능을 향상시키는 메모리 시스템 및 그의 동작 방법을 제공하고자 한다.
본 발명의 일 실시예에 따르면, 복수의 다이(Die)를 포함하는 복수 레벨 셀 메모리 장치를 포함하는 메모리 시스템의 동작 방법은, 라이트 커맨드의 속성에 기초하여 결정된 물리 주소 할당 스킴(Scheme)에 따라 물리 주소를 할당하는 단계; 및 상기 할당된 물리 주소에 라이트 동작을 수행하는 단계를 포함한다.
본 발명의 일 실시예에 따른 메모리 시스템은, 복수의 다이(Die)를 포함하는 복수 레벨 셀 메모리 장치; 및 상기 메모리 장치를 제어하는 컨트롤러를 포함하되, 상기 컨트롤러는 라이트 커맨드의 속성에 기초하여 결정된 물리 주소 할당 스킴(Scheme)에 따라 물리 주소를 할당하는 프로세서를 포함하고, 상기 메모리 장치는 상기 할당된 물리 주소에 라이트 동작을 수행한다.
본 발명은 슈퍼블록의 액세스 성능을 향상시키는 메모리 시스템 및 그의 동작 방법을 제공할 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템의 구조를 개략적으로 도시한 도면이다.
도 2는 메모리 장치에 포함된 복수의 다이를 예시하는 도면이다.
도 3은 메모리 장치의 복수의 다이 각각에 포함된 메모리 블록들을 도시하는 도면이다.
도 4 내지 도 5b는 라이트 동작을 수행하기 위한 물리 주소 할당 스킴(scheme)들을 설명하기 위한 도면이다.
도 6 및 도 7은 본 발명의 일 실시예에 따른 메모리 시스템의 라이트 동작을 나타내는 흐름도이다.
도 8은 하나의 슈퍼블록을 라이트하는 도중 물리 주소 할당 스킴이 변경되는 경우 물리 주소 할당 방법의 일 예를 설명하는 도면이다.
도 9는 본 발명의 일 실시예에 따른 메모리 시스템의 리드 동작을 나타내는 흐름도이다.
도 10 내지 도 18은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예들을 개략적으로 도시한 도면이다.
이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 흩뜨리지 않도록 생략될 것이라는 것을 유의하여야 한다.
이하, 도면들을 참조하여 본 발명의 실시 예들에 대해서 보다 구체적으로 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템(110)의 구조를 개략적으로 도시한 도면이다.
메모리 시스템(110)은, 호스트의 요청에 응답하여 동작하며, 특히 호스트에 의해서 액세스되는 데이터를 저장한다. 즉, 메모리 시스템(110)은, 호스트의 주 기억 장치 또는 보조 기억 장치로 사용될 수 있다.
여기서, 메모리 시스템(110)은 호스트와 연결되는 호스트 인터페이스 프로토콜에 따라, 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다. 예를 들면, 메모리 시스템(110)은, 솔리드 스테이트 드라이브(SSD: Solid State Drive), MMC, eMMC(embedded MMC), RS-MMC(Reduced Size MMC), micro-MMC 형태의 멀티 미디어 카드(MMC: Multi Media Card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(SD: Secure Digital) 카드, USB(Universal Storage Bus) 저장 장치, UFS(Universal Flash Storage) 장치, CF(Compact Flash) 카드, 스마트 미디어(Smart Media) 카드, 메모리 스틱(Memory Stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다.
아울러, 메모리 시스템(110)을 구현하는 저장 장치들은, DRAM(Dynamic Random Access Memory), SRAM(Static RAM) 등과 같은 휘발성 메모리 장치와, ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable ROM), EEPROM(Electrically Erasable ROM), FRAM(Ferromagnetic ROM), PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), 플래시 메모리 등과 같은 비휘발성 메모리 장치로 구현될 수 있다.
메모리 시스템(110)은 메모리 장치(150), 및 컨트롤러(130)를 포함한다.
여기서, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적될 수 있다. 일 예로, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적되어 SSD를 구성할 수 있다. 아울러, 컨트롤러(130) 및 메모리 장치(150)는, 하나의 반도체 장치로 집적되어 메모리 카드를 구성할 수도 있으며, 일 예로 PC 카드(PCMCIA: Personal Computer Memory Card International Association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억 장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
또한, 다른 일 예로, 메모리 시스템(110)은, 컴퓨터, UMPC(Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA(Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 태블릿 컴퓨터(tablet computer), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB(Digital Multimedia Broadcasting) 재생기, 3차원 텔레비전(3-dimensional television), 스마트 텔레비전(smart television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID(radio frequency identification) 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등을 구성할 수 있다.
한편, 메모리 시스템(110)에서의 메모리 장치(150)는, 전원이 공급되지 않아도 저장된 데이터를 유지할 수 있으며, 특히 라이트(write) 동작을 통해 호스트로부터 제공된 데이터를 저장하고, 리드(read) 동작을 통해 저장된 데이터를 호스트로 제공한다. 메모리 장치(150)에 대해서는 도 2 및 도 3에서 자세히 설명된다.
그리고, 메모리 시스템(110)에서의 컨트롤러(130)는, 호스트로부터의 요청에 응답하여 메모리 장치(150)를 제어한다. 예컨대, 컨트롤러(130)는, 메모리 장치(150)로부터 리드된 데이터를 호스트로 제공하고, 호스트로부터 제공된 데이터를 메모리 장치(150)에 저장하며, 이를 위해 컨트롤러(130)는, 메모리 장치(150)의 리드, 라이트, 프로그램(program), 이레이즈(erase) 등의 동작을 제어한다.
보다 구체적으로 설명하면, 컨트롤러(130)는, 호스트 인터페이스(Host I/F) 유닛(132), 프로세서(Processor)(134), 메모리 인터페이스(Memory I/F) 유닛(142), 및 메모리(Memory)(144)를 포함한다.
또한, 호스트 인터페이스 유닛(132)은, 호스트의 커맨드(command) 및 데이터를 처리하며, USB(Universal Serial Bus), MMC(Multi-Media Card), PCI-E(Peripheral Component Interconnect-Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics), MIPI(Mobile Industry Processor Interface) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신하도록 구성될 수 있다. 여기서, 호스트 인터페이스 유닛(132)은, 호스트와 데이터를 주고 받는 영역으로 호스트 인터페이스 계층(HIL: Host Interface Layer, 이하 'HIL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 통해 구동될 수 있다.
또한, 메모리 인터페이스 유닛(142)은, 컨트롤러(130)가 호스트로부터의 요청에 응답하여 메모리 장치(150)를 제어하기 위해, 컨트롤러(130)와 메모리 장치(150) 간의 인터페이싱을 수행하는 메모리/스토리지(storage) 인터페이스가 된다. 여기서, 메모리 인터페이스 유닛(142)은, 메모리 장치(150)가 플래시 메모리, 특히 일 예로 메모리 장치(150)가 NAND 플래시 메모리일 경우에 NAND 플래시 컨트롤러(NFC: NAND Flash Controller)로서, 프로세서(134)의 제어에 따라, 메모리 장치(150)의 제어 신호를 생성하고 데이터를 처리한다. 그리고, 메모리 인터페이스 유닛(142)은, 컨트롤러(130)와 메모리 장치(150) 간의 커맨드 및 데이터를 처리하는 인터페이스, 일 예로 NAND 플래시 인터페이스의 동작, 특히 컨트롤러(130)와 메모리 장치(150) 간 데이터 입출력을 지원하며, 메모리 장치(150)와 데이터를 주고 받는 영역으로 플래시 인터페이스 계층(FIL: Flash Interface Layer, 이하 'FIL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 통해 구동될 수 있다.
아울러, 메모리(144)는, 메모리 시스템(110) 및 컨트롤러(130)의 동작 메모리로서, 메모리 시스템(110) 및 컨트롤러(130)의 구동을 위한 데이터를 저장한다. 보다 구체적으로 설명하면, 메모리(144)는, 컨트롤러(130)가 호스트로부터의 요청에 응답하여 메모리 장치(150)를 제어, 예컨대 컨트롤러(130)가, 메모리 장치(150)로부터 리드된 데이터를 호스트로 제공하고, 호스트로부터 제공된 데이터를 메모리 장치(150)에 저장하며, 이를 위해 컨트롤러(130)가, 메모리 장치(150)의 리드, 라이트, 프로그램, 이레이즈(erase) 등의 동작을 제어할 경우, 이러한 동작을 메모리 시스템(110), 즉 컨트롤러(130)와 메모리 장치(150) 간이 수행하기 위해 필요한 데이터를 저장한다.
여기서, 메모리(144)는, 휘발성 메모리로 구현될 수 있으며, 예컨대 정적 랜덤 액세스 메모리(SRAM: Static Random Access Memory), 또는 동적 랜덤 액세스 메모리(DRAM: Dynamic Random Access Memory) 등으로 구현될 수 있다. 아울러, 메모리(144)는 컨트롤러(130)의 내부에 존재하거나, 또는 컨트롤러(130)의 외부에 존재할 수 있으며, 이때 메모리 인터페이스를 통해 컨트롤러(130)로부터 데이터가 입출력되는 외부 휘발성 메모리로 구현될 수도 있다.
또한, 메모리(144)는, 전술한 바와 같이, 호스트와 메모리 장치(150) 간 데이터 라이트 및 리드 등의 동작을 수행하기 위해 필요한 데이터, 및 데이터 라이트 및 리드 등의 동작 수행 시의 데이터를 저장하며, 이러한 데이터 저장을 위해, 프로그램 메모리, 데이터 메모리, 라이트 버퍼(buffer)/캐시(cache), 리드 버퍼/캐시, 데이터 버퍼/캐시, 맵(map) 버퍼/캐시 등을 포함한다.
프로세서(134)는 메모리 시스템(110)의 전체적인 동작을 제어하며, 특히 호스트로부터의 라이트 요청 또는 리드 요청에 응답하여, 메모리 장치(150)에 대한 프로그램 동작 또는 리드 동작을 제어한다. 여기서, 프로세서(134)는, 메모리 시스템(110)의 제반 동작을 제어하기 위해 플래시 변환 계층(FTL: Flash Translation Layer, 이하 'FTL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 구동한다. 또한, 프로세서(134)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현될 수 있다.
일 예로, 컨트롤러(130)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현된 프로세서(134)를 통해, 호스트로부터 요청된 동작을 메모리 장치(150)에서 수행, 다시 말해 호스트로부터 수신된 커맨드에 해당하는 커맨드 동작을, 메모리 장치(150)와 수행한다. 여기서, 컨트롤러(130)는, 호스트로부터 수신된 커맨드에 해당하는 커맨드 동작으로 포그라운드(foreground) 동작을 수행, 예컨대 라이트 커맨드에 해당하는 프로그램 동작, 리드 커맨드에 해당하는 리드 동작, 이레이즈 커맨드(erase command)에 해당하는 이레이즈 동작, 셋 커맨드(set command)로 셋 파라미터 커맨드(set parameter command) 또는 셋 픽쳐 커맨드(set feature command)에 해당하는 파라미터 셋 동작 등을 수행할 수 있다.
그리고, 컨트롤러(130)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현된 프로세서(134)를 통해, 메모리 장치(150)에 대한 백그라운드(background) 동작을 수행할 수도 있다. 여기서, 메모리 장치(150)에 대한 백그라운드 동작은, 메모리 장치(150)의 메모리 블록들(152,154,156)에서 임의의 메모리 블록에 저장된 데이터를 다른 임의의 메모리 블록으로 카피(copy)하여 처리하는 동작, 일 예로 가비지 컬렉션(GC: Garbage Collection) 동작, 메모리 장치(150)의 메모리 블록들(152,154,156) 간 또는 메모리 블록들(152,154,156)에 저장된 데이터 간을 스왑(swap)하여 처리하는 동작, 일 예로 웨어 레벨링(WL: Wear Leveling) 동작, 컨트롤러(130)에 저장된 맵 데이터를 메모리 장치(150)의 메모리 블록들(152,154,156)로 저장하는 동작, 일 예로 맵 플러시(map flush) 동작, 또는 메모리 장치(150)에 대한 배드 관리(bad management)하는 동작, 일 예로 메모리 장치(150)에 포함된 복수의 메모리 블록들(152,154,156)에서 배드 블록을 확인하여 처리하는 배드 블록 관리(bad block management) 동작 등을 포함한다.
도 2는 메모리 장치(150)에 포함된 복수의 다이(Die 1 내지 Die 4)를 예시하는 도면이다.
메모리 장치(150)는 하나 이상의 메모리 다이(Die)를 포함할 수 있다. 각각의 다이는 하나 이상의 플레인을 포함할 수 있다. 도 2는 각각 두 개의 플레인을 포함하는 네 개의 다이(Die 1 내지 Die 4)를 예시하고 있다. 즉, 도 2의 메모리 장치(150)는 여덟 개의 플레인(Plane 1 내지 Plane 8)을 포함할 수 있다.
복수의 플레인(Plane 1 내지 Plane 8)은 각각 복수의 메모리 블록을 포함할 수 있다.
메모리 장치(150)는, 비휘발성 메모리 장치, 일 예로 플래시 메모리가 될 수 있으며, 이때 플래시 메모리는 3차원(dimension) 입체 스택(stack) 구조가 될 수 있다.
이하에서는 설명의 편의를 위해 메모리 장치(150)가 NAND 플래시 메모리 등과 같은 비휘발성 메모리로 구현되는 것을 일 예로 설명한다. 그러나 본 발명은 이에 국한되지 않으며, 메모리 장치(150)는 노어 플래시 메모리(NOR-type Flash memory), 적어도 두 종류 이상의 메모리 셀들이 혼합된 하이브리드 플래시 메모리, 메모리 칩 내에 컨트롤러가 내장된 One-NAND 플래시 메모리 등으로도 구현될 수 있다. 아울러, 본 발명의 실시 예에 따른 메모리 장치(150)는, 전하 저장층이 전도성 부유 게이트로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(Charge Trap Flash; CTF) 메모리 장치 등으로도 구현될 수 있다. 또한, 메모리 장치(150)는 상변환 메모리(PCRAM: Phase Change Random Access Memory), 저항 메모리(RRAM(ReRAM): Resistive Random Access Memory), 강유전체 메모리(FRAM: Ferroelectrics Random Access Memory), 및 스핀 주입 자기 메모리(STT-RAM(STT-MRAM): Spin Transfer Torque Magnetic Random Access Memory) 등과 같은 메모리들 중 어느 하나의 메모리로 구현될 수도 있다.
한편, 복수의 플레인(Plane 1 내지 Plane 8)은 서로 병렬로 동작할 수 있다. 컨트롤러(130)는 메모리 시스템(110)의 병렬 처리 성능을 향상시키기 위해 복수의 플레인(Plane 1 내지 Plane 8) 각각에 포함된 메모리 블록을 논리적으로 연결하여 하나의 슈퍼블록을 구성할 수 있다. 도 2는 복수의 플레인(Plane 1 내지 Plane 8) 각각에 포함된 메모리 블록들 중 제11, 제21, 제31 제41, 제51, 제61, 제71 및 제81 블록(Block 11, 21, 31, 41, 51, 61, 71, 81: 이하, Block 11 내지 Block 81)으로 구성된 제1 슈퍼블록(Superblock 1)을 예시한다.
프로세서(134)는 슈퍼블록에 병렬로 라이트 동작을 수행하기 위해 라이트 데이터가 인터리브(interleave)되도록 라이트 커맨드를 페어링하여 복수의 다이(Die 1 내지 Die 4)로 각각 제공할 수 있다. 복수의 다이(Die 1 내지 Die 4)가 상기 페어링된 라이트 커맨드를 내부의 플레인들로 나누어 제공하면, 복수의 플레인(Plane 1 내지 Plane 8)은 병렬로 라이트 동작을 수행할 수 있다.
도 3은 메모리 장치의 복수의 다이(Die 1 내지 Die 4) 각각에 포함된 메모리 블록들(Block 11 내지 Block 81)을 도시하는 도면이다.
메모리 블록들(Block 11 내지 Block 81) 각각은 하나 이상의 워드라인(WL1 내지 WL4)에 연결된 메모리 셀(미도시)들로 구성된다. 메모리 장치(150)의 구현에 따라서, 하나의 메모리 셀은 복수의 비트 값을 저장할 수 있다. 복수 레벨 셀(plural level cell) 메모리 블록은 복수의 비트 값을 저장할 수 있는 메모리 셀들로 구성된다.
이하에서는 복수의 다이(Die 1 내지 Die 4) 각각에 포함된 메모리 블록들이 트리플 레벨 셀(TLC: Triple Level Cell) 메모리 블록인 경우를 예로 들어 본 발명의 실시예들을 설명한다.
트리플 레벨 셀은 MSB(Most Significant Bit), CSB(Central Significant Bit), LSB(Least Significant Bit), 총 세 개의 비트를 저장할 수 있다. 하나의 워드라인에 접속된 트리플 레벨 셀들의 각 LSB는 LSB 페이지를 구성한다. 상기 트리플 레벨 셀들의 각 CSB는 CSB 페이지를 구성하며, 각 MSB는 MSB 페이지를 구성한다. 본 명세서에서는 LSB 페이지, CSB 페이지 및 MSB 페이지 각각을 하나의 논리 페이지로 정의한다.
한편, 각 플레인은 원 샷 프로그램 동작을 수행할 수 있다. 구체적으로, 플레인은 컨트롤러(130)로부터 획득한 세 개의 논리 페이지 크기의 데이터를 내부의 페이지 버퍼(미도시)에 버퍼링한다. 상기 플레인은 워드라인 및 비트라인(미도시)을 구동하여 하나의 워드라인에 접속된 각 메모리 셀들이 여덟 개의 문턱 전압 상태 중 목표하는 상태를 갖도록 제어함으로써 하나의 워드라인에 대응하는 세 개의 논리 페이지들을 한 번에 라이트할 수 있다.
한편, 각 플레인이 원 샷 프로그램 동작을 수행하는 경우, 메모리 장치(150)의 라이트 동작의 최소 단위는 상기 하나의 워드라인에 대응하는 세 개의 논리 페이지 단위일 수 있다. 메모리 장치(150)의 이레이즈 동작의 최소 단위는 하나의 메모리 블록 단위일 수 있다. 즉, 메모리 장치(150)의 이레이즈 동작의 단위와 라이트 동작의 단위가 상이하기 때문에, 메모리 시스템(110)은 내부에 저장된 데이터를 갱신하기 위해 갱신할 데이터를 이레이즈 상태의 페이지에 라이트하고, 갱신되기 전의 데이터를 무효화할 수 있다.
따라서, 호스트에서의 논리 주소와 메모리 장치(150)의 물리 주소가 불일치할 수 있다. 프로세서(134)는 라이트 동작을 수행할 때마다 라이트 데이터의 논리 주소에 대응하는 물리 주소를 할당할 수 있다. 그리고 프로세서(134)는 상기 논리 주소와 물리 주소의 대응 관계를 나타내는 맵 데이터를 메모리 시스템(110) 내부 또는 외부에 저장할 수 있다.
도 4 내지 도 5b는 라이트 동작을 수행하기 위한 물리 주소 할당 스킴(scheme)들을 설명하기 위한 도면이다.
프로세서(134)는 제1 슈퍼블록(Superblock 1)을 구성하는 복수의 메모리 블록(Block 11 내지 Block 81) 각각에 포함되는 워드라인을 논리적으로 연결하여 슈퍼 워드라인을 구성할 수 있다. 슈퍼 워드라인에 연결된 메모리 셀들은 복수의 논리 페이지를 구성할 수 있다. 상기 복수의 논리 페이지 중 LSB 페이지들은 LSB 슈퍼 페이지, CSB 페이지들은 CSB 슈퍼 페이지, MSB 페이지들은 MSB 슈퍼 페이지를 구성할 수 있다. 도 4 내지 도 5b는 하나의 슈퍼 워드라인에 대응하는 복수의 논리 페이지를 예시하고 있다. 복수의 다이(Die 1 내지 Die 4)는 프로세서(134)의 제어에 응하여 상기 복수의 논리 페이지에 병렬로 라이트 동작을 수행할 수 있다.
프로세서(134)가 상기 복수의 논리 페이지에 라이트될 데이터가 인터리브되도록 물리 주소를 할당하는 스킴(Scheme)은 크게 두 가지로 나뉠 수 있다.
도 4는 제1 스킴을 설명하기 위한 도면이다.
프로세서(134)는 상기 복수의 논리 페이지에 각 다이 순서대로 데이터가 인터리브되도록 하는 제1 스킴에 따라 물리 주소를 할당하고, 메모리 장치(150)의 병렬 라이트 동작을 제어할 수 있다.
도 4를 참조하면, 프로세서(134)는 서로 연속하는 제1 내지 제24 데이터(Data 1 내지 Data 24)를 라이트하기 위해, 상기 복수의 논리 페이지들 중 제1 다이에 포함된 논리 페이지들에 제1 내지 제6 데이터(Data 1 내지 Data 6)가 라이트되고, 제2 다이에 포함된 논리 페이지들에 제7 내지 제12 데이터(Data 7 내지 Data 12)가 라이트되는 순서로 라이트 데이터가 인터리브되도록 물리 주소를 할당할 수 있다.
한편, 제1 스킴에 따라 물리 주소를 할당하면, 메모리 시스템(110)의 시퀀셜 리드 동작의 성능이 감소할 수 있다. 예컨대 제1 내지 제6 데이터(Data 1 내지 Data 6)를 리드하는 경우, 제1 다이(Die 1)는 집중적으로 액세스되고, 나머지 다이는 전혀 액세스되지 않는다. 따라서 메모리 장치(150)의 병렬처리 성능이 감소할 수 있다.
도 5a 및 도 5b는 제2 스킴을 설명하는 도면이다.
프로세서(134)는 메모리 시스템(110)의 병렬처리 성능을 극대화하기 위해, 복수의 다이에 걸쳐서 슈퍼 페이지 순서로 데이터가 인터리브되도록 하는 제2 스킴에 따라 물리 주소를 할당할 수 있다.
도 5a를 참조하면, 프로세서(134)는 서로 연속하는 제1 내지 제24 데이터(Data 1 내지 Data 24)를 라이트하기 위해, 상기 복수의 논리 페이지들 중 예컨대 LSB 슈퍼 페이지에 포함된 논리 페이지들에 제1 내지 제8 데이터(Data 1 내지 Data 8)가 라이트되고, CSB 슈퍼 페이지에 포함된 논리 페이지들에 제9 내지 제16 데이터(Data 9 내지 Data 16)가 라이트되는 순서로 라이트 데이터가 인터리브되도록 물리 주소를 할당할 수 있다.
제2 스킴에 따라 물리 주소를 할당하면, 메모리 시스템(110)의 시퀀셜 리드 성능이 향상될 수 있다. 그러나 제2 스킴에 따라 물리 주소를 할당하여 작은 크기의 데이터를 자주 라이트하는 경우 메모리 장치(150)의 메모리 공간 효율이 감소할 수 있다.
도 5b를 참조하면, 프로세서(134)는 제1 데이터 내지 제10 데이터(Data 1 내지 Data 10)를 라이트하는 경우 제2 스킴에 따라 LSB 슈퍼페이지 전체와 CSB 슈퍼페이지의 일부의 물리 주소를 할당할 수 있다. 프로세서(134)가 제1 내지 제4 다이(Die 1 내지 Die 4)로 라이트 커맨드를 제공하면, 제1 내지 제8 플레인(Plane 1 내지 Plane 8)은 상기 라이트 커맨드에 응하여 원 샷 프로그램을 수행할 수 있다. 제1 내지 제8 플레인(Plane 1 내지 Plane 8)이 원 샷 프로그램을 수행할 때 데이터가 저장되지 않는 논리 페이지에는 더미 데이터(Dummy)를 라이트해야 한다. 도 5b의 예에서, 14개의 논리 페이지에 더미 데이터가 라이트되어 있다.
반면에, 다시 도 4를 참조하면, 제1 스킴에 따라 물리 주소를 할당하여 제1 데이터 내지 제10 데이터(Data 1 내지 Data 10)를 라이트하는 경우, 제1 및 제2 다이(Die 1 및 Die 2)만이 원 샷 프로그램 동작을 수행하며, 프로세서(134)는 두 개의 논리 페이지에만 더미 데이터를 라이트할 수 있다.
요컨대, 메모리 장치(150)에 포함된 복수의 플레인이 복수의 메모리 블록을 포함하고 상기 복수의 메모리 블록에 원 샷 프로그램으로 데이터를 라이트하는 경우, 메모리 장치(150)의 물리 주소 할당 스킴에는 제1 및 제2 스킴이 있으며, 제1 및 제2 스킴은 서로 트레이드 오프(trade-off) 관계이다.
본 발명의 일 실시예에 따르면, 컨트롤러(130)는 라이트 커맨드의 속성에 기초하여 물리 주소 할당 스킴을 제1 및 제2 스킴 중 어느 하나로 결정하고, 상기 결정된 스킴에 따라 할당된 물리 주소에 대응하는 논리 페이지에 라이트 동작을 수행하도록 메모리 장치(150)를 제어할 수 있다. 따라서 메모리 시스템(110)의 액세스 성능이 라이트 커맨드 속성에 기초하여 최적화될 수 있다.
도 6은 본 발명의 일 실시예에 따른 메모리 시스템(110)의 라이트 동작을 나타내는 흐름도이다.
단계 S602에서, 프로세서(134)는 라이트 커맨드에 응하여 상기 라이트 커맨드의 속성을 판단할 수 있다.
상기 라이트 커맨드의 속성은 호스트의 요청에 의한 호스트 라이트 커맨드 및 내부 라이트 커맨드 중 어느 하나일 수 있다.
한편, 프로세서(134)는 호스트의 요청에 응하여 메모리 장치(150)로 호스트 라이트 커맨드를 제공하는 도중에 호스트로부터 플러시(flush) 요청을 수신할 수 있다. 프로세서(134)는 상기 플러시 요청에 응하여 상기 라이트 커맨드를 제공하는 동작을 중단하고, 메모리 장치(150)로 플러시 커맨드를 제공한 이후 나머지 호스트 라이트 커맨드를 메모리 장치(150)로 제공할 수 있다. 즉, 호스트가 연속적인 데이터의 라이트 커맨드를 제공한 경우라도 상기 연속적인 데이터는 작은 크기로 나뉘어 메모리 장치(150)에 라이트될 수 있다. 따라서, 프로세서(134)가 호스트 라이트 동작을 수행하기 위해 제2 스킴으로 물리 주소를 할당하면 메모리 장치(150)의 메모리 공간의 효율이 감소할 우려가 있다.
따라서 상기 라이트 커맨드가 호스트로부터의 라이트 커맨드인 경우(단계 S602에서, "Host Write CMD"), 프로세서(134)는 단계 S604에서 제1 스킴으로 물리 주소를 할당할 수 있다.
반면에 내부 라이트 동작을 수행하는 도중에는 호스트로부터 컨트롤러(130)로 플러시 커맨드가 수신되지 않는다. 따라서 프로세서(134)는 메모리 장치(150)로 내부 라이트 커맨드를 제공하는 동작을 중단하는 경우가 적다. 따라서 프로세서(134)가 내부 라이트 동작을 수행하기 위해 제2 스킴으로 물리 주소를 할당해도 메모리 장치(150)의 메모리 공간의 효율이 감소할 우려가 적다.
따라서 상기 라이트 커맨드가 내부 라이트 커맨드인 경우(단계 S602에서, "Internal Write CMD"), 단계 S606에서 프로세서(134)는 제2 스킴으로 물리 주소를 할당함으로써 병렬처리 성능을 향상시킬 수 있다.
일 실시예에서, 상기 내부 라이트 커맨드는 가비지 콜렉션 커맨드, 웨어 레벨링 커맨드, 리드 리클레임 커맨드와 같은 백그라운드 동작 커맨드일 수 있다.
단계 S608에서, 프로세서(134)는 상기 할당된 물리 주소에 라이트 동작을 수행하도록 메모리 장치(150)로 라이트 커맨드를 제공할 수 있다. 메모리 장치(150)는 상기 라이트 커맨드에 응하여 라이트 동작을 수행할 수 있다. 프로세서(134)는 논리 주소 대 물리 주소의 맵 데이터를 업데이트할 수 있다.
도 7은 본 발명의 일 실시예에 따른 메모리 시스템(110)의 라이트 동작을 나타내는 흐름도이다.
라이트 커맨드에 응하여, 단계 S702에서 프로세서(134)는 라이트 커맨드의 속성을 판단할 수 있다.
상기 라이트 커맨드가 호스트로부터의 라이트 커맨드인 경우(단계 S702에서, "Host Write CMD"), 단계 S704에서 프로세서(134)는 상기 라이트 커맨드에 응하여 제1 스킴으로 물리 주소를 할당할 수 있다.
상기 라이트 커맨드가 내부 라이트 커맨드인 경우(단계 S702에서, "Internal Write CMD"), 프로세서(134)는 단계 S706에서 상기 라이트 커맨드에 대응하는 라이트 데이터의 크기가 소정 임계치를 초과하는지 판단할 수 있다.
상기 라이트 데이터의 크기가 소정 임계치를 초과하는 경우(단계 S706에서, "YES"), 단계 S708에서 프로세서(134)는 상기 라이트 커맨드에 응하여 제2 스킴으로 물리 주소를 할당할 수 있다.
상기 라이트 데이터의 크기가 소정 임계치를 초과하지 않는 경우(단계 S706에서, "NO"), 단계 S704에서 프로세서(134)는 상기 라이트 커맨드에 응하여 제1 스킴으로 물리 주소를 할당함으로써 메모리 공간의 효율을 증가시킬 수 있다.
일 실시예에서, 상기 내부 라이트 커맨드는 가비지 콜렉션 커맨드, 웨어 레벨링 커맨드, 리드 리클레임 커맨드와 같은 백그라운드 동작 커맨드일 수 있다.
단계 S710에서, 프로세서(134)는 상기 할당된 물리 주소에 라이트 동작을 수행하도록 메모리 장치(150)로 라이트 커맨드를 제공할 수 있다. 메모리 장치(150)는 상기 라이트 커맨드에 응하여 라이트 동작을 수행할 수 있다. 프로세서(134)는 논리 주소 대 물리 주소의 맵 데이터를 업데이트할 수 있다.
한편, 실시예에 따라 하나의 슈퍼 블록을 라이트하는 도중 물리 주소 할당 스킴이 변경될 수 있다.
도 8은 하나의 슈퍼블록을 라이트하는 도중 물리 주소 할당 스킴이 변경되는 경우 물리 주소 할당 방법의 일 예를 설명하는 도면이다.
도 8은 LSB, CSB, MSB 슈퍼 페이지를 포함하는 제1 및 제2 슈퍼 워드라인을 도시하고 있다.
도 8을 참조하면, 연속하는 데이터인 제1 내지 제12 데이터(Data 1 내지 Data 12)가 제1 스킴에 의해 할당된 물리 주소에 대응하는 메모리 공간에 라이트되어 있다. 구체적으로 제1 내지 제12 데이터(Data 1 내지 Data 12)는 제1 슈퍼 워드라인에 포함된 복수의 논리 페이지 중 제1 및 제2 다이(Die 1 및 Die 2)에 포함된 논리 페이지들에 라이트되어 있다.
이후 물리 주소 할당 스킴이 제2 스킴으로 변경되면, 프로세서(134)는 라이트 동작을 수행하기 위해 제1 슈퍼 워드라인에 포함된 복수의 논리 페이지 중 데이터가 라이트되지 않은 논리 페이지들의 물리 주소를 제2 스킴에 의해 할당하고, 제2 슈퍼 워드라인에 포함된 복수의 논리 페이지의 물리 주소를 제2 스킴에 의해 할당할 수 있다. 도 8을 참조하면, 연속하는 데이터인 제13 내지 제32 데이터(Data 13 내지 Data 32)가 제2 스킴에 의해 할당된 물리 주소에 대응하는 메모리 공간에 라이트되어 있다.
도 9는 본 발명의 일 실시예에 따른 메모리 시스템(110)의 리드 동작을 나타내는 흐름도이다.
단계 S902에서, 프로세서(134)는 호스트로부터 리드 커맨드 및 리드 동작을 수행할 리드 논리 주소를 획득할 수 있다.
단계 S904에서, 프로세서(134)는 맵 데이터를 참조하여 상기 리드 논리 주소에 대응하는 물리 주소를 획득할 수 있다.
일 실시예에서, 상기 맵 데이터는 모든 논리 주소의 논리 주소 대 물리 주소의 매핑 정보를 포함할 수 있다. 상기 맵 데이터는 상기 물리 주소로서 예컨대 라이트 데이터가 저장된 다이, 플레인, 메모리 블록 및 페이지를 나타내는 데이터를 포함할 수 있다.
단계 S906에서, 프로세서(134)는 상기 획득한 물리 주소에 대응하는 다이가 리드 동작을 수행하도록 상기 다이로 리드 커맨드를 제공할 수 있다.
한편, 상기 리드 동작은 물리 주소 할당 스킴과는 무관할 수 있다. 예컨대, 제1 데이터가 제1 다이, 제1 플레인, 제11 블록의 제1 논리 페이지에 저장되어 있을 수 있다. 상기 제1 데이터가 제1 스킴에 의해 해당 물리적 위치에 저장되었는지, 제2 스킴에 의해 해당 물리적 위치에 저장되어 있는지와는 무관하게, 프로세서(134)는 제1 다이로 제1 플레인, 제11 블록의 제1 논리 페이지에 저장되어 있는 데이터를 리드하도록 리드 커맨드를 제공할 수 있다.
이러한 본 발명의 실시예에 따르면, 메모리 시스템(110)의 메모리 효율 및 액세스 성능이 라이트 커맨드 속성에 기초하여 최적화될 수 있다.
그러면 이하에서는, 도 10 내지 도 18을 참조하여, 본 발명의 실시 예에 따라 도 1 내지 도 9에서 설명한 메모리 장치(150) 및 컨트롤러(130)를 포함하는 메모리 시스템(110)이 적용된 데이터 처리 시스템 및 전자 기기들에 대해서 보다 구체적으로 설명하기로 한다.
도 10은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 10은 본 발명의 실시 예에 따른 메모리 시스템이 적용된 메모리 카드 시스템을 개략적으로 도시한 도면이다.
도 10을 참조하면, 메모리 카드 시스템(6100)은, 메모리 컨트롤러(6120), 메모리 장치(6130), 및 커넥터(6110)를 포함한다.
보다 구체적으로 설명하면, 메모리 컨트롤러(6120)는, 비휘발성 메모리로 구현된 메모리 장치(6130)와 연결되며, 메모리 장치(6130)를 액세스하도록 구현된다. 예컨대, 메모리 컨트롤러(6120)는, 메모리 장치(6130)의 리드, 라이트, 이레이즈, 및 백그라운드(background) 동작 등을 제어하도록 구현된다. 그리고, 메모리 컨트롤러(6120)는, 메모리 장치(6130) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구현되며, 메모리 장치(6130)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구현된다. 즉, 메모리 컨트롤러(6120)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응되며, 이러한 컨트롤러(130)는 복수의 프로세서를 포함할 수 있다. 메모리 장치(6130)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응될 수 있다.
그에 따라, 메모리 컨트롤러(6120)는, 램(RAM: Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부(error correction unit)와 같은 구성 요소들을 포함할 수 있다. 아울러, 메모리 컨트롤러(6120)는, 커넥터(6110)를 통해 외부 장치 호스트와 통신할 수 있다. 그리고, 메모리 장치(6130)는 비휘발성 메모리 소자들로 구현될 수 있다. 아울러, 메모리 컨트롤러(6120) 및 메모리 장치(6130)는, 하나의 반도체 장치로 집적될 수 있다.
도 11은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다.
도 11을 참조하면, 데이터 처리 시스템(6200)은, 메모리 장치(6230) 및 메모리 컨트롤러(6220)를 포함한다. 여기서, 도 16에 도시한 데이터 처리 시스템(6200)은, 도 1에서 설명한 바와 같이, 메모리 카드(CF, SD, microSD, 등), USB 저장 장치 등과 같은 저장 매체가 될 수 있으며, 메모리 장치(6230)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응되고, 메모리 컨트롤러(6220)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응될 수 있다.
그리고, 메모리 컨트롤러(6220)는, 호스트(6210)의 요청에 응답하여 메모리 장치(6230)에 대한 리드, 라이트, 이레이즈 동작 등을 제어하며, 메모리 컨트롤러(6220)는 적어도 하나의 CPU(6221), 버퍼 메모리, 예컨대 RAM(6222), ECC 회로(6223), 호스트 인터페이스(6224), 및 메모리 인터페이스, 예컨대 NVM 인터페이스(6225)를 포함한다.
여기서, CPU(6221)는, 메모리 장치(6230)에 대한 전반적인 동작, 예컨대 읽기, 쓰기, 파일 시스템 관리, 배드 페이지 관리 등)을 제어할 수 있다. 그리고, RAM(6222)는, CPU(6221)의 제어에 따라 동작하며, 워크 메모리(work memory), 버퍼 메모리(buffer memory), 캐시 메모리(cache memory) 등으로 사용될 수 있다. 여기서, RAM(6222)이 워크 메모리로 사용되는 경우에, CPU(6221)에서 처리된 데이터가 임시 저장되며, RAM(6222)이 버퍼 메모리로 사용되는 경우에는, 호스트(6210)에서 메모리 장치(6230)로 또는 메모리 장치(6230)에서 호스트(6210)로 전송되는 데이터의 버퍼링을 위해 사용되며, RAM(6222)이 캐시 메모리로 사용되는 경우에는 저속의 메모리 장치(6230)가 고속으로 동작하도록 사용될 수 있다.
그리고, 메모리 컨트롤러(6220)는, 호스트 인터페이스(6224)를 통해 호스트(6210)와 데이터 등을 송수신하며, NVM 인터페이스(6225)를 통해 메모리 장치(6230)와 데이터 등을 송수신한다. 여기서, 호스트 인터페이스(6224)는, PATA 버스, SATA 버스, SCSI, USB, PCIe, 낸드 인터페이스 등을 통해 호스트(6210)와 연결될 수 있다. 또한, 메모리 컨트롤러(6220)는, 무선 통신 기능, 모바일 통신 규격으로 WiFi 또는 LTE(Long Term Evolution) 등이 구현되어, 외부 장치, 예컨대 호스트(6210) 또는 호스트(6210) 이외의 다른 외부 장치와 연결된 후, 데이터 등을 송수신할 수 있으며, 특히 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성됨에 따라, 유선/무선 전자 기기들, 특히 모바일 전자 기기 등에 본 발명의 실시 예에 따른 메모리 시스템 및 데이터 처리 시스템이 적용될 수 있다.
그리고, ECC 회로(6223)는 프로그램 동작에서 메모리 장치(6230)로 프로그램될 데이터의 에러 정정 코드 값을 계산하고, 리드 동작에서 메모리 장치(6230)로부터 리드된 데이터를 에러 정정 코드 값에 근거로 하여 에러 정정 동작을 수행하며, 페일된 데이터의 복구 동작에서 메모리 장치(6230)로부터 복구된 데이터의 에러 정정 동작을 수행한다.
도 12는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 12는 본 발명의 실시 예에 따른 메모리 시스템이 적용된 솔리드 스테이트 드라이브(SSD: Solid State Drive)를 개략적으로 도시한 도면이다.
도 12를 참조하면, SSD(6300)는, 복수의 비휘발성 메모리들을 포함하는 메모리 장치(6340) 및 컨트롤러(6320)를 포함한다. 여기서, 컨트롤러(6320)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응되며, 메모리 장치(6340)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응될 수 있다.
보다 구체적으로 설명하면, 컨트롤러(6320)는, 복수의 채널들(CH1 내지 CHi)을 통해 메모리 장치(6340)와 연결된다. 그리고, 컨트롤러(6320)는 프로세서(6321), 버퍼 메모리(6325), ECC 회로(6322), 호스트 인터페이스(6324), 및 메모리 인터페이스, 예컨대 비휘발성 메모리 인터페이스(6326)를 포함한다.
여기서, 버퍼 메모리(6325)는, 도 1에서 설명된 메모리(144)와 대응될 수 있으며, 호스트(6310)로부터 수신된 데이터 또는 메모리 장치(6340)에 포함된 복수의 플래시 메모리들(NVMs)로부터 수신된 데이터를 임시 저장하거나, 복수의 플래시 메모리들(NVMs)의 메타 데이터, 예컨대 매핑 테이블을 포함한 맵 데이터를 임시 저장한다. 도 12에서는 설명의 편의를 위해 컨트롤러(6320) 내부에 존재하지만, 컨트롤러(6320) 외부에도 존재할 수 있다.
그리고, ECC 회로(6322)는 프로그램 동작에서 메모리 장치(6340)로 프로그램될 데이터의 에러 정정 코드 값을 계산하고, 리드 동작에서 메모리 장치(6340)로부터 리드된 데이터를 에러 정정 코드 값에 근거로 하여 에러 정정 동작을 수행하며, 페일된 데이터의 복구 동작에서 메모리 장치(6340)로부터 복구된 데이터의 에러 정정 동작을 수행한다.
또한, 호스트 인터페이스(6324)는, 외부의 장치, 예컨대 호스트(6310)와 인터페이스 기능을 제공하며, 비휘발성 메모리 인터페이스(6326)는, 복수의 채널들을 통해 연결된 메모리 장치(6340)와 인터페이스 기능을 제공한다.
아울러, 도 1에서 설명한 메모리 시스템(110)이 적용된 SSD(6300)는, 복수개가 적용되어 데이터 처리 시스템, 예컨대 RAID(Redundant Array of Independent Disks) 시스템을 구현할 수 있으며, 이때 RAID 시스템에는, 복수의 SSD(6300)들과, 복수의 SSD(6300)들을 제어하는 RAID 컨트롤러가 포함될 수 있다. 여기서, RAID 컨트롤러는, 호스트(6310)로부터 라이트 커맨드를 수신하여, 프로그램 동작을 수행할 경우, 라이트 커맨드에 해당하는 데이터를, 복수의 RAID 레벨들, 즉 복수의 SSD(6300)들에서 호스트(6310)로부터 수신된 라이트 커맨드의 RAID 레벨 정보에 상응하여, 적어도 하나의 메모리 시스템, 다시 말해 SSD(6300)을 선택한 후, 선택한 SSD(6300)로 출력할 수 있다. 또한, RAID 컨트롤러는, 호스트(6310)로부터 리드 커맨드를 수신하여 리드 동작을 수행할 경우, 복수의 RAID 레벨들, 즉 복수의 SSD(6300)들에서 호스트(6310)로부터 수신된 리드 커맨드의 RAID 레벨 정보에 상응하여, 적어도 하나의 메모리 시스템, 다시 말해 SSD(6300)을 선택한 후, 선택한 SSD(6300)로부터 데이터를 호스트(6310)로 제공할 수 있다.
도 13은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 13은 본 발명의 실시 예에 따른 메모리 시스템이 적용된 eMMC(embedded multimedia card)를 개략적으로 도시한 도면이다.
도 13을 참조하면, eMMC(6400)는, 적어도 하나의 낸드 플래시 메모리로 구현된 메모리 장치(6440), 및 컨트롤러(6430)를 포함한다. 여기서, 컨트롤러(6430)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응되며, 메모리 장치(6440)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응될 수 있다.
보다 구체적으로 설명하면, 컨트롤러(6430)는, 복수의 채널들을 통해, 메모리 장치(2100)와 연결된다. 그리고, 컨트롤러(6430)는, 적어도 하나의 코어(6432), 호스트 인터페이스(6431), 및 메모리 인터페이스, 예컨대 낸드 인터페이스(6433)를 포함한다.
여기서, 코어(6432)는, eMMC(6400)의 전반적인 동작을 제어하며, 호스트 인터페이스(6431)는, 컨트롤러(6430)와 호스트(6410) 간의 인터페이스 기능을 제공하며, 낸드 인터페이스(6433)는, 메모리 장치(6440)와 컨트롤러(6430) 간의 인터페이스 기능을 제공한다. 예컨대, 호스트 인터페이스(6431)는, 도 1에서 설명한 바와 같이, 병렬 인터페이스, 일 예로 MMC 인터페이스가 될 수 있으며, 아울러 직렬 인터페이스, 일 예로 UHS((Ultra High Speed)-Ⅰ/UHS-Ⅱ?, UFS 인터페이스가 될 수 있다.
메모리 컨트롤러(6120), 메모리 컨트롤러(6220), 컨트롤러(6320) 및 컨트롤러(6430)는 액세스 성능을 최적화하기 위해 라이트 커맨드의 속성에 기초하여 물리 주소 할당 스킴을 제1 및 제2 스킴 중 어느 하나로 결정하고, 상기 결정된 스킴에 따라 할당된 물리 주소에 대응하는 논리 페이지에 라이트 동작을 수행하도록 메모리 장치를 제어할 수 있다.
도 14 내지 도 17은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 14 내지 도 17은 본 발명의 실시 예에 따른 메모리 시스템이 적용된 UFS(Universal Flash Storage)를 개략적으로 도시한 도면이다. 도 1 내지 13에서 설명된 다양한 실시예의 컨트롤러는 도 14 내지 도 17에서 설명되는 UFS에 적용될 수 있다.
도 14 내지 도 17을 참조하면, 각각의 UFS 시스템들(6500,6600,6700,6800)은, 호스트들(6510,6610,6710,6810), UFS 장치들(6520,6620,6720,6820), 및 UFS 카드들(6530,6630,6730,6830)을 각각 포함할 수 있다. 여기서, 각각의 호스트(6510,6610,6710,6810)은, 유선/무선 전자 기기들, 특히 모바일 전자 기기 등의 어플리케이션 프로세서가 될 수 있으며, 또한 각각의 UFS 장치들(6520,6620,6720,6820)은, 임베디드 UFS(Embedded UFS) 장치들이 되고, 아울러 각각의 UFS 카드들(6530,6630,6730,6830)은, 외부 임베디드 UFS(External Embedded UFS) 장치 또는 리무벌 UFS 카드(Removable UFS Card)가 될 수 있다.
또한, 각 UFS 시스템들(6500,6600,6700,6800)에서, 각각의 호스트들(6510,6610,6710,6810), UFS 장치들(6520,6620,6720,6820), 및 UFS 카드들(6530,6630,6730,6830) 간은, 각각 UFS 프로토콜을 통해 외부의 장치들, 예컨대 유선/무선 전자 기기들, 특히 모바일 전자 기기 등과 통신할 수 있으며, UFS 장치들(6520,6620,6720,6820)과 UFS 카드들(6530,6630,6730,6830)은, 도 1에서 설명한 메모리 시스템(110)으로 구현될 수 있다. 예컨대, 각 UFS 시스템들(6500,6600,6700,6800)에서, UFS 장치들(6520,6620,6720,6820)은, 도 11 내지 도 13에서 설명한 데이터 처리 시스템(6200), SSD(6300), 또는 eMMC(6400) 형태로 구현될 수 있으며, UFS 카드들(6530,6630,6730,6830)은, 도 10에서 설명한 메모리 카드 시스템(6100) 형태로 구현될 수 있다.
아울러, 각 UFS 시스템들(6500,6600,6700,6800)에서, 각각의 호스트들(6510,6610,6710,6810), UFS 장치들(6520,6620,6720,6820), 및 UFS 카드들(6530,6630,6730,6830) 간은, UFS(Universal Flash Storage) 인터페이스, 예컨대 MIPI(Mobile Industry Processor Interface)에서의 MIPI M-PHY 및 MIPI UniPro(Unified Protocol)을 통해 통신을 수행할 수 있으며, 아울러 UFS 장치들(6520,6620,6720,6820)과 UFS 카드들(6530,6630,6730,6830) 간은, UFS 프로토콜이 아닌 다른 프로토콜을 통해 통신할 수 있으며, 예컨대 다양한 카드 프로토콜, 일 예로 UFDs, MMC, SD(secure digital), mini SD, Micro SD 등을 통해 통신할 수 있다.
그리고, 도 14에 도시한 UFS 시스템(6500)에서, 호스트(6510), UFS 장치(6520), 및 UFS 카드(6530)에는, UniPro이 각각 존재하며, 호스트(6510)는, UFS 장치(6520) 및 UFS 카드(6530)와 각각 통신을 수행하기 위해, 스위칭(switching) 동작을 수행하며, 특히 호스트(6510)는, UniPro에서의 링크 레이어(Link Layer) 스위칭, 예컨대 L3 스위칭을 통해, UFS 장치(6520)와 통신을 수행하거나 또는 UFS 카드(6530)와 통신을 수행한다. 이때, UFS 장치(6520)와 UFS 카드(6530) 간은, 호스트(6510)의 UniPro에서 링크 레이어 스위칭을 통해, 통신을 수행할 수도 있다. 여기서, 본 발명의 실시 예에서는, 설명의 편의를 위해, 호스트(6510)에 각각 하나의 UFS 장치(6520) 및 UFS 카드(6530)가 연결되는 것을 일 예로 하여 설명하였지만, 복수의 UFS 장치들과 UFS 카드들이, 호스트(6410)에 병렬 형태 또는 스타 형태로 연결될 수도 있으며, 또한 복수의 UFS 카드들이, UFS 장치(6520)에, 병렬 형태 또는 스타 형태로 연결되거나 직렬 형태 또는 체인 형태로 연결될 수도 있다.
또한, 도 15에 도시한 UFS 시스템(6600)에서, 호스트(6610), UFS 장치(6620), 및 UFS 카드(6630)에는, UniPro이 각각 존재하며, 스위칭 동작을 수행하는 스위칭 모듈(6640), 특히 UniPro에서의 링크 레이어 스위칭, 예컨대 L3 스위칭 동작을 수행하는 스위칭 모듈(6640)을 통해, 호스트(6610)는, UFS 장치(6620)와 통신을 수행하거나 또는 UFS 카드(6630)와 통신을 수행한다. 이때, UFS 장치(6520)와 UFS 카드(6530) 간은, 스위칭 모듈(6640)의 UniPro에서 링크 레이어 스위칭을 통해, 통신을 수행할 수도 있다. 여기서, 본 발명의 실시 예에서는, 설명의 편의를 위해, 스위칭 모듈(6640)에 각각 하나의 UFS 장치(6620) 및 UFS 카드(6630)가 연결되는 것을 일 예로 하여 설명하였지만, 복수의 UFS 장치들과 UFS 카드들이, 스위칭 모듈(6640)에 병렬 형태 또는 스타 형태로 연결될 수도 있으며, 또한 복수의 UFS 카드들이, UFS 장치(6620)에, 병렬 형태 또는 스타 형태로 연결되거나 직렬 형태 또는 체인 형태로 연결될 수도 있다.
아울러, 도 16에 도시한 UFS 시스템(6700)에서, 호스트(6710), UFS 장치(6720), 및 UFS 카드(6730)에는, UniPro이 각각 존재하며, 스위칭 동작을 수행하는 스위칭 모듈(6740), 특히 UniPro에서의 링크 레이어 스위칭, 예컨대 L3 스위칭 동작을 수행하는 스위칭 모듈(6740)을 통해, 호스트(6710)는, UFS 장치(6720)와 통신을 수행하거나 또는 UFS 카드(6730)와 통신을 수행한다. 이때, UFS 장치(6720)와 UFS 카드(6730) 간은, 스위칭 모듈(6740)의 UniPro에서 링크 레이어 스위칭을 통해, 통신을 수행할 수도 있으며, 스위칭 모듈(6740)은, UFS 장치(6720)의 내부 또는 외부에서 UFS 장치(6720)와 하나의 모듈로 구현될 수 있다. 여기서, 본 발명의 실시 예에서는, 설명의 편의를 위해, 스위칭 모듈(6740)에 각각 하나의 UFS 장치(6620) 및 UFS 카드(6630)가 연결되는 것을 일 예로 하여 설명하였지만, 스위칭 모듈(6740)과 UFS 장치(6720)가 각각 구현된 복수의 모듈들이, 호스트(6710)에 병렬 형태 또는 스타 형태로 연결되거나, 각각의 모듈들 간이 직렬 형태 또는 체인 형태로 연결될 수도 있으며, 또한 복수의 UFS 카드들이 스위칭 모듈(6740)에 병렬 형태 또는 스타 형태로 연결될 수도 있다.
그리고, 도 17에 도시한 UFS 시스템(6800)에서, 호스트(6810), UFS 장치(6820), 및 UFS 카드(6830)에는, M-PHY 및 UniPro이 각각 존재하며, UFS 장치(6820)는, 호스트(6810) 및 UFS 카드(6830)와 각각 통신을 수행하기 위해, 스위칭 동작을 수행하며, 특히 UFS 장치(6820)는, 호스트(6810)와의 통신을 위한 M-PHY 및 UniPro 모듈과, UFS 카드(6830)와의 통신을 위한 M-PHY 및 UniPro 모듈 간, 스위칭, 예컨대 타겟(Target) ID(identifier) 스위칭을 통해, 호스트(6810)와 통신을 수행하거나 또는 UFS 카드(6830)와 통신을 수행한다. 이때, 호스트(6810)와 UFS 카드(6530) 간은, UFS 장치(6820)의 M-PHY 및 UniPro 모듈 간 타겟 ID 스위칭을 통해, 통신을 수행할 수도 있다. 여기서, 본 발명의 실시 예에서는, 설명의 편의를 위해, 호스트(6810)에 하나의 UFS 장치(6820)가 연결되고, 또한 하나의 UFS 장치(6820)에 하나의 UFS 카드(6830)가 연결되는 것을 일 예로 하여 설명하였지만, 호스트(6810)에 복수의 UFS 장치들이 병렬 형태 또는 스타 형태로 연결되거나 직렬 형태 또는 체인 형태로 연결될 수도 있으며, 하나의 UFS 장치(6820)에 복수의 UFS 카드들이 병렬 형태 또는 스타 형태로 연결되거나 직렬 형태 또는 체인 형태로 연결될 수도 있다.
도 18은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 또 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 18은 본 발명에 따른 메모리 시스템이 적용된 사용자 시스템을 개략적으로 도시한 도면이다.
도 18을 참조하면, 사용자 시스템(6900)은, 애플리케이션 프로세서(6930), 메모리 모듈(6920), 네트워크 모듈(6940), 스토리지 모듈(6950), 및 사용자 인터페이스(6910)를 포함한다.
보다 구체적으로 설명하면, 애플리케이션 프로세서(6930)는, 사용자 시스템(6900)에 포함된 구성 요소들, 운영 시스템(OS: Operating System)을 구동시키며, 일 예로 사용자 시스템(6900)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 여기서, 애플리케이션 프로세서(6930)는 시스템-온-칩(SoC: System-on-Chip)으로 제공될 수 있다.
그리고, 메모리 모듈(6920)은, 사용자 시스템(6900)의 메인 메모리, 동작 메모리, 버퍼 메모리, 또는 캐시 메모리로 동작할 수 있다. 여기서, 메모리 모듈(6920)은, DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR3 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 비휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예컨대, 애플리케이션 프로세서(6930) 및 메모리 모듈(6920)은, POP(Package on Package)를 기반으로 패키지화되어 실장될 수 있다.
또한, 네트워크 모듈(6940)은, 외부 장치들과 통신을 수행할 수 있다. 예를 들어, 네트워크 모듈(6940)은, 유선 통신을 지원할뿐만 아니라, CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, WI-DI 등과 같은 다양한 무선 통신을 지원함으로써, 유선/무선 전자 기기들, 특히 모바일 전자 기기 등과 통신을 수행할 수 있으며, 그에 따라 본 발명의 실시 예에 따른 메모리 시스템 및 데이터 처리 시스템이 유선/무선 전자 기기들에 적용될 수 있다. 여기서, 네트워크 모듈(6940)은, 애플리케이션 프로세서(6930)에 포함될 수 있다.
아울러, 스토리지 모듈(6950)은, 데이터를 저장, 예컨대 애플리케이션 프로세서(6930)로부터 수신한 데이터를 저장한 후, 스토리지 모듈(6950)에 저장된 데이터를 애플리케이션 프로세서(6930)로 전송할 수 있다. 여기서, 스토리지 모듈(6950)은, PRAM(Phasechange RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 비휘발성 메모리 등으로 구현될 수 있으며, 또한 사용자 시스템(6900)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다. 즉, 스토리지 모듈(6950)은, 도 1에서 설명한 메모리 시스템(110)에 대응될 수 있으며, 아울러 도 12 내지 도 17에서 설명한 SSD, eMMC, UFS로 구현될 수도 있다.
스토리지 모듈(6950)은 라이트 커맨드의 속성에 기초하여 물리 주소 할당 스킴을 제1 및 제2 스킴 중 어느 하나로 결정하고, 상기 결정된 스킴에 따라 할당된 물리 주소에 대응하는 논리 페이지에 라이트 동작을 수행하도록 메모리 장치를 제어하는 컨트롤러를 포함할 수 있다.
그리고, 사용자 인터페이스(6910)는, 애플리케이션 프로세서(6930)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예컨대, 사용자 인터페이스(6910)는, 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있으며, 아울러 LCD(Liquid Crystal Display), OLED(Organic Light Emitting Diode) 표시 장치, AMOLED(Active Matrix OLED) 표시 장치, LED, 스피커, 모터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
또한, 본 발명의 실시 예에 따라 도 1에서 설명한 메모리 시스템(110)이, 사용자 시스템(6900)의 모바일 전자 기기에 적용될 경우, 어플리케이션 프로세서(6930)는, 모바일 전자 기기의 전반적인 동작을 제어하며, 네트워크 모듈(6940)은, 통신 모듈로서, 전술한 바와 같이 외부 장치와의 유선/무선 통신을 제어한다. 아울러, 사용자 인터페이스(6910)는, 모바일 전자 기기의 디스플레이/터치 모듈로 어플리케이션 프로세서(6930)에서 처리된 데이터를 디스플레이하거나, 터치 패널로부터 데이터를 입력 받도록 지원한다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.
110: 메모리 시스템
130: 컨트롤러
150: 메모리 장치

Claims (20)

  1. 복수의 다이(Die)를 포함하는 복수 레벨 셀 메모리 장치를 포함하는 메모리 시스템의 동작 방법에 있어서,
    라이트 커맨드의 속성에 기초하여 결정된 물리 주소 할당 스킴(Scheme)에 따라 물리 주소를 할당하는 단계; 및
    상기 할당된 물리 주소에 라이트 동작을 수행하는 단계
    를 포함하는 동작 방법.
  2. 제1항에 있어서,
    상기 라이트 커맨드의 속성에 기초하여 결정된 물리 주소 할당 스킴에 따라 물리 주소를 할당하는 단계는
    상기 라이트 커맨드가 호스트 라이트 커맨드이면 다이 순서대로 데이터가 인터리브되도록 각 논리 페이지에 물리 주소를 할당하는 제1 스킴에 따라 물리 주소를 할당하는 단계
    를 포함하는 동작 방법.
  3. 제2항에 있어서,
    상기 할당된 물리 주소에 라이트 동작을 수행하는 단계는
    상기 할당된 물리 주소에 대응하는 하나 이상의 플레인이 병렬로 원 샷 프로그램 동작을 수행하는 단계
    를 포함하는 동작 방법.
  4. 제1항에 있어서,
    상기 라이트 커맨드의 속성에 기초하여 결정된 물리 주소 할당 스킴에 따라 물리 주소를 할당하는 단계는
    상기 라이트 커맨드가 내부 라이트 커맨드이면 복수의 다이에 걸쳐서 슈퍼 페이지 순서로 각 논리 페이지에 물리 주소를 할당하는 제2 스킴에 따라 물리 주소를 할당하는 단계
    를 포함하는 동작 방법.
  5. 제4항에 있어서,
    상기 할당된 물리 주소에 라이트 동작을 수행하는 단계는
    상기 복수의 플레인이 병렬로 원 샷 프로그램 동작을 수행하는 단계
    를 포함하는 동작 방법.
  6. 제4항에 있어서,
    상기 내부 라이트 커맨드는
    가비지 콜렉션 커맨드, 웨어 레벨링 커맨드, 리드 리클레임 커맨드 중 어느 하나인
    동작 방법.
  7. 제1항에 있어서,
    상기 라이트 커맨드의 속성에 기초하여 결정된 물리 주소 할당 스킴에 따라 물리 주소를 할당하는 단계는
    상기 라이트 커맨드가 내부 라이트 커맨드이면, 라이트 데이터의 크기가 소정 임계치를 초과하는지 여부에 따라 복수의 다이에 걸쳐서 슈퍼 페이지 순서로 각 논리 페이지에 물리 주소를 할당하는 제2 스킴에 따라 물리 주소를 할당하는 단계; 및
    상기 라이트 데이터의 크기가 소정 임계치를 초과하지 않으면 다이 순서대로 데이터가 인터리브되도록 각 논리 페이지에 물리 주소를 할당하는 제1 스킴에 따라 물리 주소를 할당하는 단계
    를 포함하는 동작 방법.
  8. 제7항에 있어서,
    상기 할당된 물리 주소에 라이트 동작을 수행하는 단계는
    상기 복수의 플레인이 병렬로 원 샷 프로그램 동작을 수행하는 단계
    를 포함하는 동작 방법.
  9. 제7항에 있어서,
    상기 내부 라이트 커맨드는
    가비지 콜렉션 커맨드, 웨어 레벨링 커맨드, 리드 리클레임 커맨드 중 어느 하나인
    동작 방법.
  10. 제1항에 있어서,
    상기 라이트 커맨드의 논리 주소와 할당된 물리 주소의 대응 관계를 나타내는 맵 데이터를 저장하는 단계를 더 포함하되,
    상기 맵 데이터는 상기 물리 주소로서 라이트 데이터가 저장된 다이, 플레인, 메모리 블록 및 페이지를 나타내는 데이터를 포함하는
    동작 방법.
  11. 복수의 다이(Die)를 포함하는 복수 레벨 셀 메모리 장치; 및
    상기 메모리 장치를 제어하는 컨트롤러를 포함하되,
    상기 컨트롤러는 라이트 커맨드의 속성에 기초하여 결정된 물리 주소 할당 스킴(Scheme)에 따라 물리 주소를 할당하는 프로세서를 포함하고,
    상기 메모리 장치는 상기 할당된 물리 주소에 라이트 동작을 수행하는
    메모리 시스템.
  12. 제11항에 있어서,
    상기 프로세서는
    상기 라이트 커맨드가 호스트 라이트 커맨드이면 다이 순서대로 데이터가 인터리브되도록 각 논리 페이지에 물리 주소를 할당하는 제1 스킴에 따라 물리 주소를 할당하는
    메모리 시스템.
  13. 제12항에 있어서,
    상기 메모리 장치의 각 다이에 포함된 복수의 플레인 중 상기 할당된 물리 주소에 대응하는 하나 이상의 플레인이 병렬로 원 샷 프로그램 동작을 수행함으로써 상기 메모리 장치가 상기 할당된 물리 주소에 라이트 동작을 수행하는
    메모리 시스템.
  14. 제11항에 있어서,
    상기 프로세서는
    상기 라이트 커맨드가 내부 라이트 커맨드이면 복수의 다이에 걸쳐서 슈퍼 페이지 순서로 각 논리 페이지에 물리 주소를 할당하는 제2 스킴에 따라 물리 주소를 할당하는
    메모리 시스템.
  15. 제14항에 있어서,
    상기 메모리 장치의 각 다이에 포함된 복수의 플레인 중 상기 할당된 물리 주소에 대응하는 하나 이상의 플레인이 병렬로 원 샷 프로그램 동작을 수행함으로써 상기 메모리 장치가 상기 할당된 물리 주소에 라이트 동작을 수행하는
    메모리 시스템.
  16. 제14항에 있어서,
    상기 내부 라이트 커맨드는
    가비지 콜렉션 커맨드, 웨어 레벨링 커맨드, 리드 리클레임 커맨드 중 어느 하나인
    메모리 시스템.
  17. 제11항에 있어서,
    상기 프로세서는
    상기 라이트 커맨드가 내부 라이트 커맨드이면, 라이트 데이터의 크기가 소정 임계치를 초과하는지 여부에 따라 복수의 다이에 걸쳐서 슈퍼 페이지 순서로 각 논리 페이지에 물리 주소를 할당하는 제2 스킴에 따라 물리 주소를 할당하되, 상기 라이트 데이터의 크기가 소정 임계치를 초과하지 않으면 다이 순서대로 데이터가 인터리브되도록 각 논리 페이지에 물리 주소를 할당하는 제1 스킴에 따라 물리 주소를 할당하는
    메모리 시스템.
  18. 제17항에 있어서,
    상기 메모리 장치의 각 다이에 포함된 복수의 플레인 중 상기 할당된 물리 주소에 대응하는 하나 이상의 플레인이 병렬로 원 샷 프로그램 동작을 수행함으로써 상기 메모리 장치가 상기 할당된 물리 주소에 라이트 동작을 수행하는
    메모리 시스템.
  19. 제17항에 있어서,
    상기 내부 라이트 커맨드는
    가비지 콜렉션 커맨드, 웨어 레벨링 커맨드, 리드 리클레임 커맨드 중 어느 하나인
    메모리 시스템.
  20. 제11항에 있어서,
    상기 프로세서는
    상기 라이트 커맨드의 논리 주소와 할당된 물리 주소의 대응 관계를 나타내는 맵 데이터를 저장하되,
    상기 맵 데이터는 상기 물리 주소로서 라이트 데이터가 저장된 다이, 플레인, 메모리 블록 및 페이지를 나타내는 데이터를 포함하는
    메모리 시스템.

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