KR20180046067A - 메모리 제어 장치 및 방법 - Google Patents

메모리 제어 장치 및 방법 Download PDF

Info

Publication number
KR20180046067A
KR20180046067A KR1020160140863A KR20160140863A KR20180046067A KR 20180046067 A KR20180046067 A KR 20180046067A KR 1020160140863 A KR1020160140863 A KR 1020160140863A KR 20160140863 A KR20160140863 A KR 20160140863A KR 20180046067 A KR20180046067 A KR 20180046067A
Authority
KR
South Korea
Prior art keywords
monitor
memory device
cells
memory
read
Prior art date
Application number
KR1020160140863A
Other languages
English (en)
Inventor
김태훈
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020160140863A priority Critical patent/KR20180046067A/ko
Priority to US15/628,840 priority patent/US10509720B2/en
Priority to CN201710962557.7A priority patent/CN108008915B/zh
Publication of KR20180046067A publication Critical patent/KR20180046067A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0215—Addressing or allocation; Relocation with look ahead addressing means
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0608—Saving storage space on storage systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
    • G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1048—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1068—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices in sector programmable memories, e.g. flash disk
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0629—Configuration or reconfiguration of storage systems
    • G06F3/0631—Configuration or reconfiguration of storage systems by allocating resources to storage systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0638—Organizing or formatting or addressing of data
    • G06F3/0644—Management of space entities, e.g. partitions, extents, pools
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0646—Horizontal data movement in storage systems, i.e. moving data in between storage devices or systems
    • G06F3/0652—Erasing, e.g. deleting, data cleaning, moving of data to a wastebasket
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0653—Monitoring storage devices or systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0683—Plurality of storage devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C29/50004—Marginal testing, e.g. race, voltage or current testing of threshold voltage
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
    • G11C29/816—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout for an application-specific layout
    • G11C29/82—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout for an application-specific layout for EEPROMs
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
    • H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17736—Structural details of routing resources
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1032—Reliability improvement, data loss prevention, degraded operation etc
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7205—Cleaning, compaction, garbage collection, erase control
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0409—Online test
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Mathematical Physics (AREA)
  • Quality & Reliability (AREA)
  • Computing Systems (AREA)
  • Computer Hardware Design (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Read Only Memory (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

본 기술은, 메모리 장치의 제어 장치 및 방법과 메모리 장치 및 메모리 장치의 동작 방법에 관한 것으로, 메모리 제어장치는, 특정 위치의 메모리 셀들을 모니터 셀들로 설정되고, 라이트 모드에서 상기 모니터 셀들을 이레이즈시키며 데이터를 라이트하고, 모니터 모드에서 모니터 전압을 공급하여 상기 모니터 셀들을 리드하는 메모리 장치 및 상기 모니터 모드에서 상기 메모리 장치에 모니터 셀을 리드하기 위한 상기 모니터 커맨드 및 어드레스 정보를 전송하며, 상기 메모리 장치에서 리드되는 모니터 셀들의 값들을 분석하여 리클레임 여부를 판정하는 컨트롤러를 포함할 수 있다.

Description

메모리 제어 장치 및 방법{APPARATUS AND METHOD FOR CONTROLLING A MEMORY DEIVCE}
본 발명은 메모리 제어 장치 및 방법에 관한 것으로, 보다 구체적으로는 메모리 장치의 판독 장애를 검출하는 장치 및 방법에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 메모리 시스템, 다시 말해 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치의 주 기억 장치 또는 보조 기억 장치로 사용된다.
메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며, 또한 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 메모리 시스템의 일 예로 데이터 저장 장치는, USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(SSD: Solid State Drive) 등을 포함한다.
메모리 장치는 판독 장애(read disturb)에 의한 에러 보정 불능 (uncorrectable error checking and correction)을 방지하기 위하여 리드 리클레임(read reclaim) 동작을 필요로 할 수 있다. 그러나 메모리 장치(예를들면 3D NAND)는 판독 장애 변화(read disturb variation)가 워드라인(wordline) 별로 크게 존재할 수 있다. 이런 경우, 메모리 장치는 판독 장애의 크기(양)을 감시(monitoring)하기 어려울 수 있으며, 하나의 블록(block)이 설정된 리드(read) 횟수를 초과하면 강제로 가비지 컬렉션(garbage collection) 동작을 수행할 수 있다.
본 발명의 다양한 실시예 들에 따른 메모리 제어 장치는 메모리 셀 어레이의 특정 위치에 모니터 셀들을 배치하고, 모니터 모드에서 모니터 전압을 이용하여 리드 스트레스(read stress) 양을 분석하여 리클레임할 수 있는 장치 및 방법을 제공할 수 있다.
본 발명의 다양한 실시예들에 따른 메모리 제어장치는, 특정 위치의 메모리 셀들을 모니터 셀들로 설정되고, 라이트 모드에서 상기 모니터 셀들을 이레이즈시키며 데이터를 라이트하고, 모니터 모드에서 모니터 전압을 공급하여 상기 모니터 셀들을 리드하는 메모리 장치 및 상기 모니터 모드에서 상기 메모리 장치에 모니터 셀을 리드하기 위한 상기 모니터 커맨드 및 어드레스 정보를 전송하며, 상기 메모리 장치에서 리드되는 모니터 셀들의 값들을 분석하여 리클레임 여부를 판정하는 컨트롤러를 포함할 수 있다.
본 발명의 다양한 실시예들에 따른 메모리 제어장치는, 모니터링 주기에서 모니터 커맨드 및 어드레스 정보를 전송하며, 페일 신호가 수신되면 메모리 장치의 해당 영역을 리클레임 영역으로 설정하는 컨트롤러 및 특정 위치의 메모리 셀들을 모니터 셀들로 설정되고, 전류 감지 카운터를 포함하며, 라이트 모드에서 상기 모니터 셀들을 이레이즈시키며 데이터를 라이트하고, 상기 모니터 및 어드레스 정보가 수신되면 모니터 전압을 상기 모니터 셀들에 공급하고, 리드되는 상기 모니터 셀들의 수를 카운트하여 임계값을 초과하면 페일 신호를 상기 컨트롤러에 전송하는 메모리 장치를 포함할 수 있다.
본 발명의 다양한 실시예들에 따른 메모리 장치의 제어 방법은, 라이트 모드에서, 특정 위치의 셀들이 모니터 셀들로 설정되는 메모리 장치에 상기 라이트 커맨드, 어드레스 정보 및 모니터 셀들을 이레이즈시키도록 구성된 데이터를 상기 메모리 장치에 전송하는 라이트 단계 및 모니터 모드를 수행하는 모니터 단계를 포함할 수 있다. 그리고 상기 모니터 단계는, 모니터링 주기에서 상기 메모리 장치에 모니터 리드 커맨드 및 모니터링할 영역의 어드레스 정보를 전송하는 단계, 상기 메모리 장치에서 모니터링 영역에 공급되는 모니터 전압에 전압에 의해 리드되는 상기 모니터 셀들의 값을 수신하는 단계 및 상기 메모리 장치에서 수신된 모니터 셀들에서 이레이즈 상태에서 변화되는 상기 모니터 셀의 수를 카운트하여 리드 디스터브 량을 판단하는 단계를 포함할 수 있다.
본 발명의 다양한 실시예들에 따른 메모리 장치의 메모리 장치의 동작 방법은, 모니터링 주기에서 모니터 커맨드 및 어드레스 정보를 수신하는 단계와, 특정 위치의 셀들이 이레이즈 상태로 라이트되는 모니터 셀들로 설정되는 메모리 셀 어레이를 구비하며, 상기 모니터 커맨드 수신시 모니터 전압을 상기 어드레스 정보에 대응되는 영역의 모니터 셀들에 공급하는 단계와, 상기 모니터 셀들의 데이터를 리드하는 단계 및 이레이즈 상태에서 변화되는 상기 모니터 셀들의 수가 설정된 임계값을 초과하면 해당 영역을 리클레임하기 위한 페일 신호를 전송하는 단계를 포함할 수 있다.
본 발명의 실시 예들에 따른, 메모리 장치 및 제어 방법은 3D NAND 플래시 등과 같은 비휘발성 메모리 장치에서 모니터 셀들을 구비하며, 모니터 전압(erased string의 HEV)을 이용하여 모니터 셀들을 리드하여 리드 디스터브(read stress)량을 검출하고, 검출된 리드 디스터브 량에 기반하여 리클레임 여부를 판정할 수 있다. 예를들면, 3D NAND 플래시 메모리는 SPO(sudden power off)와 리드 스트레스(read stress) 조합의 테스트에서 리드 카운트(read count)를 자주 저장할 수 없어 취약할 수 있다. 본 발명의 다양한 실시예에 따른 리드 디스터브 검출 방법은 리드 스트레스(read stress) 량을 한번의 리드 동작(one time read)에 의해 판단할 수 있어 위와 같은 취약점을 해소할 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 개략적으로 도시한 도면.
도 2는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치의 일 예를 개략적으로 도시한 도면.
도 3은 본 발명의 실시 예에 따른 메모리 장치에서 메모리 블록들의 메모리 셀 어레이 회로를 개략적으로 도시한 도면.
도 4는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치 구조를 개략적으로 도시한 도면.
도 5a 및 도 5b는 본 발명의 다양한 실시예들에 따른 메모리 장치의 리드 스트레스를 측정하는 방법을 설명하는 도면이다.
도 6은 본 발명의 다양한 실시예에 따른 메모리 장치의 구성을 도시하는 도면이다.
도 7은 본 발명의 다양한 실시예들에 따른 메모리 시스템에서 리드 디스터브를 검색하는 방법을 도시하는 도면이다.
도 8은 본 발명의 다양한 실시예에 따른 메모리 장치의 데이터 라이트 방법을 도시하는 흐름도이다.
도 9는 본 발명의 다양한 실시예들에 따라 컨트롤러가 메모리 장치를 모니터 모드로 동작하도록 제어하는 방법을 도시하는 흐름도이다.
도 10은 본 발명의 다양한 실시예에 따른 메모리 장치가 모니터 모드를 수행하는 동작을 도시하는 흐름도이다.
도 11은 본 발명의 다양한 실시예들에 따라 메모리 장치의 리드 스트레스를 측정하는 다른 방법을 도시하는 도면이다.
도 12는 본 발명의 다양한 실시예에 따라 컨트롤러가 메모리 장치의 리드 스트레스를 측정하는 방법을 도시하는 흐름도이다.
도 13은 본 발명의 다양한 실시예에 따라 메모리 장치가 리드 스트레스를 측정하는 방법을 도시하는 흐름도이다.
도 14 내지 도 19는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예들을 개략적으로 도시한 도면.
이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 흩뜨리지 않도록 생략될 것이라는 것을 유의하여야 한다.
이하, 도면들을 참조하여 본 발명의 실시 예들에 대해서 보다 구체적으로 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 개략적으로 도시한 도면이다.
도 1을 참조하면, 데이터 처리 시스템(100)은, 호스트(Host)(102) 및 메모리 시스템(110)을 포함한다.
그리고, 호스트(102)는, 예컨대 휴대폰, MP3 플레이어, 랩탑 컴퓨터 등과 같은 휴대용 전자 장치들, 또는 데스크탑 컴퓨터, 게임기, TV, 프로젝터 등과 같은 전자 장치들을 포함한다.
또한, 메모리 시스템(110)은, 호스트(102)의 요청에 응답하여 동작하며, 특히 호스트(102)에 의해서 액세스되는 데이터를 저장한다. 다시 말해, 메모리 시스템(110)은, 호스트(102)의 주 기억 장치 또는 보조 기억 장치로 사용될 수 있다. 여기서, 메모리 시스템(110)은 호스트(102)와 연결되는 호스트 인터페이스 프로토콜에 따라, 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다. 예를 들면, 메모리 시스템(110)은, 솔리드 스테이트 드라이브(SSD: Solid State Drive), MMC, eMMC(embedded MMC), RS-MMC(Reduced Size MMC), micro-MMC 형태의 멀티 미디어 카드(MMC: Multi Media Card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(SD: Secure Digital) 카드, USB(Universal Storage Bus) 저장 장치, UFS(Universal Flash Storage) 장치, CF(Compact Flash) 카드, 스마트 미디어(Smart Media) 카드, 메모리 스틱(Memory Stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다.
아울러, 메모리 시스템(110)을 구현하는 저장 장치들은, DRAM(Dynamic Random Access Memory), SRAM(Static RAM) 등과 같은 휘발성 메모리 장치와 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable ROM), EEPROM(Electrically Erasable ROM), FRAM(Ferromagnetic ROM), PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), 플래시 메모리 등과 같은 비휘발성 메모리 장치로 구현될 수 있다.
그리고, 메모리 시스템(110)은, 호스트(102)에 의해서 액세스되는 데이터를 저장하는 메모리 장치(150), 및 메모리 장치(150)로의 데이터 저장을 제어하는 컨트롤러(130)를 포함한다.
여기서, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적될 수 있다. 일 예로, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적되어 SSD를 구성할 수 있다. 메모리 시스템(110)이 SSD로 이용되는 경우, 메모리 시스템(110)에 연결되는 호스트(102)의 동작 속도는 획기적으로 개선될 수 있다.
컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(130) 및 메모리 장치(150)는, 하나의 반도체 장치로 집적되어, PC 카드(PCMCIA: Personal Computer Memory Card International Association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억 장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
한편, 메모리 시스템(110)의 메모리 장치(150)는, 전원이 공급되지 않아도 저장된 데이터를 유지할 수 있으며, 특히 라이트(write) 동작을 통해 호스트(102)로부터 제공된 데이터를 저장하고, 리드(read) 동작을 통해 저장된 데이터를 호스트(102)로 제공한다. 그리고, 메모리 장치(150)는, 복수의 메모리 블록(memory block)들(152,154,156)을 포함하며, 각각의 메모리 블록들은, 복수의 페이지들(pages)을 포함하며, 또한 각각의 페이지들은, 복수의 워드라인(WL: Word Line)들이 연결된 복수의 메모리 셀들을 포함한다. 또한, 메모리 장치(150)는, 비휘발성 메모리 장치, 일 예로 플래시 메모리가 될 수 있으며, 이때 플래시 메모리는 3차원(dimension) 입체 스택(stack) 구조가 될 수 있다. 여기서, 메모리 장치(150)의 구조 및 메모리 장치(150)의 3D 입체 스택 구조에 대해서는, 이하 도 2 내지 도 4를 참조하여 보다 구체적으로 설명할 예정임으로, 여기서는 그에 관한 구체적인 설명을 생략하기로 한다.
그리고, 메모리 시스템(110)의 컨트롤러(130)는, 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어한다. 예컨대, 컨트롤러(130)는, 메모리 장치(150)로부터 리드된 데이터를 호스트(102)로 제공하고, 호스트(102)로부터 제공된 데이터를 메모리 장치(150)에 저장하며, 이를 위해 컨트롤러(130)는, 메모리 장치(150)의 리드, 라이트, 프로그램(program), 이레이즈(erase) 등의 동작을 제어한다.
보다 구체적으로 설명하면, 컨트롤러(130)는, 호스트 인터페이스(Host I/F) 유닛(132), 프로세서(Processor)(134), 에러 정정 코드(ECC: Error Correction Code) 유닛(138), 파워 관리 유닛(PMU: Power Management Unit)(140), 낸드 플래시 컨트롤러(NFC: NAND Flash Controller)(142), 및 메모리(Memory)(144)를 포함한다.
또한, 호스트 인터페이스 유닛(134)은, 호스트(102)의 커맨드(command) 및 데이터를 처리하며, USB(Universal Serial Bus), MMC(Multi-Media Card), PCI-E(Peripheral Component Interconnect-Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(102)와 통신하도록 구성될 수 있다.
아울러, ECC 유닛(138)은, 메모리 장치(150)에 저장된 데이터를 리드할 경우, 메모리 장치(150)로부터 리드된 데이터에 포함되는 에러를 검출 및 정정한다. 다시 말해, ECC 유닛(138)은, 메모리 장치(150)로부터 리드한 데이터에 대하여 에러 정정 디코딩을 수행한 후, 에러 정정 디코딩의 성공 여부를 판단하고 판단 결과에 따라 지시 신호를 출력하며, ECC 인코딩 과정에서 생성된 패리티(parity) 비트를 사용하여 리드된 데이터의 에러 비트를 정정할 수 있다. 이때, ECC 유닛(138)은, 에러 비트 개수가 정정 가능한 에러 비트 한계치 이상 발생하면, 에러 비트를 정정할 수 없으며, 에러 비트를 정정하지 못함에 상응하는 에러 정정 실패(fail) 신호를 출력할 수 있다.
여기서, ECC 유닛(138)은, LDPC(low density parity check) code, BCH(Bose, Chaudhri, Hocquenghem) code, turbo code, 리드-솔로몬 코드(Reed-Solomon code), convolution code, RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러 정정을 수행할 수 있으며 이에 한정되는 것은 아니다. 또한, ECC 유닛(138)는 오류 정정을 위한 회로, 시스템 또는 장치를 모두 포함할 수 있다.
그리고, PMU(140)는, 컨트롤러(130)의 파워, 즉 컨트롤러(130)에 포함된 구성 요소들의 파워를 제공 및 관리한다.
또한, NFC(142)는, 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어하기 위해, 컨트롤러(130)와 메모리 장치(142) 간의 인터페이싱을 수행하는 메모리 인터페이스로서, 메모리 장치(142)가 플래시 메모리, 특히 일 예로 메모리 장치(142)가 낸드 플래시 메모리일 경우에, 프로세서(134)의 제어에 따라 메모리 장치(142)의 제어 신호를 생성하고 데이터를 처리한다.
아울러, 메모리(144)는, 메모리 시스템(110) 및 컨트롤러(130)의 동작 메모리로, 메모리 시스템(110) 및 컨트롤러(130)의 구동을 위한 데이터를 저장한다. 보다 구체적으로 설명하면, 메모리(144)는, 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어, 예컨대 컨트롤러(130)가, 메모리 장치(150)로부터 리드된 데이터를 호스트(102)로 제공하고, 호스트(102)로부터 제공된 데이터를 메모리 장치(150)에 저장하며, 이를 위해 컨트롤러(130)가, 메모리 장치(150)의 리드, 라이트, 프로그램, 이레이즈(erase) 등의 동작을 제어할 경우, 이러한 동작을 메모리 시스템(110), 즉 컨트롤러(130)와 메모리 장치(150) 간이 수행하기 위해 필요한 데이터를 저장한다.
여기서, 메모리(144)는, 휘발성 메모리로 구현될 수 있으며, 예컨대 정적 랜덤 액세스 메모리(SRAM: Static Random Access Memory), 또는 동적 랜덤 액세스 메모리(DRAM: Dynamic Random Access Memory) 등으로 구현될 수 있다. 또한, 메모리(144)는, 전술한 바와 같이, 호스트(102)와 메모리 장치(150) 간 데이터 라이트 및 리드 등의 동작을 수행하기 위해 필요한 데이터, 및 데이터 라이트 및 리드 등의 동작 수행 시의 데이터를 저장하며, 이러한 데이터 저장을 위해, 프로그램 메모리, 데이터 메모리, 라이트 버퍼(buffer)/캐시(cache), 리드 버퍼/캐시, 맵(map) 버퍼/캐시 등을 포함한다.
그리고, 프로세서(134)는, 메모리 시스템(110)의 제반 동작을 제어하며, 호스트(102)로부터의 라이트 요청 또는 리드 요청에 응답하여, 메모리 장치(150)에 대한 라이트 동작 또는 리드 동작을 제어한다. 여기서, 프로세서(134)는, 메모리 시스템(110)의 제반 동작을 제어하기 위해 플래시 변환 계층(FTL: Flash Translation Layer, 이하 'FTL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 구동한다. 또한, 프로세서(134)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현될 수 있다.
도 2 내지 도 4를 참조하여 본 발명의 실시 예에 따른 메모리 시스템에서의 메모리 장치에 대해서 보다 구체적으로 설명하기로 한다. 도 2는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치의 일 예를 개략적으로 도시한 도면이다. 도 3은 본 발명의 실시 예에 따른 메모리 장치에서 메모리 블록들의 메모리 셀 어레이 회로를 개략적으로 도시한 도면이다. 도 4는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치 구조를 개략적으로 도시한 도면으로, 메모리 장치가 3차원 비휘발성 메모리 장치로 구현될 경우의 구조를 개략적으로 도시한 도면이다.
도 2를 참조하면, 메모리 장치(150)는, 복수의 메모리 블록들, 예컨대 블록0(Block0)(210), 블록1(Block1)(220), 블록2(Block2)(230), 및 블록N-1(BlockN-1)(240)을 포함하며, 각각의 블록들(210,220,230,240)은, 복수의 페이지들(Pages), 예컨대 2M개의 페이지들(2MPages)을 포함한다. 여기서, 설명의 편의를 위해, 복수의 메모리 블록들이 각각 2M개의 페이지들을 포함하는 것을 일 예로 하여 설명하지만, 복수의 메모리들은, 각각 M개의 페이지들을 포함할 수도 있다. 그리고, 각각의 페이지들은, 복수의 워드라인(WL: Word Line)들이 연결된 복수의 메모리 셀들을 포함한다.
또한, 메모리 장치(150)는, 복수의 메모리 블록들을, 하나의 메모리 셀에 저장 또는 표현할 수 있는 비트의 수에 따라, 단일 레벨 셀(SLC: Single Level Cell) 메모리 블록 및/또는 멀티 레벨 셀(MLC: Multi Level Cell) 메모리 블록 등으로 구성할 수 있다. MLC 메모리 블록은 TLC(Triple Level Cell) 메모리 블록을 포함할 수 있다.
그리고, 각각의 블록들(210,220,230,240)은, 라이트 동작을 통해 호스트(102)로부터 제공된 데이터를 저장하고, 리드 동작을 통해 저장된 데이터를 호스트(102)에게 제공한다.
메모리 시스템(110)에서 메모리 장치(300)의 메모리 블록(330)은, 메모리 셀 어레이로 구현되어 비트라인들(BL0 to BLm-1)에 각각 연결된 복수의 셀 스트링들(340)을 포함할 수 있다. 각 열(column)의 셀 스트링(340)은, 적어도 하나의 드레인 선택 트랜지스터(DST)와, 적어도 하나의 소스 선택 트랜지스터(SST)를 포함할 수 있다. 선택 트랜지스터들(DST, SST) 사이에는, 복수 개의 메모리 셀들, 또는 메모리 셀 트랜지스터들(MC0 to MCn-1)이 직렬로 연결될 수 있다. 각각의 메모리 셀(MC0 to MCn-1)은, 셀 당 복수의 비트의 데이터 정보를 저장하는 멀티 레벨 셀(MLC: Multi-Level Cell)로 구성될 수 있다. 셀 스트링들(340)은 대응하는 비트라인들(BL0 to BLm-1)에 각각 전기적으로 연결될 수 있다.
본 발명의 실시 예에 따른 메모리 장치(300)의 메모리 블록(330)은, 낸드 플래시 메모리에만 국한되는 것은 아니라 노어 플래시 메모리(NOR-type Flash memory), 적어도 두 종류 이상의 메모리 셀들이 혼합된 하이브리드 플래시 메모리, 및 메모리 칩 내에 컨트롤러가 내장된 One-NAND 플래시 메모리 등으로도 구현될 수 있다. 반도체 장치의 동작 특성은 전하 저장층이 전도성 부유 게이트로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(Charge Trap Flash; CTF)에도 적용될 수 있다.
그리고, 메모리 장치(300)의 전압 공급부(310)는, 동작 모드에 따라서 각각의 워드라인들로 공급될 워드라인 전압들(예를 들면, 프로그램 전압, 리드 전압, 패스 전압 등)과, 메모리 셀들이 형성된 벌크(예를 들면, 웰 영역)로 공급될 전압을 제공할 수 있다. 본 발명의 다양한 실시예 들에 따른 전압 공급부는 모니터 모드에서 모니터 전압(HEV 전압)을 공급할 수 있다.
아울러, 메모리 장치(300)의 리드/라이트(read/write) 회로(320)는, 제어 회로에 의해서 제어되며, 동작 모드에 따라 감지 증폭기(sense amplifier)로서 또는 라이트 드라이버(write driver)로서 동작할 수 있다. 리드/라이트 회로(320)는, 열(column)들(또는 비트라인들) 또는 열쌍(column pair)(또는 비트라인 쌍들)에 각각 대응되는 복수 개의 페이지 버퍼들(PB)(322,324,326)을 포함할 수 있으며, 각각의 페이지 버퍼(page buffer)(322,324,326)에는 복수의 래치들(도시하지 않음)이 포함될 수 있다.
메모리 장치(150)는, 2차원 또는 3차원의 메모리 장치로 구현될 수 있으며, 특히 도 4에 도시한 바와 같이, 3차원 비휘발성 메모리 장치로 구현될 경우, 복수의 메모리 블록들(BLK 1 to BLKh)을 포함할 수 있다. 여기서, 도 4는, 도 3에 도시한 메모리 장치의 메모리 블록을 보여주는 블록도로서, 각 메모리 블록(BLK)은, 3차원 구조(또는 수직 구조)로 구현될 수 있다. 예를 들면, 각 메모리 블록(BLK)은 제1방향 내지 제3방향들, 예컨대 x-축 방향, y-축 방향, 및 z-축 방향을 따라 신장된 구조물들을 포함하여, 3차원 구조로 구현될 수 있다.
그리고, 메모리 장치(150)에 포함된 각 메모리 블록(BLK)은, 제2방향을 따라 신장된 복수의 낸드 스트링들(NS)을 포함할 수 있으며, 제1방향 및 제3방향들을 따라 복수의 낸드 스트링들(NS)이 제공될 수 있다. 여기서, 각 낸드 스트링(NS)은, 비트라인(BL), 적어도 하나의 스트링 선택라인(SSL), 적어도 하나의 접지 선택라인(GSL), 복수의 워드라인들(WL), 적어도 하나의 더미 워드라인(DWL), 그리고 공통 소스라인(CSL)에 연결될 수 있으며, 복수의 트랜지스터 구조들(TS)을 포함할 수 있다.
즉, 메모리 장치(150)의 복수의 메모리 블록들에서 각 메모리 블록(BLK)은, 복수의 비트라인들(BL), 복수의 스트링 선택라인들(SSL), 복수의 접지 선택라인들(GSL), 복수의 워드라인들(WL), 복수의 더미 워드라인들(DWL), 그리고 복수의 공통 소스라인(CSL)에 연결될 수 있으며, 그에 따라 복수의 낸드 스트링들(NS)을 포함할 수 있다. 또한, 각 메모리 블록(BLK)에서, 하나의 비트라인(BL)에 복수의 낸드 스트링들(NS)이 연결되어, 하나의 낸드 스트링(NS)에 복수의 트랜지스터들이 구현될 수 있다. 아울러, 각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST)는, 대응하는 비트라인(BL)과 연결될 수 있으며, 각 낸드 스트링(NS)의 접지 선택 트랜지스터(GST)는, 공통 소스라인(CSL)과 연결될 수 있다. 여기서, 각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST) 사이에 메모리 셀들(MC)이 제공, 즉 메모리 장치(150)의 복수의 메모리 블록들에서 각 메모리 블록(BLK)에는 복수의 메모리 셀들이 구현될 수 있다.
플래시 메모리 장치 등과 같은 비휘발성 메모리 장치는 리드 디스터브(read disturb) 등에 의해 에러 정정 코드(error correction code ECC)에 의해 에러 정정이 불가능하게 되는 것(uncorrectable ECC)를 방지하기 위하여 리드 리클레임(read reclaim) 동작을 수행할 수 있다. 리드 리클레임은 읽혀진 에러 정정된 데이터를 물리적으로 다른 페이지로 옮겨 저장하는 동작을 의미할 수 있다. 그러나 메모리 장치(예를들면 3D NAND)의 리드 디스터브(read disturb variation)는 워드라인 별로 존재할 수 있으며, 이로인해 리드 디스터브 양을 모니터링(monitoring)하는 방법이 어려울 수 있다. 메모리 장치에서 한 블록(block)의 리드 횟수가 설정된 리드 횟수를 초과하면 강제로 가비지 컬렉션 동작을 수행할 수 있다. 본 발명의 다양한 실시예들에 따른 메모리 장치는 메모리 셀에 모니터 셀 영역을 설정하고, 블록의 리드 횟수가 설정된 값에 도달하면 모니터 셀들들을 확인하여 리드 스트레스(read stress)를 측정할 수 있는 장치 및 방법을 제공할 수 있다. 본 발명의 다양한 실시예들에 따른 메모리 장치는 메모리 셀에 모니터 셀 영역을 설정하고, 리드 디스터브 양이 설정된 값(또는 리드 페일의 수가 설정된 횟수)에 도달하면 모니터 셀들을 확인하여 리드 스트레스를 측정할 수 있는 장치 및 방법을 제공할 수 있다. 본 발명의 다양한 실시예에 따른 메모리 장치는 측정된 리드 스트레스 양에 기반하여 리클레임 여부를 결정할 수 있다.
NAND 플레시 메모리와 같은 비휘발성 메모리 장치는 페이지(page) 단위로 데이터를 라이트 또는 리드할 수 있으며, 블록(block) 단위로 데이터를 이레이즈할 수 있다. 또한 메모리 장치의 리클레임은 페이지 단위 또는 블록 단위로 실행될 수 있다. 본 발명의 다양한 실시예들에서 컨트롤러는 메모리 장치의 리드 디스터브 량을 검출하기 위하여 모니터 리드 커맨드 및 어드레스 정보를 메모리 장치에 전송할 수 있다. 모니터 모드에서 메모리 장치에 전송되는 어드레스 정보는 페이지 어드레스 또는 블록 어드레스가 될 수 있다. 이하의 설명에서 컨트롤러가 모니터 모드에서 메모리 장치에 전송하는 어드레스 정보는 블록 어드레스 정보라 칭하기로 한다. 그리고 상기 블록 어드레스 정보는 메모리 장치의 특정 페이지 영역을 지정하기 위한 어드레스 또는 메모리 장치의 특정 블록 영역을 지정하기 위한 어드레스를 포함하는 의미로 사용될 것이다. 즉, 본 발명의 다양한 실시예에서 “블록 어드레스 정보”라는 용어는 페이지 어드레스 또는 블록 어드레스를 포함하는 용어로 사용될 것이다. 도 5a 및 도 5b는 본 발명의 다양한 실시예들에 따른 메모리 장치의 리드 스트레스트를 측정하는 방법을 설명하는 도면이다. 도 5a는 리드 스트레스가 발생되기 전의 상태를 설명하기 위한 도면이며, 도 5b는 리드 스트레스가 발생된 후의 상태를 설명하기 위한 도면이다.
도 5a 및 도 5b를 참조하면, 메모리 장치(도 1의 메모리 장치(150)가 될 수 있음)에서 각 워드라인의 특정 위치의 셀(비트)들은 리드 디스터브를 모니터링하기 위한 모니터 셀(511)로 설정할 수 있다. 메모리 장치는 데이터 라이트 모드(write mode, program mode)에서 데이터를 라이트할 때, 도 5a에 도시된 바와 같이 특정 위치의 모니터 셀들을 이레이즈(erase) 상태로 유지하여 프로그램되지 않도록 할 수 있다. 이하의 설명에서 라이트(write)와 프로그램(program)은 같은 의미를 가지는 용어로 설명될 것이다. 리드 스트레스 전의 모니터 셀들의 전하분포는 511과 같을 수 있다. 라이트 모드를 수행한 후, 메모리 장치는 리드 동작을 수행할 수 있다. 리드 동작이 수행되면, 컨트롤러(도 1의 컨트롤러(130)이 될 수 있음) 또는 메모리 장치는 리드되는 블록의 리드 횟수를 카운트할 수 있다. 리드 횟수가 증가하면, 도 5b에 도시된 바와 같이 모니터 셀의 전하 분포가 변화될 수 있다. 예를들면, 도 5a의 511과 같은 전하 분포를 가졌던 모니터 셀들의 전하 분포는 도 5b의 561 및 563과 같이 변화될 수 있다.
컨트롤러 또는 메모리 장치는 특정 리드 주기에서 모니터 모드(monitor)를 수행하여 디스터브를 감시하기 위한 모니터 전압레벨로 모니터 셀들을 리드할 수 있다. 한 실시예에 따르면, 모니터 모드는 리드 카운터 값이 설정된 횟수 값이 되는 시점에 동작될 수 있다. 한 실시예에 따르면, 모니터 모드는 리드 페일이 설정된 횟수 이상 감지될 때 동작될 수 있다. 디스터브를 감지하기 위한 모니터 전압은 HEV(hard erase verify) 전압(551)이 될 수 있다. 모니터 전압(HEV 전압)(551)은 이레이즈 프로그램된 모니터 셀들의 상태를 확인하기 위한 전압이다. 컨트롤러가 모니터 리드 커맨드 및 리드 디스터브 량을 모니터링하기 위한 블록 어드레스 정보를 메모리 장치에 전송하면, 메모리 장치는 메모리 셀에 HEV 전압을 공급하고, 해당 블록의 모니터 셀들을 리드하여 리드 디스터브 량을 측정할 수 있다. 또는 메모리 장치는 리드된 모니터 셀 들의 정보를 컨트롤러에 전송하고, 컨트롤러는 모니터 셀들의 변화를 분석하여 리드 디스터브 양을 측정할 수 있다.
모니터 셀들은 이레이즈 상태로 상태로 유지되며, 이레이즈 레벨은 1(logical 1)이라고 가정한다. 도 5a와 같은 경우, HEV 전압이 공급되면, 메모리 장치는 모든 모니터 셀들의 값을 1(erase 상태)으로 감지할 수 있다. 이후 리드 스트레스가 발생되면, 모니터 셀의 전하분포는 도 5b와 같이 변화될 수 있다. 모니터 모드에서 메모리 장치는 551과 같은 HEV 전압(모니터 전압)을 모니터 셀들에 공급하면, 561과 같은 전하분포를 가지는 모니터 셀들은 1(erase)로 감지하고, 563과 같은 전하분포를 가지는 모니터 셀들은 0로 감지할 수 있다. 즉, 메모리 장치는 모니터 모드에서 모니터 전압(read disturb monitoring용 HEV level)에 의해 모니터 셀들을 리드하여 모니터 셀의 상태를 검사(예를들면, CSC(current sensing counter check)하고, 검사 결과 0으로 리드되는 모니터 셀의 수가 이 특정 개수 이상이면 리드 디스터브 량이 설정된 임계치를 초과하는 것으로 판단하고, 해당 블록을 리클레임 블록으로 설정할 수 있다.
도 6은 본 발명의 다양한 실시예에 따른 메모리 장치의 구성을 도시하는 도면이다.
도 6을 참조하면, 메모리 장치(150)는 메모리 제어부(610), 전압 공급부(620), 로우 디코더(row decoder)(630), 메모리 셀 어레이(memory cell array)(640), 컬럼 디코더(column decoder)(650) 및 프로그램/리드 회로(660)를 포함할 수 있다.
메모리 셀 어레이(640)는 도 3의 메모리 블록(330)이 될 수 있다. 메모리 셀 어레이(640)는 비트라인들(BL0 to BLm-1)에 각각 연결된 복수의 셀 스트링들(340)을 포함할 수 있다. 본 발명의 다양한 실시예에서 비트라인들(BL0 to BLm-1)들 중에서 적어도 하나의 비트라인은 모니터 셀이 배치되는 비트라인이 될 수 있다. 예를들면, 매 워드라인의 마지막 셀들이 배치되는 마지막 위치의 비트 라인(셀 스트링) BLm-1은 모니터 셀 스트링이 될 수 있다.
로우 디코더(630)는 워드 라인들(WL)을 통해 메모리 셀 어레이(640)에 연결되며, 로우 어드레스(X_ADDR)에 응답하여 워드라인들 중 적어도 하나를 선택할 수 있다. 컬럼 디코더(650)는 BL들을 통해 메모리 셀 어레이(640)에 연결되며, 칼럼 어드레스(Y_ADDR)에 응답하여 비트 라인들 중 적어도 하나를 선택할 수 있다. 컬럼 디코더(650)는 모니터 모드에서 모니터 셀들이 연결되는 비트라인을 선택할 수 있다.
프로그램/리드 회로(660)는 도 3의 리드/라이트 회로(320)이 될 수 있다. 본 발명의 다양한 실시예들에 따른 프로그램/리드회로(660)는 모니터 셀 스트링(예를들면 BLm-1)에 연결된 모니터 셀들의 커런트를 감지하는 카운터(CSC(current sensing counter))를 구비할 수 있다. 프로그램/리드 회로는 모니터 모드시 모니터 셀 스트링의 모니터 셀들의 전류를 감지하여 모니터 셀의 상태(erase)를 카운트하여 패스 또는 페일(pass or fail) 신호를 출력할 수 있다. 예를들면, 프로그램/리드 회로(660)는 모니터 모드에서 CSC 값이 설정된 임계치를 초과하면 페일(fail) 신호를 출력하고, 그렇지 않으면 패스(pass) 신호를 출력할 수 있다.
전압 공급부(620)는 도 3의 전압 공급부(310)이 될 수 있다. 본 발명의 다양한 실시예에 따른 전압 공급부(620)는 모니터 모드에서 리드 디스터브 양을 측정하기 위한 모니터 전압(예를들면 HEV 전압)을 메모리 셀 어레이(640)에 공급할 수 있다.
컨트롤 로직(610)은 컨트롤러(130)로부터 수신한 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)에 기반하여 메모리 셀 어레이(640)에 데이터를 프로그램하거나 메모리 셀 어레이(640)로부터 데이터를 리드하기 위한 제어신호 및 어드레스 신호들을 제공할 수 있다. 컨트롤 로직(610)은 메모리 셀들의 리드 횟수를 카운트하는 리드 카운터를 구비할 수 있다. 리드 카운터는 메모리 셀 어레이(640)의 블록 또는 페이지의 리드 횟수를 카운트할 수 있으며, 컨트롤 로직은 리드 카운터의 값을 데이터화하여 컨트롤러(130)에 전송할 수 있다. 또한 리드 카운터는 컨트롤러(130)에 포함될 수도 있다.
본 발명의 다양한 실시예에 따르면, 메모리 장치(예를들면 도 1의 메모리 장치(150))는 3차원 낸드 플래시 메모리일 수 있다.
메모리 셀 어레이(640)는 복수의 메모리 블록(BLK1~BLKz)을 포함할 수 있다. 각각의 메모리 블록은 3차원 구조 (또는 수직 구조)를 가질 수 있다. 2차원 구조 (또는 수평 구조)를 갖는 메모리 블록에서는 메모리 셀들이 기판과 수평 방향으로 형성될 수 있다. 이에 반하여 3차원 구조를 갖는 메모리 블록에서는 메모리 셀들이 기판과 수직 방향으로 형성될 수 있으며, 각각의 메모리 블록들은 플래시 메모리 장치의 소거 단위가 될 수 있다. 즉, 3차원 플래시 메모리는 기판과 수직으로 여러 층을 쌓고, 채널 홀(channel hole)을 뚫어서 제조될 수 있다.
3D 플래시 메모리의 메모리 블록 구성을 살펴보면, 비트 라인(bit line)들과 공통 소스 라인(common source line; CSL) 사이에는 낸드 스트링(NAND string)들이 연결되고, 각각의 낸드 스트링들은 스트링 선택 트랜지스터(string select transistor; SST), 복수의 메모리 셀들, 그리고 접지 선택 트랜지스터(ground select transistor; GST)들을 포함할 수 있다. 스트링 선택 트랜지스터(SST)는 스트링 선택 라인(string selection Line)에 연결될 수 있으며, 복수의 메모리 셀들은 각각 대응하는 워드 라인(word line)들에 연결될 수 있고, 접지 선택 트랜지스터(GST)는 접지 선택 라인(ground selection line)에 연결될 수 있으며, 스트링 선택 트랜지스터(SST)는 비트 라인(BL)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(common source line)에 연결될 수 있다.
동일 높이의 워드 라인들은 공통으로 연결될 수 있으며, 접지 선택 라인들 및 스트링 선택 라인들은 분리될 수 있다. 하나의 워드 라인에 연결되고 복수의 낸드 스트링들에 속해 있는 메모리 셀(페이지가 될 수 있음)들을 프로그램하는 경우에는, 대응되는 워드 라인(WL)과 선택 라인(SSL, GSL)이 선택될 수 있다. 본 발명의 다양한 실시예에서 비트라인들(예를들면 도 3의 BL0 to BLm-1)들 중에서 적어도 하나의 비트라인은 모니터 셀이 배치되는 비트라인이 될 수 있다. 예를들면, 매 워드라인의 마지막 셀들이 배치되는 마지막 위치의 비트 라인(셀 스트링) BLm-1은 모니터 셀 스트링이 될 수 있다. 본 발명의 다양한 실시예들에서 메모리 시스템은 프로그램 모드(라이트 모드)에서 모니터 셀들의 비트 라인은 프로그램되지 않은 상태(예를들면 이레이즈 상태)로 프로그램할 수 있다.
한 실시예에서, 컨트롤 로직(610)은 라이트 커맨드 및 어드레스를 수신하면, 메모리 셀 어레이(640)의 모니터 셀 스트링(비트라인)에 위치되는 모니터 셀들을 이레이즈 상태로 유지하면서 데이터를 프로그램할 수 있다.
한 실시예에서, 컨트롤 로직(610)은 모니터 모드 커맨드 및 어드레스를 수신하면, 전압 공급부(620)에서 메모리 셀 어레이(640)에 모니터 전압을 공급하도록 제어하고, 컬럼 디코더(650)을 통해 모니터 셀 스트링을 선택하고, 선택된 모니터 셀들에서 리드되는 신호들을 컨트롤러(130)에 전송하도록 제어할 수 있다.
한 실시예에서, 컨트롤 로직(610)은 모니터 모드 커맨드 및 어드레스를 수신하면, 전압 공급부(620)에서 메모리 셀 어레이(640)에 모니터 전압을 공급하도록 제어하며, 컬럼 디코더(650)을 통해 모니터 셀 스트링을 선택하여 상태가 변화된 모니터 셀(non-erase 상태의 모니터 셀)들의 수를 카운트하고, 상태 변화된 모니터 셀들의 수가 설정된 값을 초과하면 페일 신호를, 그렇지 않으면 패스 신호를 생성하여 컨트롤러(130)에 전송하도록 제어할 수 있다.
한 실시예에서, 컨트롤러(130)은 라이트 커맨드, 어드레스 정보 및 데이터를 상기 메모리 장치(150)에 전송할 수 있다. 라이트 모드에서 전송되는 데이터는 메모리 장치(150)의 모니터 셀들의 위치에 라이트하기 위한 이레이즈 데이터를 포함하는 데이터가 데이터가 될 수 있다. 예를들면, 모니터 셀 스트링이 워드라인의 마지막 셀의 위치라고 가정하면, 모니터 셀 스트링은 마지막 비트 라인(예를들면, 도 3에서 BLm-1 비트라인)이 될 수 있다. 컨트롤러(130)은 라이트 모드에서 메모리 장치(130)에 데이터를 전송할 때, 메모리 장치(140)의 모니터 셀 스트링에 라이트될 데이터를 이레이즈 데이터로 설정하여 전송할 수 있다. 또한 리드 모드에서 컨트롤러(130)은 메모리 장치(150)에서 수신되는 리드 데이터들 중에서 모니터 셀 스트링 위치에서 리드되는 데이터를 제거할 수 있다.
한 실시예에서, 컨트롤러(130)은 특정 리드 주기에서 모니터 리드 커맨드 및 어드레스 정보를 상기 메모리 장치(150)에 전송할 수 있다. 특정 리드 주기는 리드 카운트 값이 설정된 횟수에 도달하는 시점이 될 수 있다.
한 실시예에서, 컨트롤러(130)는 모니터 리드 커맨드 및 어드레스 정보를 메모리 장치(150)에서 전송한 후, 메모리 장치(150)에서 전송되는 모니터 셀의 상태를 확인하여 리클레임 여부를 판정할 수 있다. 예를들면, 컨트롤러(1430)는 이레이즈 상태에서 변화된 모니터 셀의 수를 카운트하고, 카운트된 값이 설정된 값을 초과하면 메모리 장치(150)의 해당 블록을 리클레임할 수 있다.
한 실시예에서, 컨트롤러(130)는 모니터 리드 커맨드 및 어드레스 정보를 메모리 장치(150)에서 전송한 후, 메모리 장치(150)에서 전송되는 리드 스트레스 결과에 따라 리클레임 여부를 판정할 수 있다. 예를들면, 컨트롤러(1430)는 모니터 모드에서 메모리 장치(150)가 페일 신호를 전송하면, 메모리 장치(150)의 해당 블록을 리클레임할 수 있다.
도 7은 본 발명의 다양한 실시예들에 따른 메모리 시스템에서 리드 디스터브를 검색하는 방법을 도시하는 도면이다.
도 7을 참조하면, 컨트롤러(130)은 711 단계에서 메모리 장치(150)에 데이터를 라이트하는 라이트 모드를 수행할 수 있다. 라이트 모드에서 컨트롤러(130)는 713단계에서 라이트 커맨드, 어드레스 및 데이터들을 메모리 장치에 전송할 수 있다. 메모리 장치(130)는 715단계에서 라이트 커맨드 및 어드레스 정보에 따라 메모리 셀 어레이(640)에 리드 바이어스 전압 및 영역을 선택하고, 선택된 영역에 데이터를 라이트할 수 있다. 메모리 장치(150)는 715 단계에서 모니터 셀들이 위치되는 특정 비트라인(컬럼 셀 스트링)에는 이레이즈 데이터를 라이트할 수 있다. 예를들면, 모니터 셀들은 워드라인의 마지막 셀 위치(도 3의 BLm-1 비트라인)가 될 수 있다. 데이터가 저장되는 단위는 페이지 단위(페이지 어드레스 정보)가 될 수 있다.
라이트 모드에서 메모리 장치(150)의 모니터 셀들을 이레이즈하는 동작은 컨트롤러(130)에서 수행할 수 있으며, 또는 메모리 장치(150)에서 수행할 수 있다. 전자 방법을 살펴보면, 컨트롤러(130)은 메모리 장치(150)에 설정된 모니터 셀들의 위치를 알 수 있다. 프로그램 모드에서 컨트롤러(130)은 어드레스 정보와 함께 데이터를 상기 메모리 장치(150)에 전송할 수 있으며, 전송되는 데이터의 배열에서 모니터 셀들의 위치에 라이트될 데이터들을 이레이즈 값으로 설정할 수 있다. 즉, 컨트롤러(130)에서 메모리 장치(150)에 전송되는 데이터는 모니터 셀 위치에 이레이즈 값이 삽입되는 배열을 가지는 데이터가 될 수 있다. 전자 방법으로 데이터를 라이트하는 경우, 컨트롤러(130)은 리드 모드에서 모니터 셀에서 리드되는 데이터를 무시할 수 있다. 즉, 컨트롤러(130)은 메모리 장치(150)에서 리드되는 데이터들 중에서 모니터 셀에 리드되는 데이터를 삭제하여 데이터 배열을 재구성할 수 있다.
두번째로 후자의 방법은 라이트 모드에서 모니터 셀들이 위치되는 비트라인(셀 스트링)에 데이터를 라이트하지 않는 방법이 될 수 있다. 메모리 장치는 프로그램 모드에서 모니터 셀들이 위치되는 비트라인을 선택하지 않고, 데이터를 라이트할 수 있다. 따라서 특정 위치의 비트라인에 연결되는 모니터 셀들은 이레이즈 상태를 유지할 수 있다. 그리고 리드 모드에서 메모리장치는 모니터 셀들의 연결된 비트라인을 제외한 다른 비트라인들의 데이터를 리드하여 출력할 수 있다.
컨트롤러(130)는 751단계에서 모니터 모드를 수행할 수 있다. 모니터 모드는 메모리 장치의 리드 디스터브 양을 검출하는 동작 모드가 될 수 있다. 모니터 모드는 특정 주기에서 실행될 수 있다. 특정 주기는 리드 횟수가 설정 횟수를 초과하는 시점이 될 수 있다. 컨트롤러(130)는 리드 카운터의 값이 설정된 횟수를 초과하거나 또는 메모리 장치(150)에서 전송되는 리드 카운트 데이터가 설정 값을 초과하면, 751 단계에서 모니터 리드 커맨드 및 어드레스 정보를 메모리 장치(150)에 전송할 수 있다. 어드레스 정보는 리드 횟수가 설정 값을 초과하는 블록의 어드레스 정보가 될 수 있다. 모니터 리드 커맨드 및 어드레스 정보가 수신되면, 메모리 장치(150)는 어드레스 정보에 기반하여 메모리 셀 어레이(640)의 해당 블록을 선택할 수 있으며, 모니터 리드 커맨드에 따라 모니터 전압(HEV 전압)을 메모리 셀 어레이(640)에 공급할 수 있다. 그리고 메모리 장치(150)는 755단계에서 특정 위치의 모니터 셀들을 리드할 수 있다. 예를들면, 메모리 장치(150)는 HEV 전압에 따라 특정 비트라인에 연결되는 모니터 셀들의 커런트를 센싱하여 모니터 셀들의 커런트를 센싱할 수 있다. 예를들면, 라이트 모드에서 모니터 셀이 “1”(erase value)로 라이트되었는데, 모니터 모드에서 모니터 셀의 값이 “0”로 리드되면 리드 디스터브 변화가 발생된 것으로 판단할 수 있다.
메모리 장치(150)는 모니터 리드 커맨드 및 어드레스 정보가 수신되면, 메모리 셀 어레이(150)의 선택된 블록 영역에 HEV 전압을 공급할 수 있으며, 메모리 셀 어레이(150)의 모니터 셀 스트링(예를들면 마지막 비트라인)을 선택하여 모니터 셀들의 값을 리드할 수 있다. 메모리 장치(150)는 757 단계에서 리드된 모니터 셀의 값을 컨트롤러(130)에 전송할 수 있다. 컨트롤러(130)은 759 단계에서 메모리 장치(150)에서 전송되는 모니터 셀의 값들을 분석하고, 761 단계에서 분석 결과에 따라 해당 블록의 리클레임 여부를 결정할 수 있다. 예를들면, 컨트롤러(130)는 erase 상태의 변화(예를들면 1에서 0로 변화)가 발생된 모니터 셀들의 수를 카운트하고, 카운트 값이 설정된 임계치를 초과하면 해당 블록을 리클레임 블록으로 설정하고, 임계치보다 작으면 다음 모니터 주기까지 대기할 수 있다.
도 8은 본 발명의 다양한 실시예에 따른 메모리 장치의 데이터 라이트 방법을 도시하는 흐름도이다.
도 8을 참조하면, 컨트롤러(130)에서 전송되는 라이트 커맨드, 어드레스 및 데이터가 수신되면, 메모리 장치(150)는 811단계에서 이를 인식하고, 데이터 라이트 동작을 수행할 수 있다. 데이터 라이트 동작을 수행할 때, 메모리 장치(150)는 813 단계에서 데이터의 라이트 위치가 모니터 셀 위치인가 검사하며, 모니터 셀 위치이면 815 단계에서 해당 셀 위치에 데이터 라이트 동작을 수행하지 않고 이레이즈 상태를 유지시킬 수 있다. 그리고 모니터 셀 위치가 아니면, 메모리 장치(150)는 813 단계에서 이를 인식하고, 817 단계에서 해당 셀 위치에 데이터를 라이트할 수 있다. 메모리 장치는 813 단계 내지 817 단계의 동작을 반복하면서 메모리 셀들에 데이터를 라이트하고 모니터 셀들을 이레이즈 상태로 유지시키는 라이트 동작을 수행할 수 있다. 라이트 동작이 종료되면, 메모리 장치(150)는 819단계에서 이를 인식하고 라이트 모드를 종료할 수 있다. 라이트 모드가 아니면, 메모리 장치(150)는 851단계에서 해당 동작을 수행할 수 있다. 메모리 장치(150)는 851 단계에서 데이터 리드 모드, 이레이즈 모드 등의 동작을 수행할 수 있다.
도 8은 메모리 장치(150)에서 모니터 셀들의 위치를 분석하는 동작을 도시하고 있다. 그러나 메모리 장치(150)는 라이트 모드에서 수신되는 데이터를 메모리 셀 어레이(640)에 그대로 저장할 수도 있다. 이런 경우, 컨트롤러(130)는 메모리 장치(150)에 설정된 모니터 셀들의 위치를 알고 있을 수 있다. 컨트롤러(130)는 라이트할 데이터를 메모리 장치(150)에 전송할 때 모니터 셀 위치에 라이트할 데이터(이레이즈 데이터)를 미리 설정할 수 있다. 즉, 컨트롤러(130)는 어드레스 정보 및 데이터를 전송할 때, 모니터 셀들의 위치에 이레이즈 데이터가 삽입될 수 있도록 데이터 배열을 재 형성할 수 있으며, 이레이즈 데이터가 포함된 데이터 열을 메모리 장치(150)에 전송할 수 있다. 그리고 메모리 장치(150)는 라이트 모드에서 수신되는 데이터를 어드레스 정보에 기반하여 메모리 셀 어레이(640)에 그대로 저장할 수 있다. 그리고 리드모드에서 컨트롤러(130)는 모니터 셀 위치에서 리드되는 데이터를 제거한 후 호스트에 전송할 수 있다.
도 9는 본 발명의 다양한 실시예들에 따라 컨트롤러가 메모리 장치를 모니터 모드로 동작하도록 제어하는 방법을 도시하는 흐름도이다.
도 9를 참조하면, 컨트롤러(130)는 911 단계에서 리드 카운터의 값을 확인하여 모니터 모드를 실행 시점인가 검사할 수 있다. 컨트롤러(130)는 리드 카운터의 값이 설정된 횟수를 초과하는 블록의 모니터 모드를 수행할 수 있다. 리드 카운트는 컨트롤러(130)에서 수행할 수 있으며, 또는 메모리 장치(150)에서 전송되는 리드 카운트 데이터를 수신할 수도 있다. 모니터 모드를 실행할 시점이면, 컨트롤러(130)는 911단계에서 이를 인식하고, 913단계에서 메모리 장치(150)에서 모니터 리드 커맨드 및 모니터링할 블록의 어드레스 정보를 전송할 수 있다.
이후 메모리 장치(150)에서 모니터 셀의 리드 정보가 전송되면, 컨트롤러(130)는 915 단계에서 이를 수신하고, 917 단계에서 수신된 모니터 셀들의 데이터를 분석하고, 이레이즈 상태의 변화를 가지는 모니터 셀들의 수를 카운트할 수 있다. 이후 컨트롤러(130)는 919 단계에서 상태 변화가 발행된 모니터 셀들의 수가 임계치를 초과함을 인식하면, 921 단계에서 해당 블록을 리클레임 블록을 설정할 수 있다. 그리고 카운트된 모니터 셀의 수가 임계치보다 작으면, 컨트롤러(130)은 919 단계에서 이를 인식하고 951 단계에서 설정된 기능을 수행할 수 있다.
도 10은 본 발명의 다양한 실시예에 따른 메모리 장치가 모니터 모드를 수행하는 동작을 도시하는 흐름도이다.
도 10을 참조하면, 컨트롤러(130)으로부터 모니터 리드 커맨드 및 어드레스 정보가 수신되면 메모리 장치(150)는 1011 단계에서 이를 인식하고, 1013 단계에서 모니터링 전압(HEV 전압)을 메모리 셀 어레이(640)의 대응되는 블록에 공급할 수 있다. 메모리 장치(150)는 1015 단계에서 해당 블록의 특정 비트라인에 연결된 모니터 셀들의 값들을 리드하고, 1017 단계에서 모니터 셀들의 리드 데이터를 컨트롤러(130)에 전송할 수 있다. 이때 리드된 모니터 셀의 데이터는 리드 스트레스 양에 따라 변화될 수 있다.
모니터 셀들은 라이트 모드에서 이레이즈 데이터 값으로 라이트될 수 있으며, 도 5a와 같이 리드 스트레스가 적은 상태에서 모니터 셀들은 모니터링 전압인 HEV 전압이 공급될 때 이레이즈 값(예를들면 “1)으로 리드될 수 있다. 이후 도 5b에 도시된 바와 같이 리드 스트레스 양이 커지는 영역의 모니터 셀들의 전하 분포가 변화될 수 있으며, 일부의 모니터 셀들은 HEV 전압에 의해 리드 동작이 수행될 때 이레이즈 레벨의 벗어나는 값(예를들면 “0”)로 리드될 수 있다. 메모리 장치(150)는 컨트롤러(130)에서 모니터 리드 커맨드 및 블록 어드레스 정보를 수신하면, 해당 블록의 특정 위치에 배치되는 모니터 셀(모니터 셀이 접속되는 비트라인(컬럼 스트링)을 선택하고, HEV 전압에 기반하여 선택된 모니터 셀들의 값을 리드한 후 컨트롤러(130)에 전송할 수 있다. 그리고 컨트롤러(130)은 메모리 장치에서 리드되는 모니터 셀들에서 이레이즈 상태가 아닌 셀(예를들면 1에서 0로 변화되어 리드된 셀)들의 수를 카운트하여 리드 디스터브 량을 판단할 수 있다. 그리고 판단된 리드 디스터브 량이 임계치를 초과하면, 컨트롤러(130)는 해당 블록을 리클레임 블록으로 설정할 수 있다.
도 11은 본 발명의 다양한 실시예들에 따라 메모리 장치의 리드 스트레스를 측정하는 다른 방법을 도시하는 도면이다.
도 11을 참조하면, 컨트롤러(130) 및 메모리 장치(150)은 라이트 모드에서 메모리 장치(150)의 특정 위치에 설정된 모니터 셀들이 이레이즈 상태로 유지하면서 데이터를 라이트할 수 있다. 모니터 셀들을 이레이즈 값으로 라이트하는 동작은 컨트롤러(130)에서 데이터 배열을 재구성하여 수행할 수 있으며, 또는 메모리 장치(150)에서 모니터 셀들의 위치를 제외한 영역에 데이터를 라이트하는 방법으로 수행할 수 있다.
컨트롤러(130)는 특정 시점에서 모니터 모드를 수행할 수 있다. 모니터 모드는 리드 카운터의 값이 설정된 값을 초과하는 시점에서 수행될 수 있다. 또한 모니터 모드는 리드 디스터브가 감지되는 시점에서 수행될 수도 있다. 컨트롤러(130)은 1111 단계에서 모니터 모드를 시작할 수 있으며, 1113 단계에서 모니터 리드 커맨드 및 어드레스 정보를 메모리 장치(150)에 전송할 수 있다. 모니터 리드 커맨드를 수행하면, 메모리 장치는 1115 단계에서 어드레스에 대응되는 블록을 선택하고 선택된 블록에 모니터 전압인 HEV 전압을 공급할 수 있다. 그리고 메모리 장치(150)는 1117 단계에서 해당하는 블록의 모니터 셀 값들을 리드하고, 1119 단계에서 리드된 모니터 셀들의 값을 분석하여 리드 스트레스 검출 결과를 생성할 수 있다.
메모리 장치(150)는 커런트 감지 카운터(CSC)를 구비할 수 있다. 모니트 모드에서 메모리 장치(150)는 메모리 셀 어레이(150)의 선택된 블록 영역에 HEV 전압을 공급할 수 있으며, 프로그램/리드회로(660)는 메모리 셀 어레이(150)의 모니터 셀 스트링(예를들면 마지막 비트라인)에 연결된 모니터 셀들의 값을 센싱할 수 있다. 커런트 감지 카운터(CSC)는 이레이즈 상태의 변화가 발생된 모니터 셀들의 수를 카운트할 수 있다. 따라서 메모리 장치(150)는 1119 단계에서 커런트 감지 카운터의 값에 기반하여 리드 스트레스(리드 디스터브) 양을 검출할 수 있으며, 카운트 값과 임계치를 비교하여 리클레임 여부를 판정하기 위한 신호를 생성할 수 있다. 예를들면, 메모리 장치는 1121 단계에서 감지된 카운트 값이 임계치를 초과하면 페일 신호를 컨트롤러(130)에서 전송하고, 임계치 보다 낮으면 패스 신호를 컨트롤러(130)에 전송할 수 있다. 컨트롤러(130)은 1123 단계에서 메모리 장치(150)에서 전송되는 신호(fail or pass)를 수신하여 분석할 수 있으며, 분석 결과에 따라 해당 블록의 리클레임 여부를 판정할 수 있다. 예를들어, 컨트롤러(130)은 페일 신호를 수신하면 해당 블록을 리클레임 블록으로 설정할 수 있으며, 패스 신호를 수신하면 다음 주기까지 대기할 수 있다.
도 12는 본 발명의 다양한 실시예에 따라 컨트롤러가 메모리 장치의 리드 스트레스를 측정하는 방법을 도시하는 흐름도이다.
도 12를 참조하면, 리드 카운트 값이 설정된 값이 되면, 컨트롤러(130)는 1211 단계에서 모니터 모드 실행 주기로 인식하고, 1213 단계에서 메모리 장치(150)에 모니터 리드 커맨드 및 어드레스 정보를 전송할 수 있다. 모니터 리드 커맨드를 수신하는 메모리 장치(150)는 모니터 셀들의 모니터링 결과 정보를 컨트롤러(130)에 전송할 수 있다. 컨트롤러(130)은 1215 단계에서 모니터링 결과 정보를 수신할 수 있으며, 1217 단계에서 모니터링 결과 정보가 페일(fail)임을 인식하면 1219 단계에서 해당 블록을 리클레임 블록으로 설정할 수 있다.
컨트롤러(130)은 1217 단계에서 모니터링 결과 정보가 패스(pass)임을 인식하면 1251 단계로 진행하여 설정된 기능을 수행할 수 있다.
도 13은 본 발명의 다양한 실시예에 따라 메모리 장치가 리드 스트레스를 측정하는 방법을 도시하는 흐름도이다.
도 13을 참조하면, 메모리 장치(150)는 1311 단계에서 모니터 리드 커맨드의 수신을 인식하면, 1313 단계에서 선택된 블록에 모니터 전압(HEV 전압)을 공급할 수 있다. 메모리 장치(150)는 1315 단계에서 선택된 블록의 모니터 셀들을 선택하고, 선택된 모니터 셀들의 값을 리드할 수 있다. 메모리 장치(150)는 모니터 셀의 전류를 감지 및 카운트 할 수 있는 CSC 카운터를 포함할 수 있다. 메모리 장치(150)는 1315 단계에서 CSC 카운터를 통해 이레이즈 상태의 변화를 가지는 모니터 셀들의 수를 카운트하여 리드 디스터브 량을 검출할 수 있다. 메모리 장치(150)는 1317 단계에서 CSC 카운터의 카운트 값과 설정된 임계치를 비교하여 해당 블록의 페일 또는 패스 신호를 설정할 수 있다. 메모리 장치(150)는 CSC 카운트 값이 임계치를 초과하면, 1319 단계에서 페일 신호를 컨트롤러(130)에 전송할 수 있으며, 임계치 보다 작으면 1321 단계에서 패스 신호를 생성하여 컨트롤러(130)에 전송할 수 있다.
본 발명의 다양한 실시예들에 따르면, 라이트 모드에서 메모리 장치(150)의 특정 위치의 비트(모니터 셀)들을 이레이즈로 프로그램하여 데이터가 라이트되지 않도록 할 수 있다. 그리고 모니터링 주기에서 모니터 셀들을 모니터 전압(read disturb monitoring용 HEV 전압)으로 리드하여 상태가 변화(이레이즈 레벨에서 다른 레벨로 변화)된 모니터 셀들을 카운트하고, 카운트 값이 설정된 수를 초과하면 리드 디스터브(read disturb) 양이 위험하다고 판단하여 해당하는 블록을 리클레임할 수 있다. 본 발명의 다양한 실시예들은 원 타임 리드(one time read)로 모니터 셀들의 값을 리드하여 메모리 장치의 리드 디스터브 양을 검출할 수 있다.
메모리 장치(150)는 모니터 셀들의 위치는 메모리 셀 어레이(640)의 특정 위치(예를들면 특정위치의 비트라인)가 될 수 있다. 그리고 컨트롤러(130) 또는 메모리 장치(150)은 라이트 모드에서 모니터 셀들을 이레이즈 데이터로 프로그램하기 위한 동작을 수행하여야 한다. 본 발명의 다른 실시예에서는 리페어 셀(repair cell, redundancy cell)을 이용할 수 있다. 리페어 셀은 데이터가 프로그램되지 않는 셀로써, 이레이즈 상태를 유지할 수 있다. 컨트롤러(130) 및 메모리 장치(150)는 라이트 모드에서 정상 메모리 셀(normal cell)에 데이터를 라이트하고, 모니터링 주기에서 리페어 셀의 값을 리드하여 리드 디스터브 양을 검출할 수 있다. 즉, 컨트롤러(130) 및 메모리 장치(150)는 도 7 내지 도 13과 같은 방법으로 메모리 장치(150)의 리드 디스터브 양을 검출할 때, 모니터 셀들의 값을 리드하는 대신에서 리페어 셀들의 값을 리드하여 리드 디스터브 양을 검출할 수 있다.
또한 3D NAND 등과 같은 비휘발성 메모리 장치는 주기(EW cycle) 별로 리드 디스터브(read disturb) 량이 달라질 수 있다. 따라서, 메모리장치의 모니터 셀들의 위치를 특정 위치로 고정하지 않고 가변적으로 적용하면 EW stress에 상관 없이 리드 디스터브 량을 검출할 수 있다.
본 발명의 실시 예들에 따른, 메모리 장치 및 제어 방법은 3D NAND 플래시 등과 같은 비휘발성 메모리 장치에서 모니터 셀들을 구비하며, 모니터 전압(erased string의 HEV)을 이용하여 모니터 셀들을 리드하여 리드 디스터브(read stress)량을 검출하고, 검출된 리드 디스터브 량에 기반하여 리클레임 여부를 판정할 수 있다. 예를들면, 3D NAND 플래시 메모리는 SPO(sudden power off)와 리드 스트레스(read stress) 조합의 테스트에서 리드 카운트(read count)를 자주 저장할 수 없어 취약할 수 있다. 본 발명의 다양한 실시예에 따른 리드 디스터브 검출 방법은 리드 스트레스(read stress) 량을 한번의 리드 동작(onetime read)에 의해 판단할 수 있어 위와 같은 취약점을 해소할 수 있다.
그러면 이하에서는, 도 14 내지 도 19를 참조하여, 본 발명의 실시 예에 따라 도 1 내지 도 6에서 설명한 메모리 장치(150) 및 컨트롤러(130)를 포함하는 메모리 시스템(110)이 적용된 데이터 처리 시스템 및 전자 기기들에 대해서 보다 구체적으로 설명하기로 한다.
도 14는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 14은 본 발명의 실시 예에 따른 메모리 시스템이 적용된 메모리 카드 시스템을 개략적으로 도시한 도면이다.
도 14를 참조하면, 메모리 카드 시스템(6100)은, 메모리 컨트롤러(6120), 메모리 장치(6130), 및 커넥터(6110)를 포함한다.
보다 구체적으로 설명하면, 메모리 컨트롤러(6120)는, 불휘발성 메모리로 구현된 메모리 장치(6130)와 연결되며, 메모리 장치(6130)를 액세스하도록 구현된다. 예컨대, 메모리 컨트롤러(6120)는, 메모리 장치(6130)의 리드, 라이트, 이레이즈, 및 백그라운드(background) 동작 등을 제어하도록 구현된다. 그리고, 메모리 컨트롤러(6120)는, 메모리 장치(6130) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구현되며, 메모리 장치(6130)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구현된다. 즉, 메모리 컨트롤러(6120)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응되며, 메모리 장치(6130)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응될 수 있다.
그러므로, 메모리 컨트롤러(6120)는, 램(RAM: Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
아울러, 메모리 컨트롤러(6120)는, 커넥터(6110)를 통해 외부 장치, 예컨대 도 1에서 설명한 호스트(102)와 통신할 수 있다. 예컨대, 메모리 컨트롤러(6120)는, 도 1에서 설명한 바와 같이, USB(Universal Serial Bus), MMC(multimedia card), eMMC(embeded MMC), PCI(peripheral component interconnection), PCIe(PCI express), ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI(small computer small interface), ESDI(enhanced small disk interface), IDE(Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성될 수 있으며, 그에 따라 유선/무선 전자 기기들, 특히 모바일 전자 기기 등에 본 발명의 실시 예에 따른 메모리 시스템 및 데이터 처리 시스템이 적용될 수 있다.
그리고, 메모리 장치(6130)는, 불휘발성 메모리로 구현, 예컨대 EPROM(Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM(Phase-change RAM), ReRAM(Resistive RAM), FRAM(Ferroelectric RAM), STT-MRAM(Spin-Torque Magnetic RAM) 등과 같은 다양한 불휘발성 메모리 소자들로 구현될 수 있다.
아울러, 메모리 컨트롤러(6120) 및 메모리 장치(6130)는, 하나의 반도체 장치로 집적될 수 있으며, 일 예로 하나의 반도체 장치로 집적되어 솔리드 스테이트 드라이브(SSD: Solid State Drive)를 구성할 수 있으며, PC 카드(PCMCIA), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
도 15는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다.
도 15를 참조하면, 데이터 처리 시스템(6200)은, 적어도 하나의 불휘발성 메모리로 구현된 메모리 장치(6230), 및 메모리 장치(6230)를 제어하는 메모리 컨트롤러(6220)를 포함한다. 여기서, 도 15에 도시한 데이터 처리 시스템(6200)은, 도 1에서 설명한 바와 같이, 메모리 카드(CF, SD, microSD, 등), USB 저장 장치 등과 같은 저장 매체가 될 수 있으며, 메모리 장치(6230)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응되고, 메모리 컨트롤러(6220)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응될 수 있다.
그리고, 메모리 컨트롤러(6220)는, 호스트(6210)의 요청에 응답하여 메모리 장치(6230)에 대한 리드, 라이트, 이레이즈 동작 등을 제어하며, 메모리 컨트롤러(6220)는 적어도 하나의 CPU(6221), 버퍼 메모리, 예컨대 RAM(6222), ECC 회로(6223), 호스트 인터페이스(6224), 및 메모리 인터페이스, 예컨대 NVM 인터페이스(6225)를 포함한다.
여기서, CPU(6221)는, 메모리 장치(6230)에 대한 전반적인 동작, 예컨대 읽기, 쓰기, 파일 시스템 관리, 배드 페이지 관리 등)을 제어할 수 있다. 그리고, RAM(6222)는, CPU(6221)의 제어에 따라 동작하며, 워크 메모리(work memory), 버퍼 메모리(buffer memory), 캐시 메모리(cache memory) 등으로 사용될 수 있다. 여기서, RAM(6222)이 워크 메모리로 사용되는 경우에, CPU(6221)에에서 처리된 데이터가 임시 저장되며, RAM(6222)이 버퍼 메모리로 사용되는 경우에는, 호스트(6210)에서 메모리 장치(6230)로 또는 메모리 장치(6230)에서 호스트(6210)로 전송되는 데이터의 버퍼링을 위해 사용되며, RAM(6222)이 캐시 메모리로 사용되는 경우에는 저속의 메모리 장치(6230)가 고속으로 동작하도록 사용될 수 있다.
아울러, ECC 회로(6223)는, 도 1에서 설명한 컨트롤러(130)의 ECC 유닛(138)에 대응하며, 도 1에서 설명한 바와 같이, 메모리 장치(6230)로부터 수신된 데이터의 페일 비트(fail bit) 또는 에러 비트(error bit)를 정정하기 위한 에러 정정 코드(ECC: Error Correction Code)를 생성한다. 또한, ECC 회로(6223)는, 메모리 장치(6230)로 제공되는 데이터의 에러 정정 인코딩을 수행하여, 패리티(parity) 비트가 부가된 데이터를 형성한다. 여기서, 패리티 비트는, 메모리 장치(6230)에 저장될 수 있다. 또한, ECC 회로(6223)는, 메모리 장치(6230)로부터 출력된 데이터에 대하여 에러 정정 디코딩을 수행할 수 있으며, 이때 ECC 회로(6223)는 패리티(parity)를 사용하여 에러를 정정할 수 있다. 예컨대, ECC 회로(6223)는, 도 1에서 설명한 바와 같이, LDPC code, BCH code, turbo code, 리드-솔로몬 코드, convolution code, RSC, TCM, BCM 등의 다양한 코디드 모듈레이션(coded modulation)을 사용하여 에러를 정정할 수 있다.
그리고, 메모리 컨트롤러(6220)는, 호스트 인터페이스(6224)를 통해 호스트(6210)와 데이터 등을 송수신하며, NVM 인터페이스(6225)를 통해 메모리 장치(6230)와 데이터 등을 송수신한다. 여기서, 호스트 인터페이스(6224)는, PATA 버스, SATA 버스, SCSI, USB, PCIe, 낸드 인터페이스 등을 통해 호스트(6210)와 연결될 수 있다. 또한, 메모리 컨트롤러(6220)는, 무선 통신 기능, 모바일 통신 규격으로 WiFi 또는 LTE(Long Term Evolution) 등이 구현되어, 외부 장치, 예컨대 호스트(6210) 또는 호스트(6210) 이외의 다른 외부 장치와 연결된 후, 데이터 등을 송수신할 수 있으며, 특히 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성됨에 따라, 유선/무선 전자 기기들, 특히 모바일 전자 기기 등에 본 발명의 실시 예에 따른 메모리 시스템 및 데이터 처리 시스템이 적용될 수 있다.
도 16은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 16는 본 발명의 실시 예에 따른 메모리 시스템이 적용된 솔리드 스테이트 드라이브(SSD: Solid State Drive)를 개략적으로 도시한 도면이다.
도 16을 참조하면, SSD(6300)는, 복수의 불휘발성 메모리들을 포함하는 메모리 장치(6340) 및 컨트롤러(6320)를 포함한다. 여기서, 컨트롤러(6320)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응되며, 메모리 장치(6340)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응될 수 있다.
보다 구체적으로 설명하면, 컨트롤러(6320)는, 복수의 채널들(CH1, CH2, CH3, …, CHi)을 통해 메모리 장치(6340)와 연결된다. 그리고, 컨트롤러(6320)는, 적어도 하나의 프로세서(6321), 버퍼 메모리(6325), ECC 회로(6322), 호스트 인터페이스(6324), 및 메모리 인터페이스, 예컨대 불휘발성 메모리 인터페이스(6326)를 포함한다.
여기서, 버퍼 메모리(6325)는, 호스트(6310)로부터 수신된 데이터 또는 메모리 장치(6340)에 포함된 복수의 플래시 메모리들(NVMs)로부터 수신된 데이터를 임시 저장하거나, 복수의 플래시 메모리들(NVMs)의 메타 데이터, 예컨대 매핑 테이블을 포함함 맵 데이터를 임시 저장한다. 또한, 버퍼 메모리(6325)는, DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 불휘발성 메모리들로 구현될 수 있으며, 도 16에서는 설명의 편의를 위해 컨트롤러(6320) 내부에 존재하지만, 컨트롤러(6320) 외부에도 존재할 수 있다.
그리고, ECC 회로(6322)는, 프로그램 동작에서 메모리 장치(6340)로 프로그램될 데이터의 에러 정정 코드 값을 계산하고, 리드 동작에서 메모리 장치(6340)로부터 리드된 데이터를 에러 정정 코드 값에 근거로 하여 에러 정정 동작을 수행하며, 페일된 데이터의 복구 동작에서 메모리 장치(6340)로부터 복구된 데이터의 에러 정정 동작을 수행한다.
또한, 호스트 인터페이스(6324)는, 외부의 장치, 예컨대 호스트(6310)와 인터페이스 기능을 제공하며, 불휘발성 메모리 인터페이스(6326)는, 복수의 채널들을 통해 연결된 메모리 장치(6340)와 인터페이스 기능을 제공한다.
아울러, 도 1에서 설명한 메모리 시스템(110)이 적용된 SSD(6300)는, 복수개가 적용되어 데이터 처리 시스템, 예컨대 RAID(Redundant Array of Independent Disks) 시스템을 구현할 수 있으며, 이때 RAID 시스템에는, 복수의 SSD(6300)들과, 복수의 SSD(6300)들을 제어하는 RAID 컨트롤러가 포함될 수 있다. 여기서, RAID 컨트롤러는, 호스트(6310)로부터 라이트 커맨드를 수신하여, 프로그램 동작을 수행할 경우, 라이트 커맨드에 해당하는 데이터를, 복수의 RAID 레벨들, 즉 복수의 SSD(6300)들에서 호스트(6310)로부터 수신된 라이트 커맨드의 RAID 레벨 정보에 상응하여, 적어도 하나의 메모리 시스템, 다시 말해 SSD(6300)을 선택한 후, 선택한 SSD(6300)로 출력할 수 있다. 또한, RAID 컨트롤러는, 호스트(6310)로부터 리드 커맨드를 수신하여 리드 동작을 수행할 경우, 복수의 RAID 레벨들, 즉 복수의 SSD(6300)들에서 호스트(6310)로부터 수신된 리드 커맨드의 RAID 레벨 정보에 상응하여, 적어도 하나의 메모리 시스템, 다시 말해 SSD(6300)을 선택한 후, 선택한 SSD(6300)로부터 데이터를 호스트(6310)로 제공할 수 있다.
도 17은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 17은 본 발명의 실시 예에 따른 메모리 시스템이 적용된 eMMC(embedded multimedia card)를 개략적으로 도시한 도면이다.
도 17을 참조하면, eMMC(6400)는, 적어도 하나의 낸드 플래시 메모리로 구현된 메모리 장치(6440), 및 컨트롤러(6430)를 포함한다. 여기서, 컨트롤러(6430)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응되며, 메모리 장치(6440)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응될 수 있다.
보다 구체적으로 설명하면, 컨트롤러(6430)는, 복수의 채널들을 통해, 메모리 장치(2100)와 연결된다. 그리고, 컨트롤러(6430)는, 적어도 하나의 코어(6432), 호스트 인터페이스(6431), 및 메모리 인터페이스, 예컨대 낸드 인터페이스(6433)를 포함한다.
여기서, 코어(6432)는, eMMC(6400)의 전반적인 동작을 제어하며, 호스트 인터페이스(6431)는, 컨트롤러(6430)와 호스트(6410) 간의 인터페이스 기능을 제공하며, 낸드 인터페이스(6433)는, 메모리 장치(6440)와 컨트롤러(6430) 간의 인터페이스 기능을 제공한다. 예컨대, 호스트 인터페이스(6431)는, 도 1에서 설명한 바와 같이, 병렬 인터페이스, 일 예로 MMC 인터페이스가 될 수 있으며, 아울러 직렬 인터페이스, 일 예로 UHS((Ultra High Speed)-Ⅰ/UHS-Ⅱ, UFS 인터페이스가 될 수 있다.
도 18은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 18은 본 발명의 실시 예에 따른 메모리 시스템이 적용된 UFS(Universal Flash Storage)를 개략적으로 도시한 도면이다.
도 18을 참조하면, UFS 시스템(6500)은, UFS 호스트(6510), 복수의 UFS 장치들(6520,6530), 임베디드 UFS 장치(6540), 착탈형 UFS 카드(6550)를 포함할 수 있으며, UFS 호스트(6510)는, 유선/무선 전자 기기들, 특히 모바일 전자 기기 등의 어플리케이션 프로세서가 될 수 있다.
여기서, UFS 호스트(6510), UFS 장치들(6520,6530), 임베디드 UFS 장치(6540), 및 착탈형 UFS 카드(6550)는, 각각 UFS 프로토콜을 통해 외부의 장치들, 즉 유선/무선 전자 기기들, 특히 모바일 전자 기기 등과 통신할 수 있으며, UFS 장치들(6520,6530), 임베디드 UFS 장치(6540), 및 착탈형 UFS 카드(6550)는, 도 1에서 설명한 메모리 시스템(110)으로 구현, 특히 도 16에서 설명한 메모리 카드 시스템(6100)으로 구현될 수 있다. 또한, 임베디드 UFS 장치(6540)와 착탈형 UFS 카드(6550)는, UFS 프로토콜이 아닌 다른 프로토콜을 통해 통신할 수 있으며, 예컨대 다양한 카드 프로토콜, 일 예로 UFDs, MMC, SD(secure digital), mini SD, Micro SD 등을 통해 통신할 수 있다.
도 19는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 또 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 19는 본 발명에 따른 메모리 시스템이 적용된 사용자 시스템을 개략적으로 도시한 도면이다.
도 19를 참조하면, 사용자 시스템(6600)은, 애플리케이션 프로세서(6630), 메모리 모듈(6620), 네트워크 모듈(6640), 스토리지 모듈(6650), 및 사용자 인터페이스(6610)를 포함한다.
보다 구체적으로 설명하면, 애플리케이션 프로세서(6630)는, 사용자 시스템(6600)에 포함된 구성 요소들, 운영 시스템(OS: Operating System)을 구동시키며, 일 예로 사용자 시스템(6600)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 여기서, 애플리케이션 프로세서(6630)는 시스템-온-칩(SoC: System-on-Chip)으로 제공될 수 있다.
그리고, 메모리 모듈(6620)은, 사용자 시스템(6600)의 주메모리, 동작 메모리, 버퍼 메모리, 또는 캐시 메모리로 동작할 수 있다. 여기서, 메모리 모듈(6620)은, DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR3 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 불휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예컨대, 애플리케이션 프로세서(6630) 및 메모리 모듈(6620)은, POP(Package on Package)를 기반으로 패키지화되어 실장될 수 있다.
또한, 네트워크 모듈(6640)은, 외부 장치들과 통신을 수행할 수 있다. 예를 들어, 네트워크 모듈(6640)은, 유선 통신을 지원할뿐만 아니라, CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, WI-DI 등과 같은 다양한 무선 통신을 지원함으로써, 유선/무선 전자 기기들, 특히 모바일 전자 기기 등과 통신을 수행할 수 있으며, 그에 따라 본 발명의 실시 예에 따른 메모리 시스템 및 데이터 처리 시스템이 유선/무선 전자 기기들에 적용될 수 있다. 여기서, 네트워크 모듈(6640)은, 애플리케이션 프로세서(6630)에 포함될 수 있다.
아울러, 스토리지 모듈(6650)은, 데이터를 저장, 예컨대 애플리케이션 프로세서(6530)로부터 수신한 데이터를 저장한 후, 스토리지 모듈(6650)에 저장된 데이터를 애플리케이션 프로세서(6630)로 전송할 수 있다. 여기서, 스토리지 모듈(6650)은, PRAM(Phasechange RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 불휘발성 반도체 메모리 소자 등으로 구현될 수 있으며, 또한 사용자 시스템(6600)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다. 즉, 스토리지 모듈(6650)은, 도 1에서 설명한 메모리 시스템(110)에 대응될 수 있으며, 아울러 도 16 내지 도 18에서 설명한 SSD, eMMC, UFS로 구현될 수도 있다.
그리고, 사용자 인터페이스(6610)는, 애플리케이션 프로세서(6630)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예컨대, 사용자 인터페이스(6610)는, 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있으며, 아울러 LCD(Liquid Crystal Display), OLED(Organic Light Emitting Diode) 표시 장치, AMOLED(Active Matrix OLED) 표시 장치, LED, 스피커, 모터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
또한, 본 발명의 실시 예에 따라 도 1에서 설명한 메모리 시스템(110)이, 사용자 시스템(6600)의 모바일 전자 기기에 적용될 경우, 어플리케이션 프로세서(6630)는, 모바일 전자 기기의 전반적인 동작을 제어하며, 네트워크 모듈(6640)은, 통신 모듈로서, 전술한 바와 같이 외부 장치와의 유선/무선 통신을 제어한다. 아울러, 사용자 인터페이스(6610)는, 모바일 전자 기기의 디스플레이/터치 모듈로 어플리케이션 프로세서(6630)에서 처리된 데이터를 디스플레이하거나, 터치 패널로부터 데이터를 입력 받도록 지원한다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

Claims (20)

  1. 메모리 제어 장치에 있어서,
    특정 위치의 메모리 셀들을 모니터 셀들로 설정되고, 라이트 모드에서 상기 모니터 셀들을 이레이즈시키며 데이터를 라이트하고, 모니터 모드에서 모니터 전압을 공급하여 상기 모니터 셀들을 리드하는 메모리 장치; 및
    상기 모니터 모드에서 상기 메모리 장치에 모니터 셀을 리드하기 위한 상기 모니터 커맨드 및 어드레스 정보를 전송하며, 상기 메모리 장치에서 리드되는 모니터 셀들의 값들을 분석하여 리클레임 여부를 판정하는 컨트롤러를 포함하는 장치.
  2. 제1항에 있어서,
    상기 메모리 장치는 3차원 구조를 가지는 메모리장치이며,
    상기 특정 위치의 모니터 셀들은 상기 메모리 장치의 특정 위치에 설정되는 적어도 하나의 비트라인에 연결되는 셀들인 장치.
  3. 제2항에 있어서,
    상기 모니터 셀은 매 워드라인의 마지막 비트 라인에 위치되는 셀인 장치.
  4. 제2항에 있어서,
    상기 모니터 전압은 모니터 모드에서 모니터 셀들을 리드하기 위한 이레이즈 검증(hard erase verity) 전압인 장치.
  5. 제2항에 있어서,
    상기 컨트롤러는
    라이트 모드에서 라이트 커맨드, 어드레스 정보 및 데이터를 상기 메모리 장치에 전송하며,
    상기 데이터는 상기 모니터 셀들에 이레이즈 데이터가 라이트되도록 재구성된 데이터인 장치.
  6. 제5항에 있어서,
    상기 컨트롤러는
    모니터링 주기에서 상기 모니터 커맨드 및 어드레스 정보를 상기 메모리 장치에 전송하며,
    상기 메모리 장치에서 리드되는 모니터 셀들을 분석하여 이레이즈 상태가 아닌 셀들의 수가 임계치를 초과하면 상기 메모리 장치의 해당 영역을 리클레임 영역으로 설정하는 장치.
  7. 제6항에 있어서,
    상기 컨트롤러는 리드 카운터의 값이 설정된 횟수이면 상기 모니터링 주기를 활성화하며, 상기 모니터 커맨드 및 상기 어드레스 정보를 상기 메모리 장치에 전송하는 장치.
  8. 메모리 제어 장치에 있어서,
    모니터링 주기에서 모니터 커맨드 및 어드레스 정보를 전송하며, 페일 신호가 수신되면 메모리 장치의 해당 영역을 리클레임 영역으로 설정하는 컨트롤러; 및
    특정 위치의 메모리 셀들을 모니터 셀들로 설정되고, 전류 감지 카운터를 포함하며, 라이트 모드에서 상기 모니터 셀들을 이레이즈시키며 데이터를 라이트하고, 상기 모니터 및 어드레스 정보가 수신되면 모니터 전압을 상기 모니터 셀들에 공급하고, 리드되는 상기 모니터 셀들의 수를 카운트하여 임계값을 초과하면 페일 신호를 상기 컨트롤러에 전송하는 메모리 장치를 포함하는 장치.
  9. 제8항에 있어서,
    상기 메모리 장치는 3차원 구조를 가지는 메모리장치이며,
    상기 모니터 셀들은 상기 메모리 장치의 적어도 하나의 설정된 비트라인에 연결되는 셀들인 장치.
  10. 제9항에 있어서,
    상기 메모리 장치는
    라이트 모드에서 상기 모니터 셀들이 연결된 비트라인을 제외한 다른 영역에 데이터를 라이트하는 장치.
  11. 제9항에 있어서,
    상기 컨트롤러는 리드 카운터의 값이 설정된 횟수이면 상기 모니터링 주기를 활성화하며, 상기 모니터 커맨드 및 상기 어드레스 정보를 상기 메모리 장치에 전송하는 장치.
  12. 제11항에 있어서,
    상기 메모리 장치는 커런트 감지 카운터를 구비하며,
    상기 모니터 모드에서 리드되는 상기 모니터 셀들의 리드 커런트를 감지하여 이레이즈 상태에서 변화된 모니터 셀들의 수를 카운트하며, 상기 카운트 값이 임계치를 초과하면 상기 페일 신호를 상기 컨트롤러에 전송하는 장치.
  13. 제12항에 있어서,
    상기 모니터 전압은 모니터 모드에서 모니터 셀들을 리드하기 위한 이레이즈 검증(hard erase verity) 전압인 장치.
  14. 제8항에 있어서,
    상기 모니터 셀들은 리페어 셀들인 장치.
  15. 3차원 구조를 가지는 메모리 장치의 제어 방법에 있어서,
    라이트 모드에서, 특정 위치의 셀들이 모니터 셀들로 설정되는 메모리 장치에 상기 라이트 커맨드, 어드레스 정보 및 모니터 셀들을 이레이즈시키도록 구성된 데이터를 상기 메모리 장치에 전송하는 라이트 단계; 및
    모니터 모드를 수행하는 모니터 단계를 포함하며,
    상기 모니터 단계는
    모니터링 주기에서 상기 메모리 장치에 모니터 리드 커맨드 및 모니터링할 영역의 어드레스 정보를 전송하는 단계;
    상기 메모리 장치에서 모니터링 영역에 공급되는 모니터 전압에 전압에 의해 리드되는 상기 모니터 셀들의 값을 수신하는 단계; 및
    상기 메모리 장치에서 수신된 모니터 셀들에서 이레이즈 상태에서 변화되는 상기 모니터 셀의 수를 카운트하여 리드 디스터브 량을 판단하는 단계를 포함하는 방법.
  16. 제15항에 있어서,
    상기 이레이즈 상태에서 변화된 셀들의 카운트 값이 설정된 임계치를 초과하면 상기 메모리 장치의 해당 영역을 리클레임 영역으로 판정하는 단계를 더 포함하는 방법.
  17. 제16항에 있어서,
    상기 모니터링 주기는 상기 메모리 장치의 특정 영역의 리드 카운터의 값이 설정된 횟수를 초과하면 활성화되는 방법.
  18. 제16항에 있어서,
    리드 모드에서 상기 메모리 장치에서 수신되는 데이터 열에서 상기 모니터 셀의 데이터를 제거하여 데이터를 재구성하는 리드 모드 단계를 더 포함하는 방법.
  19. 3차원 구조를 가지는 메모리 장치의 동작 방법에 있어서,
    모니터링 주기에서 모니터 커맨드 및 어드레스 정보를 수신하는 단계;
    특정 위치의 셀들이 이레이즈 상태로 라이트되는 모니터 셀들로 설정되는 메모리 셀 어레이를 구비하며, 상기 모니터 커맨드 수신시 모니터 전압을 상기 어드레스 정보에 대응되는 영역의 모니터 셀들에 공급하는 단계;
    상기 모니터 셀들의 데이터를 리드하는 단계; 및
    이레이즈 상태에서 변화되는 상기 모니터 셀들의 수가 설정된 임계값을 초과하면 해당 영역을 리클레임하기 위한 페일 신호를 전송하는 단계를 포함하는 방법.
  20. 제19항에 있어서,
    상기 페일 신호를 전송하는 단계는
    상기 모니터 전압에 의해 상기 모니터 셀의 커런트를 감지하는 단계;
    상기 이레이즈 상태에서 변화되는 커런트가 감지되는 모니터 셀의 수를 카운트하는 단계; 및
    상기 카운트 값이 임계치를 초과하면 상기 페일 신호를 생성하여 전송하는 단계를 포함하는 방법.
KR1020160140863A 2016-10-27 2016-10-27 메모리 제어 장치 및 방법 KR20180046067A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020160140863A KR20180046067A (ko) 2016-10-27 2016-10-27 메모리 제어 장치 및 방법
US15/628,840 US10509720B2 (en) 2016-10-27 2017-06-21 Apparatus and method to perform read reclaim operation of memory device
CN201710962557.7A CN108008915B (zh) 2016-10-27 2017-10-17 用于控制存储器装置的设备和方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160140863A KR20180046067A (ko) 2016-10-27 2016-10-27 메모리 제어 장치 및 방법

Publications (1)

Publication Number Publication Date
KR20180046067A true KR20180046067A (ko) 2018-05-08

Family

ID=62022307

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160140863A KR20180046067A (ko) 2016-10-27 2016-10-27 메모리 제어 장치 및 방법

Country Status (3)

Country Link
US (1) US10509720B2 (ko)
KR (1) KR20180046067A (ko)
CN (1) CN108008915B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11302408B2 (en) 2020-08-06 2022-04-12 SK Hynix Inc. Memory device

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10387246B2 (en) 2017-06-26 2019-08-20 Western Digital Technologies, Inc. Method and system for scanning for erased flash memory pages
US10248562B2 (en) * 2017-06-30 2019-04-02 Microsoft Technology Licensing, Llc Cost-based garbage collection scheduling in a distributed storage environment
US10241716B2 (en) 2017-06-30 2019-03-26 Microsoft Technology Licensing, Llc Global occupancy aggregator for global garbage collection scheduling
CN113330411B (zh) * 2019-01-31 2023-09-01 华为技术有限公司 一种存储控制器和数据搬迁监测方法
KR20200097062A (ko) * 2019-02-07 2020-08-18 에스케이하이닉스 주식회사 신경망 알고리즘을 이용한 주소 생성기를 갖는 메모리 장치 및 이를 포함하는 메모리 시스템
US10803962B1 (en) * 2019-04-01 2020-10-13 Micron Technology, Inc. Current monitoring in semiconductor packages
JP7471883B2 (ja) 2020-03-19 2024-04-22 キオクシア株式会社 メモリシステム
JP6887044B1 (ja) * 2020-05-22 2021-06-16 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置および読出し方法
US11309023B1 (en) * 2020-11-06 2022-04-19 Micron Technology, Inc. Memory cycling tracking for threshold voltage variation systems and methods

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7808831B2 (en) 2008-06-30 2010-10-05 Sandisk Corporation Read disturb mitigation in non-volatile memory
CN101499028A (zh) * 2009-03-18 2009-08-05 成都市华为赛门铁克科技有限公司 一种基于非易失性存储器的数据保护方法和装置
WO2010116419A1 (en) * 2009-04-10 2010-10-14 Hitachi, Ltd. Storage apparatus and method for shredding storage medium
CN102486938B (zh) * 2010-12-06 2015-01-07 北大方正集团有限公司 一种快速检测存储器的方法及装置
KR20120128014A (ko) * 2011-05-16 2012-11-26 삼성전자주식회사 불휘발성 메모리 장치의 동작 방법 및 불휘발성 메모리 장치를 포함하는 메모리 시스템의 동작 방법
KR101799765B1 (ko) * 2011-11-21 2017-11-22 삼성전자주식회사 비휘발성 메모리 장치의 프로그램 방법
KR101892038B1 (ko) 2012-01-30 2018-08-27 삼성전자주식회사 비휘발성 메모리 장치의 데이터 독출 방법
CN102855934B (zh) * 2012-08-23 2016-09-28 上海华虹宏力半导体制造有限公司 非易失性存储器***及其擦除方法
US9087614B2 (en) * 2012-11-27 2015-07-21 Samsung Electronics Co., Ltd. Memory modules and memory systems
JP2015036999A (ja) * 2013-08-13 2015-02-23 株式会社東芝 不揮発性半導体記憶装置、メモリコントローラ、及びメモリシステム
CN104810051B (zh) * 2014-01-29 2018-10-26 华邦电子股份有限公司 适应性刷新装置与方法
KR102244618B1 (ko) * 2014-02-21 2021-04-26 삼성전자 주식회사 플래시 메모리 시스템 및 플래시 메모리 시스템의 제어 방법
CN105651327B (zh) * 2016-01-25 2018-01-02 西安应用光学研究所 一种适用于机载光电***健康状态的监测方法
US9741421B1 (en) * 2016-04-05 2017-08-22 Micron Technology, Inc. Refresh circuitry

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11302408B2 (en) 2020-08-06 2022-04-12 SK Hynix Inc. Memory device

Also Published As

Publication number Publication date
US10509720B2 (en) 2019-12-17
CN108008915B (zh) 2021-03-09
CN108008915A (zh) 2018-05-08
US20180121343A1 (en) 2018-05-03

Similar Documents

Publication Publication Date Title
KR102653401B1 (ko) 메모리 시스템 및 그의 동작방법
KR102664674B1 (ko) 메모리 시스템 및 메모리 시스템의 동작방법
KR20180020706A (ko) 메모리 시스템 및 그의 동작 방법
US10509720B2 (en) Apparatus and method to perform read reclaim operation of memory device
KR20180064088A (ko) 메모리 제어 장치 및 방법
KR20200084201A (ko) 컨트롤러 및 컨트롤러의 동작방법
KR20180110412A (ko) 메모리 시스템 및 이의 동작 방법
KR102593352B1 (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR20180008951A (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR102578153B1 (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR20190004094A (ko) 메모리 시스템 및 메모리 시스템의 동작방법
KR20190040604A (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR20180027660A (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR20180023190A (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR102639696B1 (ko) 메모리 시스템, 컨트롤러 및 그 동작방법
KR102553170B1 (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR20180005858A (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR102612891B1 (ko) 메모리 장치, 그것의 동작방법 및 메모리 시스템
KR20180114417A (ko) 컨트롤러 및 컨트롤러의 동작 방법
KR102431238B1 (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR20190128794A (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR20190118030A (ko) 메모리 시스템 및 메모리 시스템의 동작방법
KR20180000381A (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR20180076715A (ko) 메모리 시스템 및 메모리 시스템의 동작방법
KR20180003715A (ko) 메모리 시스템 및 메모리 시스템의 동작 방법

Legal Events

Date Code Title Description
A201 Request for examination