KR102671402B1 - 문턱전압 산포 특성을 향상한 메모리 컨트롤러, 메모리 시스템 및 그 동작방법 - Google Patents

문턱전압 산포 특성을 향상한 메모리 컨트롤러, 메모리 시스템 및 그 동작방법 Download PDF

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Abstract

문턱전압 산포 특성을 향상한 메모리 컨트롤러, 메모리 시스템 및 그 동작방법이 개시된다. 본 개시의 기술적 사상의 일측면에 따른 메모리 시스템의 동작방법은, 제1 블록에 대한 데이터의 기록 요청을 수신함에 따라, 상기 제1 블록의 소거 시점으로부터 프로그램 시점 사이의 시간을 나타내는 EPI(Erase Program Interval)를 검출하는 단계와, 상기 검출된 EPI 가 기준 시간 이하일 때, 다수의 동작 조건들 중 선택된 제1 동작 조건에 기반하여 상기 제1 블록에 데이터를 프로그램하는 단계 및 상기 검출된 EPI 가 상기 기준 시간을 초과할 때, 상기 다수의 동작 조건들 중 선택된 제2 동작 조건에 기반하여 상기 제1 블록에 상기 데이터를 프로그램하는 단계를 구비하는 것을 특징으로 한다.

Description

문턱전압 산포 특성을 향상한 메모리 컨트롤러, 메모리 시스템 및 그 동작방법{Memory controller and memory system improving threshold voltage distribution characteristic and operating method of memory system}
본 개시의 기술적 사상은 메모리 시스템에 관한 것으로서, 상세하게는 문턱전압 산포 특성을 향상한 메모리 컨트롤러, 메모리 시스템 및 그 동작방법에 관한 것이다.
반도체 메모리 장치로서 메모리 시스템은 메모리 컨트롤러와 메모리 장치를 포함할 수 있으며, 메모리 장치의 일 종류로서 불휘발성 메모리 장치는 데이터를 불휘발성하게 저장하는 다수의 메모리 셀들을 포함한다. 불휘발성 메모리 장치의 일 예로서, 플래시 메모리 장치는 휴대폰, 디지털 카메라, 휴대용 정보 단말기(PDA), 이동식 컴퓨터 장치, 고정식 컴퓨터 장치 및 기타 장치에서 사용될 수 있다.
플래시 메모리 장치는 다수의 블록들을 포함하고, 각각의 블록은 다수의 페이지들을 포함할 수 있다. 플래시 메모리 장치에서, 블록에 대해 소거가 수행되고 난 후 프로그램이 수행되기까지의 시간으로서 EPI(Erase Program Interval)가 정의될 수 있으며, 플래시 메모리 장치의 특성상 데이터 기록이 수행될 때 EPI 가 긴 경우에는 그 문턱전압 산포 특성이 저하되고, 이로 인해 데이터의 신뢰성이 저하될 수 있는 문제가 있다.
본 발명의 기술적 사상이 해결하려는 과제는, EPI 가 상대적으로 긴 경우에도 데이터의 신뢰성이 저하되는 것을 감소 또는 방지할 수 있는 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 프로그램 방법을 제공하는 데 있다.
상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상의 일측면에 따른 메모리 시스템의 동작방법은, 제1 블록에 대한 데이터의 기록 요청을 수신함에 따라, 상기 제1 블록의 소거 시점으로부터 프로그램 시점 사이의 시간을 나타내는 EPI(Erase Program Interval)를 검출하는 단계와, 상기 검출된 EPI 가 기준 시간 이하일 때, 다수의 동작 조건들 중 선택된 제1 동작 조건에 기반하여 상기 제1 블록에 데이터를 프로그램하는 단계 및 상기 검출된 EPI 가 상기 기준 시간을 초과할 때, 상기 다수의 동작 조건들 중 선택된 제2 동작 조건에 기반하여 상기 제1 블록에 상기 데이터를 프로그램하는 단계를 구비하는 것을 특징으로 한다.
한편, 본 개시의 기술적 사상의 일측면에 따른 메모리 컨트롤러는, 호스트와 통신하고, 상기 호스트로부터 데이터 기록 요청 및 어드레스를 수신하는 호스트 인터페이스와, 상기 다수의 블록들의 소거 시점으로부터 프로그램 시점 사이의 시간을 나타내는 EPI를 검출하고, 상기 데이터의 기록이 요청되는 제1 블록에 대해 검출된 EPI 를 제공하는 EPI 검출기 및 상기 제1 블록에 대해 다수의 동작 조건들 중 어느 하나의 동작 조건에 의해 데이터가 기록되도록, 상기 검출된 EPI에 기반하여 선택된 어느 하나의 동작 조건을 지시하는 제어 정보를 출력하는 제어 정보 생성기를 구비하는 것을 특징으로 한다.
한편, 본 개시의 기술적 사상의 일측면에 따른 메모리 시스템은 다수의 블록들을 포함하는 메모리 장치를 구비하고, 상기 메모리 장치는, 상기 다수의 블록들에 대한 기록 동작에 이용되는 프로그램 전압 및 검증 전압을 생성하는 전압 생성기 및 제1 블록에 대한 데이터의 기록 요청이 수신될 때, 상기 제1 블록의 소거 시점으로부터 프로그램 시점 사이의 시간을 나타내는 EPI의 검출 결과에 응답하여 상기 프로그램 전압 및 검증 전압 중 적어도 하나의 레벨을 조절하는 제어 로직을 포함하는 것을 특징으로 한다.
본 발명의 기술적 사상의 메모리 컨트롤러, 메모리 시스템 및 그 동작방법에 따르면, EPI 를 검출한 결과에 따라 다양한 동작 조건을 적용하여 데이터를 기록하거나 독출함으로써, EPI 가 긴 상태에서 데이터가 프로그램되더라도 데이터의 신뢰성을 향상할 수 있는 효과가 있다.
또한, 본 발명의 기술적 사상의 메모리 컨트롤러, 메모리 시스템 및 그 동작방법에 따르면, 데이터를 저장하기 위한 공간을 효율적으로 사용할 수 있으며, 빈번한 가비지 컬렉션 동작을 방지할 수 있으므로 메모리 시스템의 수명이 저하되는 것을 감소할 수 있는 효과가 있다.
도 1은 본 개시의 일 실시예에 따른 메모리 시스템(10)을 나타내는 블록도이다.
도 2는 도 1의 콘트롤러의 일 구현 예를 나타내는 블록도이다.
도 3는 도 1의 메모리 장치의 일 구현 예를 나타내는 블록도이다.
도 4는 본 발명의 예시적인 실시예에 따른 메모리 시스템의 동작방법을 나타내는 플로우차트이다.
도 5 및 도 6은 본 발명의 예시적인 실시예에 따라 블록에 데이터가 기록되는 예를 나타내는 개념도이다.
도 7 내지 도 11a,b는 본 발명의 예시적인 실시예들에 따라 동작 조건이 가변되는 예를 나타내는 도면이다.
도 12는 본 발명의 예시적인 실시예에 따른 독출 동작을 나타내는 플로우차트이다.
도 13은 본 발명의 변형 가능한 실시예에 따라 데이터가 기록되는 예를 나타내는 블록도이다.
도 14 및 도 15는 본 발명의 예시적인 실시예에 따른 메모리 컨트롤러의 동작방법을 나타내는 플로우차트이다.
도 16a,b는 본 발명의 변형 가능한 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 17은 본 발명의 다른 변형 가능한 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 18은 본 발명의 또 다른 변형 가능한 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 19 및 도 20은 본 발명의 변형 가능한 실시예에 따른 메모리 시스템의 동작방법을 나타내는 플로우차트이다.
도 21은 본 개시의 실시예들에 따른 메모리 장치를 SSD 시스템에 적용한 예를 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 개시의 실시 예에 대해 상세히 설명한다.
도 1은 본 개시의 일 실시예에 따른 메모리 시스템(10)을 나타내는 블록도이다. 도 1을 참조하면, 메모리 시스템(10)은 메모리 컨트롤러(100) 및 메모리 장치(200)를 포함할 수 있으며, 메모리 장치(200)는 메모리 셀 어레이(210), 전압 생성기(220) 및 제어 로직(230)를 포함할 수 있다.
일 실시예에 따라, 메모리 장치(200)는 불휘발성 메모리 장치를 포함할 수 있다. 일부 실시예들에서, 메모리 시스템(10)은 전자 장치에 내장되는 내부 메모리로 구현될 수 있고, 예를 들어, 임베디드 UFS(Universal Flash Storage) 메모리 장치, eMMC(embedded Multi-Media Card), 또는 SSD(Solid State Drive)일 수 있다. 일부 실시예들에서, 메모리 시스템(10)은 전자 장치에 착탈 가능한 외장 메모리로 구현될 수 있고, 예를 들어, UFS 메모리 카드, CF(Compact Flash), SD(Secure Digital), Micro-SD(Micro Secure Digital), Mini-SD(Mini Secure Digital), xD(extreme Digital) 또는 메모리 스틱(Memory Stick)일 수 있다.
메모리 컨트롤러(100)는 호스트(HOST)로부터의 기록/독출 요청에 응답하여 메모리 장치(200)에 저장된 데이터를 독출하거나 또는 메모리 장치(200)에 데이터를 기록(또는, 프로그램)하도록 메모리 장치(200)를 제어할 수 있다. 구체적으로, 메모리 컨트롤러(100)는 메모리 장치(200)에 어드레스(ADDR), 커맨드(CMD) 및 제어 신호(CTRL)를 제공함으로써, 메모리 장치(200)에 대한 기록, 독출 및 소거 동작을 제어할 수 있다. 또한, 메모리 장치(200)에 기록될 데이터(DATA)와 메모리 장치(200)로부터 독출된 데이터(DATA)가 메모리 컨트롤러(100)와 메모리 장치(200) 사이에서 송수신될 수 있다.
메모리 셀 어레이(210)는 복수의 메모리 셀들을 포함할 수 있으며, 예를 들어, 복수의 메모리 셀들은 플래쉬 메모리 셀들일 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 일부 실시예들에서, 복수의 메모리 셀들은 ReRAM(resistive RAM), PRAM(phase change RAM) 또는 MRAM(magnetic RAM)과 같은 저항성 메모리 셀들일 수 있다.
메모리 셀 어레이(210)는 다수의 블록들을 포함할 수 있다. 또한, 다수의 블록들 각각은 다수의 페이지들을 포함할 수 있으며, 각각의 페이지는 다수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(210)에서, 데이터의 소거 동작은 블록 단위로 수행될 수 있으며, 또한 데이터의 기록 및 독출 동작은 페이지 단위로 수행될 수 있다. 일 예로서, 메모리 장치(200)는 메모리 컨트롤러(100)로부터의 어드레스(ADDR)를 참조하여 블록 단위의 소거 동작을 수행하고, 또한 페이지 단위의 기록 및 독출 동작을 수행할 수 있다.
전압 생성기(220)는 전술한 기록/독출 동작 및 소거 동작을 수행하기 위한 다양한 종류의 전압을 생성할 수 있다. 일 예로서, 데이터 기록 동작은 ISPP(Incremental Step Pulse Program) 전압을 이용하여 수행될 수 있으며, 전압 생성기(220)는 다수의 전압 펄스들을 포함하는 ISPP 전압을 생성하여 메모리 셀 어레이(210)로 제공할 수 있다. 일 동작 예로서, 데이터의 기록 동작은 다수의 전압 펄스들을 이용하는 다수의 프로그램 동작에 의해 수행될 수 있으며, 이에 따라 본 발명의 실시예들을 설명함에 있어서 데이터의 기록 동작과 프로그램 동작은 혼용될 수 있을 것이다. 또한, 각각의 프로그램 동작이 수행된 후 프로그램의 패스 또는 페일을 판정하기 위하여 검증 동작이 수행될 수 있으며, 전압 생성기(220)는 검증 동작에 이용되는 검증 전압을 생성하여 메모리 셀 어레이(210)로 제공할 수 있다. 또한, 전압 생성기(220)는 데이터의 독출 동작에 이용되는 독출 전압을 생성하여 메모리 셀 어레이(210)로 제공할 수 있으며, 또한 소거 동작에 이용되는 고전압 레벨을 갖는 소거 전압을 생성하여 메모리 셀 어레이(210)로 제공할 수 있다.
제어 로직(230)은 메모리 동작과 관련하여 메모리 장치(200)의 전반적인 동작을 제어할 수 있다. 일 예로서, 제어 로직(230)은 전압 생성기(220)를 제어할 수있으며, 제어 로직(230)의 제어에 기반하여 전압 생성기(220)에서 생성되는 각종 전압들의 레벨이 변동될 수 있다. 또한, 전압 생성기(220)로부터 생성되는 전압에 따라 메모리 셀 어레이(210)의 메모리 셀들의 문턱전압 산포가 조절될 수 있으며, 본 발명의 예시적인 실시예에 따라 소거 시점과 프로그램 시점 사이의 시간에 해당하는 EPI(Erase Program Interval) 특성에 의해 데이터 신뢰성이 저하되는 것을 감소 또는 방지하기 위하여, EPI 를 검출한 결과에 따라 전압 생성기(220)에서 생성되는 각종 전압들의 레벨이 변동될 수 있다.
플래시 메모리 장치, 특히 3차원 구조의 메모리 블록을 포함하는 수직형 낸드 플래시 메모리(VNAND)의 특성상, 블록에 대해 소거가 수행되고 난 후 프로그램이 수행되기까지의 시간으로서 EPI가 길어지는 경우에는 그 데이터의 신뢰성이 저하될 수 있다. 예컨대, 소거 동작이 수행된 후 프로그램이 수행되기까지의 시간 동안 스페이스(space) 영역으로 홀 스프레딩(hole spreading)이 발생되고, 상대적으로 긴 EPI 상태에서 데이터가 프로그램되는 경우에는 프로그램이 수행된 후 전자가 홀들과 재결합될 수 있으며, 이에 따라 문턱전압 산포가 쉬프트되어 그 산포 특성이 저하될 수 있다. 예컨대, 긴 EPI 상태에서 데이터가 프로그램되는 경우 메모리 셀들의 문턱전압 산포가 전체적으로 좌측으로(또는, 문턱전압 레벨이 낮아지는 방향으로) 쉬프트됨에 따라 윈도우 마진이 작을 수 있으며, 짧은 EPI 상태에서 데이터가 프로그램된 경우에 비해 그 산포 특성이 저하될 수 있다. 또한, 상기와 같은 EPI 에 기인하여 신뢰성이 저하되는 것을 방지하기 위해 긴 EPI를 갖는 것으로 검출된 블록을 이용하지 않는 경우에는, 메모리 장치(200)의 저장 공간을 효율적으로 이용하지 못하게 되고, 또한 빈번한 가비지 컬렉션 동작을 유발함으로써 메모리 장치(200)의 수명을 저하시킬 수 있다.
본 발명의 예시적인 실시예에 따르면, 데이터의 기록 및/또는 독출 동작시에 블록의 EPI 를 검출하고, 검출 결과에 따라 상기 블록에 대해 각종 메모리 동작을 수행하기 위한 조건(예컨대, 동작 조건)을 변경하며, 이를 통해 긴 EPI 상태에서 데이터가 기록되더라도 데이터의 신뢰성이 저하되는 것을 감소 또는 방지할 수 있다. 일 예로서, 제1 블록의 기록 동작을 예로 들면, 상기 제1 블록의 소거 시점으로부터 프로그램이 수행되는 시점까지의 시간에 해당하는 EPI가 검출되고, 제1 블록의 EPI가 소정의 기준 시간 이하인 경우에는 제1 블록에 대해 제1 동작 조건에 따라 데이터가 기록될 수 있다. 반면에, 상기 제1 블록의 EPI가 상기 기준 시간을 초과하는 경우에는 제1 블록에 대해 제2 동작 조건에 따라 데이터가 기록될 수 있다. 이에 따라, 상기 제1 블록에서, 상기 제1 동작 조건에 따라 데이터가 기록된 페이지의 문턱전압 산포와 상기 제2 동작 조건에 따라 데이터가 기록된 페이지의 문턱전압 산포는 서로 상이할 수 있다.
일 실시예에 따라, 메모리 컨트롤러(100)는 동작 조건 제어기(110)를 포함하고, 동작 조건 제어기(110)는 제1 블록의 EPI를 검출할 수 있으며, 검출 결과에 따라 제1 블록에 대한 동작 조건을 제어하기 위한 제어 정보(CTRL_OC)를 생성하고 이를 메모리 장치(200)로 제공할 수 있다. 제어 로직(230)은 다양한 동작 조건들에 따라 제1 블록에 데이터를 기록하기 위한 각종 설정 정보들을 저장할 수 있으며, 제어 정보(CTRL_OC)에 따라 전술한 제1 동작 조건 또는 제2 동작 조건에 대응하는 설정 정보를 이용하여 메모리 장치(200) 내부의 동작을 제어할 수 있다. 일 예로서, 제어 로직(230)은 제어 정보(CTRL_OC)에 따라 전압 생성기(220)를 다르게 제어할 수 있으며, 제1 동작 조건과 제2 동작 조건에서 데이터 기록을 위한 프로그램 전압(예컨대, ISPP 전압) 및/또는 검증 전압의 레벨이 상이하게 설정될 수 있다.
상기와 같은 본 발명의 예시적인 실시예에 따르면, 제2 동작 조건에 따라 데이터가 기록되는 경우에는 제1 동작 조건에 따라 데이터가 기록되는 경우에 비하여 그 문턱전압 산포가 우측으로(또는, 문턱전압 레벨이 큰 방향으로) 쉬프트될 수 있으며, 또한 그 문턱전압 산포의 폭이 좁아지도록 조절될 수 있다. 이에 따라, 긴 EPI 상태에서 발생될 수 있는 문턱전압 산포 특성의 저하를 보상할 수 있고, 이를 통해 데이터의 신뢰성이 향상될 수 있다.
또한, 본 발명의 예시적인 실시예에 따라 EPI 검출 결과에 기반하여 동작 조건으로서 독출 조건이 변경되는 경우, 제1 동작 조건에서의 독출 전압의 레벨과 제2 동작 조건에서의 독출 전압의 레벨이 다르게 설정될 수 있다. 일 예로서, 데이터의 기록 동작 시에 검출된 EPI 의 정보가 메모리 컨트롤러(100) 또는 메모리 장치(200) 내부에 저장될 수 있으며, 데이터 독출 동작 시에 상기 저장된 EPI 정보가 참조될 수 있다. EPI 정보는 블록의 페이지 별로 또는 기타 다른 단위로 저장될 수 있다. 제1 블록의 제1 페이지에 대한 독출 동작이 수행되는 것으로 가정할 때, 제1 블록의 제1 페이지의 EPI가 상대적으로 짧은 경우에는 제1 동작 조건에서 설정되는 제1 독출 전압의 레벨이 상대적으로 큰 반면에, 제1 블록의 제1 페이지의 EPI가 상대적으로 긴 경우에는 제2 동작 조건에서 설정되는 제2 독출 전압의 레벨은 상대적으로 작을 수 있다. 즉, 긴 EPI 상태에서 데이터가 기록된 경우에는 메모리 셀들의 문턱전압 산포가 좌측으로 쉬프트됨에 따라 그 문턱전압 산포 특성이 저하될 수 있으나, 상기한 독출 전압의 레벨을 동작 조건으로서 변경함에 기반하여 데이터의 신뢰성이 저하되는 것을 감소 또는 방지할 수 있다.
전술한 실시예에서, 동작 조건은 다수의 블록들을 포함하는 코어(예컨대, 셀 코어)에 인가되는 각종 전압 레벨들의 조건을 나타내는 점에서 이를 코어 조건으로 지칭할 수 있다. 또한, 동작 조건은 기록 동작에서 수행되는 프로그램 조건, 프로그램의 검증을 위한 검증 조건, 또한 블록에 대한 독출 동작에 관련된 독출 조건 중 적어도 하나를 포함하는 것으로 정의될 수 있다.
한편, 긴 EPI에 따른 특성 저하를 방지하기 위한 동작으로서 전술한 각종 메모리 동작들 중 적어도 하나의 동작 조건이 변경될 수 있다. 일 예로서, 프로그램 조건, 검증 조건 및 독출 조건 중 어느 하나의 조건만이 EPI 검출 결과에 기반하여 변경될 수 있다. 또는, 변형 가능한 예로서 프로그램 조건, 검증 조건 및 독출 조건 중 두 개 이상 또는 모든 조건들이 EPI 검출 결과에 기반하여 변경될 수도 있을 것이다.
도 2는 도 1의 콘트롤러의 일 구현 예를 나타내는 블록도이다.
도 1 및 도 2를 참조하면, 메모리 컨트롤러(100)는 호스트 인터페이스(120), 프로세서(130), EPI 검출기(140), 제어 정보 생성기(150), 버퍼(160) 및 메모리 인터페이스(170)를 포함할 수 있다. 또한, 도 2에는 도시되지 않았으나, 메모리 컨트롤러(100)는 각종 정보를 일시적으로 저장하기 위한 RAM 및 각종 정보를 불휘발성하게 저장하기 위한 ROM 등 다른 다양한 구성들을 더 포함할 수 있다. RAM 은 동작 메모리(Working memory)로서 이용될 수 있으며, 프로세서(130)는 RAM 에 로딩된 펌웨어(firmware)를 구동함으로써 메모리 컨트롤러(100)의 전반적인 동작을 제어할 수 있다. RAM 은 각종 메모리로 구현될 수 있으며, 예컨대 캐시(cache) 메모리, DRAM, SRAM, PRAM, 플래시 메모리 장치들 중 적어도 하나로 구현될 수 있다. 또한, 펌웨어(firmware)의 일 예로서 플래시 변환 계층(FTL)이 RAM에 로딩될 수 있으며, 플래시 변환 계층(Flash Translation Layer, FTL)을 구동함에 의해 플래시 메모리 동작에 관련된 다양한 기능들이 수행될 수 있다.
호스트 인터페이스(120)는 호스트와 메모리 시스템(100)의 물리적 연결을 제공한다. 일 예로서, 호스트 인터페이스(120)는, ATA(advanced technology attachment), SATA(serial ATA), e-SATA(external SATA), SCSI(small computer small interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-E(PCI express), IEEE 1394, USB(universal serial bus), SD(secure digital) 카드, MMC(multi media card), eMMC(embedded multi media card), CF(compact flash) 카드 인터페이스 등과 같은 다양한 인터페이스 방식들을 포함할 수 있다.
한편, 메모리 인터페이스(170)는 메모리 컨트롤러(100)와 메모리 장치(200) 사이의 물리적 연결을 제공한다. 예컨대 커맨드(CMD), 어드레스(ADDR) 및 데이터 (DATA) 등이 메모리 인터페이스(170)를 통해 메모리 컨트롤러(100)와 메모리 장치(200) 사이에서 송수신될 수 있다. 호스트로부터 기록 요청되는 데이터와 메모리 장치(200)로부터 독출된 데이터는 버퍼(160)에 일시 저장될 수 있다.
한편, 전술한 실시예에 따라, 메모리 컨트롤러(100)는 메모리 장치(200)의 블록들의 EPI를 검출하고, 이에 기반하여 기록 및/또는 독출 동작에 관련된 동작 조건을 제어할 수 있다. 도 1에 도시된 동작 조건 제어기(110)는 다양한 구성 요소들을 포함할 수 있으며, 일 예로서 동작 조건 제어기(110)는 EPI 검출기(140) 및 제어 정보 생성기(150)를 포함할 수 있다.
EPI 검출기(140)는 하나 이상의 타이머를 포함할 수 있으며, 메모리 장치(200)의 메모리 셀 어레이(210)에 포함되는 블록들 각각의 EPI를 검출할 수 있다. 또는, EPI 검출기(140)는 시간을 측정할 수 있는 다른 다양한 구성들을 포함하는 것으로 정의되어도 무방하며, 일 예로서 EPI 검출기(140)가 클록 카운팅에 기반하여 시간을 측정하는 경우에는 카운터가 EPI 검출기(140)에 구비될 수도 있을 것이다. 예시적인 실시예에 따라, 메모리 셀 어레이(210)는 다수의 블록들을 포함하고, 각각의 블록에 대해 타이머가 배치될 수 있다. 또는, 하나의 타이머가 다수의 블록들에 대해 공유되도록 메모리 시스템(10)이 구현될 수 있으며, 또는 각각의 블록에 포함되는 다수의 페이지들에 대해 페이지 별로 타이머가 별도로 구비되도록 메모리 시스템(10)이 구현될 수도 있을 것이다.
제어 정보 생성기(150)는 EPI 검출기(140)의 검출 결과에 기반하여 전술한 제어 정보(CTRL_OC)를 생성할 수 있다. 제어 정보(CTRL_OC)는 다수의 동작 조건들 중 어느 하나의 동작 조건을 지시하기 위한 정보를 포함할 수 있다. 전술한 실시예에 따라 메모리 장치(200)는 다수의 동작 조건들에 관련된 설정 정보들을 포함할 수 있으며, 메모리 컨트롤러(100)로부터의 제어 정보(CTRL_OC)에 따라 데이터 기록 및/또는 독출 동작을 수행할 수 있다.
도 3는 도 1의 메모리 장치의 일 구현 예를 나타내는 블록도이다. 도 3은 메모리 장치로서 플래시 메모리 장치의 일 구현 예를 나타낸다.
도 1 내지 도 3을 참조하면, 메모리 장치(200)는 메모리 셀 어레이(210), 전압 생성기(220), 제어 로직(230), 로우 디코더(240) 및 페이지 버퍼(250)를 포함할 수 있다. 도 3에 도시되지는 않았으나, 메모리 장치(200)는 데이터 입출력 회로 또는 입출력 인터페이스 등 메모리 동작에 관련된 다른 다양한 구성 요소들을 더 포함할 수 있다.
메모리 셀 어레이(210)는 복수의 블록들(BLK1 ~ BLKz)을 포함하고, 블록들(BLK1~BLKz)의 메모리 셀들은 워드라인들(WL), 스트링 선택 라인들(SSL), 접지 선택 라인들(GSL) 및 비트라인들(BL)에 연결될 수 있다. 메모리 셀 어레이(210)는 워드라인들(WL), 스트링 선택 라인들(SSL) 및 접지 선택 라인들(GSL)을 통해 로우 디코더(240)에 연결되고, 비트라인들(BL)을 통해 페이지 버퍼(250)에 연결될 수 있다. 메모리 셀들 각각은 하나 또는 그 이상의 비트들을 저장할 수 있으며, 일 예로서 각 메모리 셀은 멀티 레벨 셀(Multi Level Cell, MLC), 트리플 레벨 셀(Triple Level Cell, TLC) 또는 쿼드 레벨 셀(Quad Level Cell, QLC)에 해당할 수 있다.
일 실시예에서, 메모리 셀 어레이(210)는 2차원 메모리 셀 어레이를 포함할 수 있고, 2차원 메모리 셀 어레이는 행 및 열 방향을 따라 배치된 복수의 셀 스트링들을 포함할 수 있다. 또한, 일 실시예에 따라, 메모리 셀 어레이(210)는 3차원 메모리 셀 어레이를 포함할 수 있고, 3차원 메모리 셀 어레이는 복수의 셀 스트링들을 포함할 수 있으며, 각 셀 스트링은 기판 위에 수직으로 적층된 워드라인들에 각각 연결된 메모리 셀들을 포함할 수 있다. 미국 특허공개공보 제7,679,133호, 미국 특허공개공보 제8,553,466호, 미국 특허공개공보 제8,654,587호, 미국 특허공개공보 제8,559,235호, 및 미국 특허출원공개공보 제2011/0233648호는 3차원 메모리 셀 어레이가 복수 레벨로 구성되고 워드 라인들 및/또는 비트 라인들이 레벨들 간에 공유되어 있는 3차원 메모리 셀 어레이에 대한 적절한 구성들을 상술하는 것들로서, 본 명세서에 인용 형식으로 결합된다.
제어 로직(230)은 메모리 컨트롤러(100)로부터 수신한 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 기초로, 메모리 셀 어레이(210)에 데이터를 프로그램하거나 메모리 셀 어레이(210)로부터 데이터를 독출하기 위한 각종 내부 제어 신호를 출력할 수 있다. 일 예로서, 제어 로직(230)은 전압 생성기(220)에서 생성되는 각종 전압들의 레벨을 제어하기 위한 전압 제어신호(CTRL_vol)를 출력할 수 있으며, 로우 디코더(240)에 로우 어드레스(X-ADDR)를 제공할 수 있으며, 페이지 버퍼(250)에 칼럼 어드레스(Y-ADDR)를 제공할 수 있다. 또한, 전압 생성기(220)는 메모리 장치(200) 내에서 이용되는 각종 전압들을 생성할 수 있으며, 일 예로서 기록 동작에 이용되는 프로그램 전압(Vpgm), 검증 전압(Vvfy) 및 독출 동작에 이용되는 독출 전압(Vrd)을 생성할 수 있다.
또한, 제어 로직(230)은 동작 조건 설정기(231)를 포함하고, 동작 조건 설정기(231)에는 전술한 실시예에 따라 다수의 동작 조건들과 관련된 설정 정보들이 저장될 수 있다. 제어 로직(230)은 제어 정보(CTRL_OC)에 응답하여 어느 하나의 동작 조건을 선택하고, 선택된 동작 조건에 대응하는 설정 정보에 기반하여 전압 제어신호(CTRL_vol)를 출력함으로써 각종 전압들의 레벨을 제어할 수 있다. 전술한 실시예에서와 같이, 선택되는 동작 조건에 따라 프로그램 전압(Vpgm), 검증 전압(Vvfy) 및 독출 전압(Vrd) 중 적어도 하나의 전압의 레벨이 변동될 수 있다. 한편, 도 3에서는 동작 조건 설정기(231)가 제어 로직(230)에 포함되는 구성인 것으로 도시된다. 그러나, 본 발명의 실시예들은 이에 국한될 필요가 없으며, 동작 조건 설정기(231)는 제어 로직(230) 외부에 구비되도록 메모리 장치(200)가 구현될 수도 있을 것이다.
도 4는 본 발명의 예시적인 실시예에 따른 메모리 시스템의 동작방법을 나타내는 플로우차트이다. 도 4에서는 메모리 시스템은 메모리 컨트롤러와 메모리 장치를 포함하고, 메모리 장치의 제1 블록에 대한 기록 동작이 수행되는 예가 도시된다.
도 4를 참조하면, 메모리 컨트롤러는 호스트로부터 기록 요청을 수신하고, 데이터가 기록될 제1 블록의 EPI를 검출할 수 있다(S11). 일 예로서, 메모리 컨트롤러는 타이머를 구비하고, 타이머는 제1 블록에 대해 소거가 수행된 시점으로부터 프로그램이 수행되기 까지의 시간을 EPI 로서 검출할 수 있다. 또한, 검출된 EPI 가 소정의 기준 시간(Tref) 이하인지가 판단될 수 있으며(S12), 검출된 EPI 가 기준 시간(Tref) 이하인 경우에는 제1 블록에 대해 소거 동작이 수행되고 난 후 상대적으로 짧은 시간이 지난 것으로 판단될 수 있으며, 이 때 제1 블록에 대해 제1 동작 조건에 따라 데이터가 기록될 수 있다. 반면에, 검출된 EPI 가 기준 시간(Tref)을 초과하는 경우에는 제1 블록에 대해 소거 동작이 수행되고 난 후 상대적으로 긴 시간이 지난 것으로 판단될 수 있으며, 이 때 제1 블록에 대해 제2 동작 조건에 따라 데이터가 기록될 수 있다.
데이터 기록 과정에서, 제1 동작 조건은 프로그램 전압 레벨과 검증 전압 레벨을 포함할 수 있으며, 제1 동작 조건에서 프로그램 전압 레벨과 검증 전압 레벨 중 적어도 하나는 제2 동작 조건에서의 레벨과 상이할 수 있다. 일 실시예에 따라, 제2 동작 조건에 의해 데이터가 기록되는 경우의 문턱전압 산포는 제1 동작 조건에 의해 데이터가 기록되는 경우의 문턱전압 산포에 비해 우측으로 쉬프트되는 형태를 가질 수 있다.
도 5 및 도 6은 본 발명의 예시적인 실시예에 따라 블록에 데이터가 기록되는 예를 나타내는 개념도이다.
도 5를 참조하면, 제1 블록(BLK1)에 대한 데이터의 기록이 요청될 때, 제1 블록(BLK1)에 대한 EPI가 검출되고, 검출된 EPI와 소정의 기준 시간이 비교될 수 있다. 제1 블록(BLK1)의 EPI가 기준 시간 이하에 해당함에 따라 하나 이상의 페이지들에 대해 제1 동작 조건에 기반하여 데이터가 기록될 수 있다.
제1 블록(BLK1)의 일부의 페이지들에 전술한 제1 동작 조건에 의해 데이터가 기록되고 난 후, 시간이 경과한 이후에 상기 제1 블록(BLK1)에 대한 기록이 재차 요청될 수 있다. 이에 따라, 제1 블록(BLK1)의 EPI가 다시 검출되고, EPI가 다시 검출되는 시점에서 EPI가 상기 기준 시간을 경과할 수 있다. 이에 따라, 제1 블록(BLK1)의 다른 일부의 페이지들에 대해서는 제2 동작 조건에 기반하여 데이터가 기록될 수 있다.
한편, 도 6을 참조하면, 다수의 동작 조건들로서 제1 내지 제n 동작 조건들이 정의될 수 있다. 또한, 이 경우 다수의 기준 시간들이 정의될 수 있으며, 제1 블록(BLK1)에 대해 검출된 EPI가 다수의 기준 시간들과 비교될 수 있다.
제1 블록(BLK1)의 EPI가 제1 기준 시간 이하에 해당함에 따라 제1 블록(BLK1)의 일부의 페이지들에는 제1 동작 조건에 기반하여 데이터가 기록될 수 있다. 이후, 제1 블록(BLK1)에 대해 재차 기록 동작이 수행되는 경우 제1 블록(BLK1)의 EPI가 제1 기준 시간을 초과하고 제2 기준 시간 이하에 해당하는 값을 가질 수 있으며, 이 때 제1 블록(BLK1)의 다른 일부의 페이지들에 대해서는 제2 동작 조건에 기반하여 데이터가 기록될 수 있다. 이와 유사한 방식에 따라, 시간이 경과함에 따라 제1 블록(BLK1)에 대한 동작 조건이 변경될 수 있으며, EPI가 제(n-1) 기준 시간을 초과하는 경우에는 제1 블록(BLK1)의 다른 일부의 페이지들에 대해서는 제n 동작 조건에 기반하여 데이터가 기록될 수 있다.
전술한 기준 시간들은 다양하게 설정될 수 있다. 일 예로서 제1 기준 시간은 25 분에 해당하고 제2 기준 시간은 50 분에 해당하는 등 그 시간 기준이 비례하게 증가할 수 있다. 그러나, 본 발명의 실시예는 이에 국한될 필요는 없으며 기준 시간들은 다양한 방식에 따라 설정될 수 있을 것이다.
도 7 내지 도 11a,b는 본 발명의 예시적인 실시예들에 따라 동작 조건이 가변되는 예를 나타내는 도면이다. 도 7 내지 도 11a,b에서는 EPI 의 검출 결과에 따라 데이터의 기록 조건이 변경되는 예가 도시된다.
도 7을 참조하면, 블록에 데이터를 기록함에 있어서 ISPP 전압의 레벨을 변경하는 방식에 따라 동작 조건이 변경될 수 있다. 일 예로서, 블록의 EPI가 기준 시간 이하인 경우에는 제1 동작 조건(예컨대, 노멀 동작 조건)에 따른 ISPP 전압(ISPP1)이 생성될 수 있으며, 반면에 블록의 EPI가 기준 시간을 초과하는 경우에는 제2 동작 조건(예컨대, 변경된 동작 조건)에 따른 ISPP 전압(ISPP2)이 생성될 수 있다.
ISPP 전압은 점차 레벨이 증가하는 다수의 전압 펄스들을 포함할 수 있으며, 일 실시예에 따라 제2 동작 조건에서 ISPP 전압(ISPP2)의 전압 상승량(V2)은 제1 동작 조건에서 ISPP 전압(ISPP1)의 전압 상승량(V1)에 비해 작을 수 있다. 또한, 제2 동작 조건에서 ISPP 전압(ISPP2)의 전압 펄스들의 개수는 제1 동작 조건에서의 ISPP 전압(ISPP1)의 전압 펄스들보다 많을 수 있다. 이 때, 도 7에 도시된 바와 같이, 제2 동작 조건에 따라 데이터가 기록된 메모리 셀들의 문턱전압 산포의 폭은 제1 동작 조건에 따라 데이터가 기록된 결과에 상응하는 점선으로 표시된 산포의 폭에 비해 좁을 수 있으며, 이로 인해 산포의 특성이 향상될 수 있다. 즉, 메모리 셀들이 다수의 문턱전압 산포들을 갖는 경우에 산포 사이의 간격이 증가할 수 있으며, 긴 EPI로 인해 문턱전압 산포가 좌측으로 쉬프트되더라도, 산포들 사이의 윈도우 마진이 충분히 확보될 수 있으며, 이에 따라 데이터의 신뢰성이 향상될 수 있다.
도 8은 제1 동작 조건에서와 제2 동작 조건에서의 ISPP 전압의 전압 펄스들의 특성을 나타낸다.
도 8을 참조하면, 제1 동작 조건에서 ISPP 전압(ISPP1)의 전압 펄스들의 개수는 A 개에 해당할 수 있으며, ISPP 전압(ISPP1)의 전압 상승량은 V1에 해당할 수 있다. 반면에, 상대적으로 EPI 가 긴 경우에 선택되는 제2 동작 조건에서 ISPP 전압(ISPP2)의 전압 펄스들의 개수는 (A+α) 개에 해당할 수 있으며, ISPP 전압(ISPP1)의 전압 상승량은 V2에 해당할 수 있다. 제1 동작 조건에서 ISPP 전압(ISPP1)의 전압 상승량 V1은 제2 동작 조건에서 ISPP 전압(ISPP2)의 전압 상승량 V2 보다 클 수 있으며, ISPP 전압(ISPP1)의 전압 펄스의 최대 레벨(Vmax)는 ISPP 전압(ISPP2)의 전압 펄스의 최대 레벨(Vmax)과 동일할 수 있다. 이에 따라, 제2 동작 조건에서 ISPP 전압(ISPP2)의 전압 펄스들의 개수는 제1 동작 조건에 비해 많을 수 있다.
도 9는 EPI 검출 결과에 따른 동작 조건으로서 검증 전압의 레벨이 변경되는 예를 나타낸다.
도 9를 참조하면, 블록에 데이터를 기록함에 있어서 프로그램이 수행된 후 검증 동작에 이용되는 검증 전압의 레벨이 EPI 검출 결과에 따라 변경될 수 있으며, 일 예로서 검출된 EPI가 기준 시간을 초과하는 제2 동작 조건에서 제2 검증 전압(Vvfy2)의 레벨은, EPI가 기준 시간 이하인 제1 동작 조건에서의 제1 검증 전압(Vvfy1)의 레벨 보다 클 수 있다. 일 예로, 긴 EPI 를 갖는 블록에 데이터를 기록하는 경우에 그 문턱전압 레벨의 산포가 좌측으로 쉬프트될 수 있으나, 데이터를 프로그램하는 과정에서 상대적으로 큰 레벨을 갖는 제2 검증 전압(Vvfy2)을 이용하여 검증 동작을 수행하므로, 그 문턱전압 산포의 레벨이 우측으로 쉬프트될 수 있으며, 이로 인해 긴 EPI로 인한 데이터 신뢰성 저하가 보상될 수 있다.
한편, 본 발명의 실시예에 따른 동작 조건은 프로그램 전압(또는, ISPP 전압)과 검증 전압을 함께 포함할 수 있으며, 이 때 도 8 및 도 9에 도시된 실시예가 본 발명에 함께 적용될 수 있다. 일 예로서, 제2 동작 조건에서 그 전압 상승량이 상대적으로 작은 ISPP 전압을 이용하여 프로그램이 수행됨과 함께, 그 전압 레벨이 상대적으로 큰 검증 전압을 이용하여 검증 동작이 수행될 수 있다. 이 때, 제2 동작 조건에서 데이터가 기록된 경우에 그 문턱전압 레벨의 산포는, 제1 동작 조건에 의해 데이터가 기록된 경우에 비해 우측에 위치할 수 있으며, 또한 산포의 폭이 좁아질 수 있으므로 긴 EPI 에 의해 데이터의 신뢰성이 저하되는 것을 감소 또는 방지할 수 있다.
도 10은 본 발명의 예시적인 실시예에 따라 다수의 동작 조건들이 정의되고, 또한 EPI 검출 결과에 따라 프로그램 전압과 검증 전압의 레벨이 함께 변경되는 예를 나타낸다.
도 10을 참조하면, 블록에 대한 소거 시점에서 프로그램 시점 사이에 해당하는 EPI가 증가함에 따라 그 동작 조건이 변경될 수 있으며, 일 예로서 EPI 경과에 따라 동작 조건이 단계 별로 변경될 수 있다.
블록의 EPI가 제1 기준 시간(Tref1) 이하인 경우에는 제1 동작 조건에 의해 기록 동작이 수행되고, ISPP 전압의 레벨이 상대적으로 클 수 있으며, 이는 ISPP 전압의 전압 펄스들의 상승량이 상대적으로 크다는 것을 나타낼 수 있다. 또한, EPI가 제1 기준 시간(Tref1) 이하인 경우 검증 전압(Vvfy)의 레벨이 상대적으로 작을 수 있으며, 이에 따라 기록 동작이 완료된 후 문턱전압 산포는 다른 동작 조건에 의해 기록 동작이 수행된 경우에 비해 좌측에 위치할 수 있다.
한편, 블록의 EPI가 경과함에 따라 제1 기준 시간(Tref1)을 초과하고 제2 기준 시간(Tref2) 이하인 경우에는 제2 동작 조건에 의해 기록 동작이 수행되고, 이 경우 ISPP 전압의 레벨이 작아질 수 있으며, 이는 ISPP 전압의 전압 펄스들의 상승량이 제1 동작 조건에 비해 작아짐을 나타낼 수 있다. 또한, 제2 동작 조건에서 검증 전압(Vvfy)의 레벨은 제1 동작 조건에 비해 커질 수 있으며, 문턱전압 산포는 제1 동작 조건에 의해 기록 동작이 수행된 경우에 비해 우측에 위치할 수 있다.
이와 유사한 방식에 따라, 블록의 EPI가 경과함에 따라 제2 기준 시간(Tref2)을 초과하는 경우에는 제3 동작 조건에 의해 기록 동작이 수행되고, ISPP 전압의 전압 펄스들의 상승량이 제2 동작 조건에 비해 더 작아질 수 있으며, 반면에 검증 전압(Vvfy)의 레벨은 제2 동작 조건에 비해 더 커질 수 있다.
도 11a,b는 동작 조건의 일 예로서 독출 전압(Vrd)의 레벨이 변경되는 예를 나타낸다. 일 예로서, 제1 블록(BLK)은 다수의 페이지들(page 1 ~ page k)을 포함하고, 제1 블록(BLK)으로부터 데이터가 독출되는 예가 도시된다.
도 11a,b를 참조하면, 전술한 실시예들에 따라 제1 블록(BLK)에 대한 기록 동작이 수행될 때 EPI 가 검출되고, 검출된 EPI에 관련된 정보가 메모리 셀 어레이(또는, 제1 블록(BLK))의 메타 영역에 저장될 수 있다. 메타 영역에는 실제 소거 시점으로부터 프로그램 시점 사이의 시간에 해당하는 EPI 가 저장되거나, 또는 각각의 페이지에 대해 수행된 동작 조건에 관련된 정보가 저장될 수 있다. 도 11b에는 메타 영역에 동작 조건(OC1, OC2)에 관련된 정보가 저장되는 예가 도시된다.
제1 블록(BLK)의 일부 페이지에 대한 기록 동작에서는 EPI가 제1 기준 시간(Tref1) 이하에 해당함에 따라 제1 동작 조건(OC1)이 적용되고, 도 11b에는 제1 내지 제3 페이지(page 1 ~ page 3)에 관련된 메타 영역에는 제1 동작 조건(OC1)에 관련된 정보가 저장될 수 있다. 반면에, 제1 블록(BLK)의 다른 일부 페이지에 대한 기록 동작에서는 EPI가 제1 기준 시간(Tref1)을 초과함에 따라 제2 동작 조건(OC2)이 적용되고, 도 11b에는 제(k-2) 내지 제k 페이지(page (k-2) ~ page k)에 관련된 메타 영역에는 제2 동작 조건(OC2)에 관련된 정보가 저장될 수 있다.
데이터에 대한 독출 과정에서 전술한 메타 영역의 정보가 독출되고, 독출된 정보에 기반하여 독출 전압의 레벨이 설정될 수 있다. 예시적인 실시예에 따라, 독출 전압의 레벨에 대한 제어는 메모리 컨트롤러가 메모리 장치 내의 메타 영역의 정보를 독출하고 이를 통해 메모리 장치를 제어하는 형태로 수행될 수 있다. 또는, 메모리 장치가 독출 동작을 수행할 때 메타 영역의 정보를 독출하고 스스로 독출 전압의 레벨을 변경할 수도 있을 것이다.
도 11a를 참조하면, 상대적으로 짧은 EPI 상태에서 데이터가 기록된 메모리 셀들의 문턱전압 산포는 상대적으로 우측에 위치하는 반면에, 상대적으로 긴 EPI 상태에서 데이터가 기록된 메모리 셀들의 문턱전압 산포는 상대적으로 좌측에 위치할 수 있다. 이에 따라, 제2 동작 조건에서 설정되는 제2 독출 전압(Vrd2)의 레벨은 제1 동작 조건에서 설정되는 제1 독출 전압(Vrd1)의 레벨 보다 작을 수 있다.
한편, 도 11b에서는 동작 조건에 관련된 정보가 메모리 장치에 저장되는 예가 도시되었으나, 본 발명의 실시예는 이에 국한될 필요 없이 메모리 컨트롤러 내의 별도의 저장 회로에 저장될 수도 있을 것이다.
한편, 독출 조건을 변경함으로써 EPI 에 따른 특성 저하를 보상하는 동작은 선택적으로 수행될 수 있다. 일 예로서, 데이터의 기록 과정에서 EPI 검출 결과에 따라 동작 조건을 변경하는 방식이 적용되지 않은 경우에, 전술한 실시예의 독출 조건의 변경을 통해 보상 동작이 수행될 수 있다. 또는, 변형 가능한 예로서, 데이터의 기록 과정에서의 동작 조건과 데이터의 독출 과정에서의 동작 조건의 변경이 함께 수행될 수도 있을 것이다. 또는, 다른 변형 가능한 예로서, EPI 가 시간이 경과한 정도에 따라 다수의 단계들로 분류되고, 일부의 단계에서는 기록 동작에서의 동작 조건의 변경이 선택적으로 적용되는 반면에, 다른 일부의 단계에서는 기록 동작에서의 동작 조건의 변경과 독출 동작에서의 동작 조건의 변경이 함께 적용될 수도 있을 것이다.
도 12는 본 발명의 예시적인 실시예에 따른 독출 동작을 나타내는 플로우차트이다. 도 12에서는 독출 동작에서 동작 조건을 변경하는 과정이 선택적으로 수행되는 예가 도시된다.
먼저, 메모리 시스템은 제1 블록의 제1 페이지에 대한 독출 요청을 수신하고(S21), 메모리 컨트롤러는 메모리 장치를 제어함으로써 제1 독출 전압을 이용하여 제1 페이지로부터 데이터를 독출할 수 있다(S22). 또한, 독출된 데이터에 대한 에러 정정 동작이 수행될 수 있으며, 정정이 불가능한 에러가 존재하는 지 여부가 판단될 수 있다(S23). 만약, 에러가 존재하지 않거나 에러가 정정 가능한 경우에는 데이터의 독출 동작이 완료될 수 있다(S26).
반면에, 독출된 데이터의 에러 정정이 불가능한 경우에는, 전술한 실시예에 따라 제1 페이지에 대한 기록 당시의 EPI 또는 동작 조건에 관련된 정보가 메타 영역으로부터 독출될 수 있으며(S24), 독출된 동작 조건에 관련된 정보에 따라 독출 전압의 레벨이 변경될 수 있다. 일 예로서, 전술한 제1 독출 전압과 다른 레벨을 갖는 제2 독출 전압을 이용하여 제1 페이지로부터 데이터가 독출될 수 있으며(S25), 제2 독출 전압을 이용한 독출 동작을 통해 에러가 존재하지 않거나 에러의 정정이 가능한 경우에는 데이터의 독출 동작이 완료될 수 있다(S26).
도 13은 본 발명의 변형 가능한 실시예에 따라 데이터가 기록되는 예를 나타내는 블록도이다.
제1 블록(BLK1)을 예로 들면, 제1 블록(BLK1)에 대해 데이터가 기록될 때 제1 블록(BLK1)의 EPI 가 검출되고, 검출된 EPI에 따라 그 동작 조건이 변경될 수 있다. 일 예로서, 제1 블록(BLK1)의 EPI 가 기준 시간 이하에 해당함에 따라 제1 동작 조건이 선택되고, 상기 제1 동작 조건에 기반하여 제1 블록(BLK1)의 일부의 페이지(예컨대, 제1 내지 제(p-1) 페이지)에 데이터가 기록될 수 있다.
이후, 시간이 경과함에 따라 제1 블록(BLK1)의 EPI 가 증가하고, 제1 블록(BLK1)의 다른 페이지들에 데이터가 재차 기록되는 경우에 제1 블록(BLK1)의 EPI 가 기준 시간을 초과할 수 있다. 이 때, 제1 동작 조건에 따라 데이터가 기록된 제(p-1) 페이지에 인접하는 영역에서 홀 스프레딩(hole spreading)의 영향이 크게 발생되고, 이에 따라 제(p-1) 페이지에 인접하는 페이지들의 산포 특성이 크게 저하될 수 있다.
일 실시예에 따라, 제1 블록(BLK1)의 EPI 가 기준 시간을 초과하는 경우, 전술한 제1 동작 조건에 따라 데이터가 기록된 제(p-1) 페이지에 인접한 적어도 하나의 페이지들에 실제 데이터와는 무관한 더미 데이터(Dummy Data)가 기록되고, 그 다음의 페이지로부터 제2 동작 조건에 따라 데이터가 기록될 수 있다. 도 13의 예에서는, 두 개의 페이지(예컨대, 제p 페이지 및 제(p+1) 페이지)에 더미 데이터가 기록되고 난 이후에 제2 동작 조건에 따라 일부의 페이지(예컨대, 제(p+2) 내지 제q 페이지)에 데이터가 기록되는 예가 도시되나, 본 발명의 실시예는 이에 국한될 필요가 없다. 일 예로서, 하나 또는 다른 개수의 페이지에 더미 데이터가 기록되고 난 후 제2 동작 조건에 따른 기록 동작이 수행될 수도 있을 것이다.
도 14 및 도 15는 본 발명의 예시적인 실시예에 따른 메모리 컨트롤러의 동작방법을 나타내는 플로우차트이다. 도 14 및 도 15에서는 호스트로부터의 어드레스 판단에 기반하여 블록이 확인되고 이를 통해 동작 조건을 변경하는 예가 도시된다.
도 14를 참조하면, 메모리 컨트롤러는 다수의 블록들을 포함하는 메모리 장치를 제어할 수 있으며, 일 예로서 호스트로부터 기록 요청 및 대응하는 어드레스를 수신할 수 있다(S31). 메모리 컨트롤러는 전술한 실시예에서의 플래시 변환 계층(FTL)을 구동함에 의해 호스트로부터의 논리적 어드레스를 물리적 어드레스로 변환할 수 있으며, 변환된 물리적 어드레스를 참조함으로써 데이터가 기록될 블록을 판단할 수 있다(S32). 또한, 메모리 컨트롤러는 EPI를 검출하기 위한 다수의 타이머들을 포함할 수 있으며, 하나의 블록에 하나의 타이머가 대응되도록 배치되는 경우에는 상기 판단된 블록에 대응하는 타이머의 값을 참조함으로써 상기 판단된 블록의 EPI가 검출될 수 있다(S33).
전술한 실시예들에 따라, 검출된 EPI가 소정의 기준 시간(Tref)과 비교될 수 있으며(S34), 검출된 EPI가 기준 시간(Tref) 이하인 경우에는 메모리 컨트롤러는 노멀 기록 조건을 지시하는 제어 정보를 생성하고 이를 메모리 장치로 출력할 수 있다(S35). 상기 노멀 기록 조건은 전술한 실시예들에서의 제1 기록 조건에 상응할 수 있으며, 이에 따라 상기 노멀 기록 조건에서 ISPP 전압의 전압 펄스들의 레벨 상승량은 상대적으로 클 수 있으며, 또한 검증 전압의 레벨은 상대적으로 작을 수 있다. 반면에, 검출된 EPI가 기준 시간(Tref)을 초과하는 경우에는 메모리 컨트롤러는 변경된 기록 조건을 지시하는 제어 정보를 생성하고 이를 메모리 장치로 출력할 수 있다(S36). 변경된 기록 조건에서 ISPP 전압의 전압 펄스들의 레벨 상승량은 상대적으로 작을 수 있으며, 또한 검증 전압의 레벨은 상대적으로 클 수 있다.
한편, 도 15에서는 독출 전압의 레벨을 변경함에 의해 동작 조건을 변경하는 예가 도시된다.
도 15를 참조하면, 메모리 컨트롤러는 호스트로부터 독출 요청 및 대응하는 어드레스를 수신할 수 있으며(S41), 메모리 컨트롤러는 수신된 어드레스를 통해 데이터의 독출이 요청된 블록 및 페이지를 판단할 수 있다(S42). 또한, 상기 페이지에 데이터가 기록되는 과정에서 검출된 EPI 정보(또는, 기록 조건에 관련된 정보)가 메모리 컨트롤러 내부 또는 메모리 장치 내부에 저장될 수 있으며, 데이터의 독출 과정에서 상기 페이지에 대응하는 EPI 정보가 확인될 수 있다(S43).
확인된 EPI 정보에 기반하여, 페이지에 대한 데이터의 기록 과정에서 EPI 가 소정의 기준 시간(Tref) 이하에 해당하였는지가 판단될 수 있으며(S44), 확인된 EPI가 기준 시간(Tref) 이하인 경우에는 메모리 컨트롤러는 노멀 독출 조건을 지시하는 제어 정보를 생성하고 이를 메모리 장치로 출력할 수 있다(S45). 반면에, 확인된 EPI가 기준 시간(Tref)을 초과하는 경우에는 메모리 컨트롤러는 변경된 독출 조건을 지시하는 제어 정보를 생성하고 이를 메모리 장치로 출력할 수 있다(S46).
도 16a,b는 본 발명의 변형 가능한 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 16a를 참조하면, 메모리 시스템(300)은 메모리 컨트롤러(310) 및 메모리 장치(320)를 포함하고, 메모리 컨트롤러(310)는 EPI 검출기(311) 및 제어 정보 생성기(312)를 포함할 수 있다. 또한, 메모리 장치(320)는 다수의 블록들(BLK1 ~ BLKz)을 포함하는 메모리 셀 어레이(321)와 제어 로직(322)을 포함할 수 있다. 또한, 메모리 컨트롤러(310)는 커맨드/어드레스(CMD/ADDR)를 메모리 장치(320)로 제공하고, 메모리 장치(320)와 데이터(DATA)를 송수신할 수 있으며, 본 발명의 실시예에 따라 동작 조건을 제어하기 위한 제어 정보(CTRL_OC)를 메모리 장치(320)로 제공할 수 있다.
EPI 검출기(311)는 다수 개의 타이머들(Timer 1 ~ Timer z)을 포함할 수 있으며, 타이머들(Timer 1 ~ Timer z)의 개수는 블록들(BLK1 ~ BLKz)의 개수에 상응할 수 있다. 메모리 컨트롤러(310)는 호스트로부터 데이터의 기록이 요청되는 블록의 위치를 판단할 수 있으며, EPI 검출기(311)는 판단된 블록에 대응하는 타이머의 값을 참조함으로써 해당 블록의 EPI를 검출할 수 있다.
타이머들(Timer 1 ~ Timer z) 각각은 대응하는 블록의 소거 시점과 기록 시점 사이의 시간을 판단함에 기반하여 EPI를 검출할 수 있다. 일 예로서, 제1 블록(BLK1)에 대응하는 제1 타이머(Timer 1)는 제1 블록(BLK1)의 소거 시점으로부터 기록 시점 까지의 시간 경과를 판단함에 의해 제1 블록(BLK1)의 EPI를 검출할 수 있다. 제어 정보 생성기(312)는 상기 검출된 제1 블록(BLK1)의 EPI에 기반하여 어느 하나의 동작 조건을 지시하는 제어 정보(CTRL_OC)를 생성하고 이를 메모리 장치(320)로 제공할 수 있다.
한편, 도 16b를 참조하면, 메모리 시스템(400)은 메모리 컨트롤러(410) 및 메모리 장치(420)를 포함하고, 메모리 컨트롤러(410)는 EPI 검출기(411) 및 제어 정보 생성기(412)를 포함할 수 있다. 또한, 메모리 장치(420)는 다수의 블록들(BLK1 ~ BLKz)을 포함하는 메모리 셀 어레이(421)와 제어 로직(422)을 포함할 수 있다. EPI 검출기(411)는 하나 이상의 타이머들을 포함할 수 있으며, 도 16b에 도시된 실시예에서는 하나의 타이머가 적어도 두 개의 블록들에 공유되는 예가 도시된다. 예시적인 실시예에 따라, 메모리 시스템(400)에는 다수의 블록들(BLK1 ~ BLKz)의 EPI에 관련된 정보를 저장하기 위한 저장 회로가 구비되며, 일 예로서 메모리 컨트롤러(410)는 소거 시각 저장 회로(413)를 포함하거나, 또는 메모리 셀 어레이(421)의 일부 영역(예컨대, 메타 영역)에 다수의 블록들(BLK1 ~ BLKz)의 소거 시각에 관련된 정보가 저장될 수 있다.
EPI 검출기(411) 내의 타이머(Timer)가 제1 블록(BLK1) 및 제2 블록(BLK2)의 EPI를 검출하는 일 예를 설명하면 다음과 같다. 타이머(Timer)는 소정의 기준 시점으로부터 경과된 시간을 통해 특정 시점의 시각을 판단할 수 있으며, 이에 따라 제1 블록(BLK1)에 대해 소거 동작이 수행된 시각과 제2 블록(BLK2)에 대해 소거 동작이 수행된 시각을 판단할 수 있다. 일 예로, 제1 블록(BLK1)의 소거 시각과 제2 블록(BLK2)의 소거 시각은 상이할 수 있으며, 판단된 소거 시각은 소거 시각 저장 회로(413) 또는 메모리 셀 어레이(421)의 메타 영역에 저장될 수 있다.
이후, 타이머(Timer)는 계속하여 시간 경과를 판단하고, 제1 블록(BLK1)에 대해 기록 요청이 수신됨에 따라, 제1 블록(BLK1)의 기록 시점을 판단할 수 있다. EPI 검출기(411)는 기 저장된 제1 블록(BLK1)의 소거 시각을 나타내는 정보를 확인하고, 기록 시점으로부터 소거 시각 사이의 시간을 나타내는 EPI를 검출할 수 있으며, 검출된 EPI에 기반하여 전술한 실시예들에 따라 다수의 동작 조건들 중 어느 하나에 의해 제1 블록(BLK1)에 대한 기록 동작을 수행할 수 있다. 이와 유사하게, 타이머(Timer)는 제2 블록(BLK2)의 기록 시점을 판단하고, 기 저장된 제2 블록(BLK2)의 소거 시각을 나타내는 정보와 상기 제2 블록(BLK2)의 기록 시점에 기반하여 제2 블록(BLK2)의 EPI가 검출될 수 있다.
도 17은 본 발명의 다른 변형 가능한 실시예에 따른 메모리 시스템을 나타내는 블록도이다. 도 17에서는 다수의 동작 조건들에 관련된 설정 정보가 메모리 컨트롤러에 저장되는 예가 도시된다.
도 17을 참조하면, 메모리 시스템(500)은 메모리 컨트롤러(510) 및 메모리 장치(520)를 포함하고, 메모리 컨트롤러(510)는 EPI 검출기(511), 제어 정보 생성기(512) 및 설정 정보 생성기(513)를 포함할 수 있다. 또한, 메모리 장치(520)는 다수의 블록들(BLK1 ~ BLKz)을 포함하는 메모리 셀 어레이(521), 전압 생성기(522) 및 제어 로직(523)을 포함할 수 있다. 또한, 메모리 컨트롤러(510)는 커맨드/어드레스(CMD/ADDR)를 메모리 장치(520)로 제공하고, 메모리 장치(520)와 데이터(DATA)를 송수신할 수 있다.
전술한 실시예들에 따라, 메모리 컨트롤러(510)는 호스트로부터 데이터 기록이 요청된 블록을 판단하고, 판단된 블록의 EPI를 검출할 수 있다. EPI 검출기(511)는 기록 요청된 블록의 EPI를 검출한 검출 결과(Det)를 제어 정보 생성기(512)로 제공하고, 제어 정보 생성기(512)는 기록 요청된 블록의 EPI를 하나 이상의 기준 시간과 비교하고, 그 비교 결과에 기반하여 제어 정보(CTRL_OC)를 설정 정보 생성기(513)로 제공할 수 있다.
설정 정보 생성기(513)는 메모리 장치(520) 내에서 메모리 동작에 이용되는 각종 전압들의 레벨을 설정하기 위한 설정 정보(Info_set)를 저장할 수 있다. 또한, 본 발명의 실시예에 따라, 메모리 장치(520)는 블록의 EPI의 검출 결과에 기반하여 다수의 동작 조건들 중 어느 하나에 따라 기록 동작을 수행할 수 있으며, 설정 정보 생성기(513)는 다수의 동작 조건들의 설정 정보들 중 제어 정보(CTRL_OC)에 대응하는 동작 조건의 설정 정보(Info_set)를 출력할 수 있다.
도 18은 본 발명의 또 다른 변형 가능한 실시예에 따른 메모리 시스템을 나타내는 블록도이다. 도 18에서는 메모리 장치 내에서 블록들의 EPI가 검출되는 예가 도시된다.
도 18을 참조하면, 메모리 시스템(600)은 메모리 컨트롤러(610) 및 메모리 장치(620)를 포함하고, 메모리 장치(620)는 다수의 블록들(BLK1 ~ BLKz)을 포함하는 메모리 셀 어레이(621), 전압 생성기(622), EPI 검출기(623) 및 제어 로직(624)을 포함할 수 있다. 또한, 메모리 컨트롤러(610)는 커맨드/어드레스(CMD/ADDR)를 메모리 장치(620)로 제공하고, 메모리 장치(620)와 데이터(DATA)를 송수신할 수 있으며, 메모리 동작을 제어하기 위한 제어 신호(CTRL)를 메모리 장치(620)로 제공할 수 있다.
메모리 장치(620)는 메모리 컨트롤러(610)로부터 기록 커맨드와 함께 제공된 어드레스(ADDR)에 기반하여 데이터가 기록될 블록을 판단할 수 있다. 일 예로서, 어드레스(ADDR)는 메모리 셀 어레이(621)의 다수의 블록들 중 어느 하나의 블록을 지시하는 블록 어드레스를 포함할 수 있으며, EPI 검출기(623)는 블록 어드레스에 의해 선택되는 블록의 EPI를 검출할 수 있다. 전술한 실시예에서와 유사하게, EPI 검출기(623)는 하나 이상의 타이머들을 포함할 수 있으며, 일 예로서 메모리 셀 어레이(621)의 블록들과 동일한 개수의 타이머들을 포함하거나, 또는 블록들보다 적은 개수의 타이머들을 포함할 수 있을 것이다.
제1 블록을 예로 들면, 제1 블록은 메모리 컨트롤러(610)로부터의 커맨드에 따라 소거 동작이 수행되거나, 또는 메모리 장치(620) 내에서의 가비지 컬렉션 동작 등 내부 동작을 통해 소거 동작이 수행될 수 있다. EPI 검출기(623)는 제1 블록의 소거 시점을 판단할 수 있으며, 소거 동작이 수행되고 난 후 기록 동작이 수행되기 까지 경과된 시간을 판단함으로써 제1 블록의 EPI를 검출할 수 있으며, 검출된 EPI를 나타내는 EPI 정보(Info_EPI)를 제어 로직(624)으로 제공할 수 있다.
제어 로직(624)은 동작 조건 설정기를 포함하고, 동작 조건 설정기는 다수의 동작 조건들에 관련된 설정 정보들을 포함할 수 있다. 제어 로직(624)은 EPI 검출기(623)로부터의 제1 블록에 대한 EPI 정보(Info_EPI)에 기반하여 메모리 장치(620)의 동작 조건을 설정할 수 있다. 일 예로서, 제어 로직(624)은 다수의 동작 조건들 중 선택된 어느 하나의 동작 조건에 대응하는 설정 정보에 따라 전압 생성기(622)를 제어할 수 있으며, 전압 생성기(622)는 그 레벨이 변경된 프로그램 전압, 검증 전압 및 독출 전압을 출력할 수 있다.
도 19 및 도 20은 본 발명의 변형 가능한 실시예에 따른 메모리 시스템의 동작방법을 나타내는 플로우차트이다.
도 19를 참조하면, 메모리 시스템은 전술한 실시예들에 따라 블록에 대한 기록 동작을 수행함에 있어서 EPI를 검출할 수 있으며, 제1 블록에 대한 기록 요청이 수신됨에 따라 제1 블록의 EPI가 검출될 수 있다(S51). 또한, 검출된 제1 블록의 EPI가 기준 시간(Tref)와 비교될 수 있으며(S52), 제1 블록의 EPI가 기준 시간(Tref) 이하에 해당함에 따라 제1 블록에 대해 노멀 기록 조건에 따라 데이터가 기록될 수 있다(S53). 반면에, 제1 블록의 EPI가 기준 시간(Tref)을 초과하는 경우에는, 전술한 실시예들에 따라 프로그램 전압 및 검증 전압 중 적어도 하나의 레벨이 변경된 변경 기록 조건을 이용하여 제1 블록에 데이터가 기록될 수 있으며, 일 예로서 다수의 변경 기록 조건들로서 제1 내지 제N 변경 기록 중 어느 하나에 따라 제1 블록에 데이터가 기록될 수 있다(S54). 즉, 제1 블록이 소거된 후 시간이 경과함에 따라 제1 블록의 EPI가 다수 단계들 중 어느 하나로 검출될 수 있으며, EPI의 검출 결과에 따라 다수의 변경 기록 조건들 중 어느 하나가 선택될 수 있다.
메모리 시스템의 동작 도중에 서든 파워 오프(Sudden Power-off, SPO)가 발생될 수 있으며, 서든 파워 오프(SPO)의 발생에 의해 블록들에 대한 EPI를 검출하기 위한 타이머가 리셋되거나 또는 블록들의 소거 시각을 나타내는 정보가 삭제되는 등의 이유로 인하여 EPI 검출 결과의 정확도가 낮아질 수 있다. 일 실시예에 따라, 메모리 시스템은 서든 파워 오프(SPO)를 검출하고(S55), 서든 파워 오프(SPO)가 검출된 후 상기 제1 블록에 대해 데이터 기록 요청을 수신할 수 있다(S56). 이 때, 서든 파워 오프(SPO)가 발생된 후 기록 요청이 수신되는 경우에는 실제 제1 블록에 대해 소거 동작이 수행된 후 많은 시간이 경과된 것으로 가정하고, 제1 블록에 대해 제1 내지 제N 변경 기록 조건들 중 어느 하나에 따라 제1 블록에 데이터가 기록될 수 있다(S54). 다수의 변경 기록 조건들이 정의되는 경우, 서든 파워 오프(SPO)가 발생되지 않은 경우에서는 기록이 요청되는 블록에 대해 검출된 EPI에 따라 어느 하나의 변경 기록 조건이 선택될 수 있으며, 서든 파워 오프(SPO)가 발생된 이후에는 기록이 요청되는 블록에 대해 다수의 변경 기록 조건들 중 임의의 어느 하나의 변경 기록 조건이 선택되거나, 또는 특정한 하나의 변경 기록 조건이 선택될 수 있을 것이다.
한편, 도 20은 본 발명의 예시적인 실시예들에 따른 동작 조건들이 적용되는 메모리 동작의 일 예를 나타낸다.
도 20을 참조하면, 메모리 시스템은 호스트로부터의 요청 및 내부 동작들을 통해 다양한 종류의 메모리 동작들을 수행할 수 있으며, 수행되는 메모리 동작의 종류가 판단될 수 있다(S61). 메모리 동작은 어느 하나의 블록에 대해 수행되거나, 또는 다수의 블록들에 대해 동시 또는 순차적으로 수행될 수 있다.
일 실시예에 따라, 메모리 동작이 유저 데이터의 기록, 메타 데이터의 기록 및 가비지 컬렉션 중 어느 하나에 해당하는 지가 판단될 수 있다(S62). 일 예로서, 메모리 동작이 상기한 동작에 해당하지 않는 경우에는, 별도의 EPI 검출 및 동작 조건의 설정이 수행될 필요가 없이 해당 메모리 동작이 수행될 수 있다(S63). 반면에, 메모리 동작이 유저 데이터 또는 메타 데이터의 기록 동작에 해당하는 경우에는, 전술한 실시예들에 따라 유저 데이터 또는 메타 데이터가 기록될 블록이 판단되고, 판단된 블록의 EPI가 검출되며(S64), 검출된 EPI가 기준 시간(Tref) 이하인지가 판단될 수 있다(S65). 만약, 검출된 EPI가 기준 시간(Tref) 이하인 경우에는 블록에 대해 노멀 동작 조건을 이용하여 메모리 동작이 수행될 수 있다(S66). 반면에, 검출된 EPI가 기준 시간(Tref)을 초과하는 경우에는 블록에 대해 변경 동작 조건을 이용하여 메모리 동작이 수행될 수 있다(S67).
한편, 상기한 메모리 동작이 가비지 컬렉션 동작에 해당하는 경우에는, 하나 이상의 블록들에 저장된 유효 데이터가 다른 블록으로 이동되고, 유효 데이터의 이동 후 하나 이상의 블록들을 소거함으로써 프리 블록(free block)이 생성될 수 있다. 일 예로서, 제1 블록에 대해 소거 동작이 수행되는 경우, 제1 블록에 존재하는 유효 데이터가 제2 블록으로 이동될 수 있으며, 이 때 상기 제2 블록의 EPI가 검출될 수 있다. 즉, 제2 블록에 대해 검출된 EPI와, EPI를 기준 시간(Tref)과 비교한 결과에 기반하여, 상기 유효 데이터가 노멀 동작 조건을 이용하여 제2 블록에 기록되거나, 또는 변경 동작 조건을 이용하여 제2 블록에 기록될 수 있다.
도 21은 본 개시의 실시예들에 따른 메모리 장치를 SSD 시스템에 적용한 예를 나타내는 블록도이다.
도 21을 참조하면, SSD 시스템(700)은 호스트(710) 및 SSD(720)를 포함할 수 있다. SSD(720)는 신호 커넥터를 통해 호스트(710)와 신호를 주고 받으며, 전원 커넥터를 통해 전원을 입력 받는다. SSD(720)는 SSD 컨트롤러(721), 보조 전원 장치(722) 및 메모리 장치들(723_1 ~ 723_n)을 포함할 수 있다. 이 때, SSD(720)는 도 1 내지 도 20을 참조하여 상술된 실시예들을 이용하여 구현될 수 있다. 일 실시예에 따라, SSD 컨트롤러(721)는 동작 조건 제어기(721_1)를 포함할 수 있으며, 메모리 장치들(723_1 ~ 723_n) 각각은 다수의 블록들을 포함할 수 있다.
전술한 실시예들이 도 21에 도시된 SSD 시스템(700)에 적용될 수 있으며, SSD 컨트롤러(721)는 메모리 장치들(723_1 ~ 723_n)에 대한 기록 및/또는 독출 동작시 각각의 블록에 대한 EPI를 검출하고, 검출 결과에 기반하여 메모리 장치들(723_1 ~ 723_n)의 동작 조건을 제어할 수 있다. 동작 조건 제어기(721_1)는 EPI 를 검출하기 위한 구성과 동작 조건을 지시하기 위한 제어 정보를 생성하는 구성을 포함할 수 있다. 또한, 메모리 장치들(723_1 ~ 723_n) 각각은 제어 정보에 기반하여 어느 하나의 동작 조건에 따라 메모리 동작을 수행하기 위한 설정 정보들을 저장할 수 있다. 전술한 실시예에 따라, 긴 EPI 상태에서 데이터가 프로그램되는 경우에는, 프로그램이 수행되고 난 후 문턱전압 산포가 좌측으로 쉬프트될 수 있으며, 프로그램 전압, 검증 전압 및 독출 전압 중 적어도 하나를 변경함에 의해 문턱전압 산포 특성의 저하가 보상될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (20)

  1. 메모리 시스템의 동작방법에 있어서, 상기 메모리 시스템은 다수의 블록들을 포함하는 메모리 장치를 구비하고,
    제1 블록에 대한 제1 데이터의 기록 요청을 수신함에 따라, 상기 제1 블록의 소거 시점으로부터 상기 제1 데이터의 프로그램 시점 사이의 시간을 나타내는 EPI(Erase Program Interval)를 검출하는 단계;
    상기 검출된 EPI 가 기준 시간 이하일 때, 다수의 동작 조건들 중 선택된 제1 동작 조건에 기반하여 상기 제1 블록의 적어도 하나의 제1 페이지에 상기 제1 데이터를 프로그램하는 단계;
    상기 제1 데이터가 기록된 이후, 상기 제1 블록에 대한 제2 데이터의 기록 요청을 수신함에 따라, 상기 제1 블록의 소거 시점으로부터 상기 제2 데이터의 프로그램 시점 사이의 시간을 나타내는 EPI를 검출하는 단계; 및
    상기 검출된 EPI 가 상기 기준 시간을 초과할 때, 상기 다수의 동작 조건들 중 선택된 제2 동작 조건에 기반하여 상기 제1 블록의 적어도 하나의 제2 페이지에 상기 제2 데이터를 프로그램하는 단계를 구비하고,
    상기 제1 페이지와 상기 제2 페이지 사이의 적어도 하나의 페이지에는 더미 데이터가 프로그램되는 것을 특징으로 하는 메모리 시스템의 동작방법.
  2. 제1항에 있어서,
    상기 제1 동작 조건에서의 프로그램 전압 및 검증 전압 중 적어도 하나의 레벨은 상기 제2 동작 조건에서의 레벨과 서로 상이한 것을 특징으로 하는 메모리 시스템의 동작방법.
  3. 제2항에 있어서,
    상기 프로그램 전압은 다수의 전압 펄스들을 포함하는 ISPP(Incremental Step Pulse Program) 전압을 포함하고,
    상기 제2 동작 조건에서의 전압 펄스들의 전압 상승량은 상기 제1 동작 조건에서의 전압 펄스들의 전압 상승량보다 작은 것을 특징으로 하는 메모리 시스템의 동작방법.
  4. 제3항에 있어서,
    상기 제2 동작 조건에서의 전압 펄스들의 개수는 상기 제1 동작 조건에서의 전압 펄스들의 개수 보다 많은 것을 특징으로 하는 메모리 시스템의 동작방법.
  5. 제2항에 있어서,
    상기 제2 동작 조건에서의 상기 검증 전압의 레벨은 상기 제1 동작 조건에서의 상기 검증 전압의 레벨 보다 큰 것을 특징으로 하는 메모리 시스템의 동작방법.
  6. 제1항에 있어서,
    상기 기록 요청을 수신함에 따라 상기 검출된 EPI에 관련된 정보를 상기 메모리 장치에 저장하는 단계;
    상기 제1 페이지 및 상기 제2 페이지에 대한 독출 요청을 수신함에 따라, 상기 메모리 장치로부터 상기 EPI에 관련된 정보를 독출하는 단계; 및
    상기 EPI에 관련된 정보에 따라 독출 전압의 레벨을 조절하는 단계를 더 구비하고,
    상기 제1 페이지에 대한 상기 EPI에 관련된 정보가 상기 기준 시간 이하에 해당함에 따라 제1 독출 전압을 이용하여 상기 제1 데이터가 독출되고, 상기 제2 페이지에 대한 상기 EPI에 관련된 정보가 상기 기준 시간을 초과함에 따라 제2 독출 전압을 이용하여 상기 제2 데이터가 독출되며,
    상기 제2 독출 전압의 레벨은 상기 제1 독출 전압의 레벨 보다 작은 것을 특징으로 하는 메모리 시스템의 동작방법.
  7. 제1항에 있어서,
    상기 메모리 시스템의 서든 파워 오프를 검출하는 단계;
    상기 서든 파워 오프가 발생된 이후, 상기 제1 블록에 대한 데이터의 기록 요청을 수신하는 단계; 및
    상기 제1 블록의 EPI와는 무관하게, 상기 제1 블록에 대해 상기 제2 동작 조건에 기반하여 데이터를 기록하는 단계를 더 구비하는 것을 특징으로 하는 메모리 시스템의 동작방법.
  8. 삭제
  9. 다수의 블록들을 포함하는 메모리 장치를 제어하는 메모리 컨트롤러에 있어서,
    호스트와 통신하고, 상기 호스트로부터 데이터 기록 요청 및 어드레스를 수신하는 호스트 인터페이스;
    상기 다수의 블록들의 소거 시점으로부터 프로그램 시점 사이의 시간을 나타내는 EPI(Erase Program Interval)를 검출하고, 상기 데이터의 기록이 요청되는 제1 블록에 대해 검출된 EPI 를 제공하는 EPI 검출기; 및
    상기 제1 블록에 대해 다수의 동작 조건들 중 어느 하나의 동작 조건에 의해 데이터가 기록되도록, 상기 검출된 EPI에 기반하여 선택된 어느 하나의 동작 조건을 지시하는 제어 정보를 출력하는 제어 정보 생성기를 구비하고,
    상기 제1 블록의 적어도 하나의 제1 페이지에는 상기 EPI 가 기준 시간 이하인 것으로 검출됨에 따라 제1 데이터가 제1 동작 조건에 의해 프로그램되고, 상기 제1 블록의 적어도 하나의 제2 페이지에는 상기 EPI 가 상기 기준 시간을 초과하는 것으로 검출됨에 따라 제2 데이터가 상기 제1 동작 조건과는 상이한 제2 동작 조건에 의해 프로그램되며,
    상기 제1 페이지와 상기 제2 페이지 사이의 적어도 하나의 페이지에는 더미 데이터가 프로그램되는 것을 특징으로 하는 메모리 컨트롤러.
  10. 제9항에 있어서, 상기 제어 정보 생성기는,
    상기 검출된 EPI 가 상기 기준 시간 이하일 때, 상기 제1 동작 조건을 지시하는 상기 제어 정보를 출력하고,
    상기 검출된 EPI 가 상기 기준 시간을 초과할 때, 상기 제2 동작 조건을 지시하는 상기 제어 정보를 출력하는 것을 특징으로 하는 메모리 컨트롤러.
  11. 제10항에 있어서,
    상기 제어 정보는, 상기 데이터의 기록 동작에 이용되는 프로그램 전압 및 검증 전압 중 적어도 하나의 레벨을 변경하기 위한 정보를 포함하는 것을 특징으로 하는 메모리 컨트롤러.
  12. 제11항에 있어서,
    상기 프로그램 전압은 다수의 전압 펄스들을 포함하는 ISPP(Incremental Step Pulse Program) 전압을 포함하고,
    상기 제어 정보는, 상기 제2 동작 조건에서의 전압 펄스들의 전압 상승량을 상기 제1 동작 조건에서의 전압 펄스들의 전압 상승량보다 작게 조절하기 위한 정보를 포함하는 것을 특징으로 하는 메모리 컨트롤러.
  13. 제11항에 있어서,
    상기 제어 정보는, 상기 제2 동작 조건에서의 상기 검증 전압의 레벨을 상기 제1 동작 조건에서의 상기 검증 전압의 레벨보다 크게 조절하기 위한 정보를 포함하는 것을 특징으로 하는 메모리 컨트롤러.
  14. 메모리 시스템에 있어서, 상기 메모리 시스템은 다수의 블록들을 포함하는 메모리 장치를 구비하고,
    상기 메모리 장치는,
    상기 다수의 블록들에 대한 기록 동작에 이용되는 프로그램 전압 및 검증 전압을 생성하는 전압 생성기; 및
    제1 블록에 대한 데이터의 기록 요청이 수신될 때, 상기 제1 블록의 소거 시점으로부터 프로그램 시점 사이의 시간을 나타내는 EPI(Erase Program Interval)의 검출 결과에 응답하여 상기 프로그램 전압 및 검증 전압 중 적어도 하나의 레벨을 조절하는 제어 로직을 포함하고,
    상기 제1 블록의 적어도 하나의 제1 페이지에는 상기 EPI 가 기준 시간 이하인 것으로 검출됨에 따라 제1 데이터가 제1 동작 조건에 의해 프로그램되고, 상기 제1 블록의 적어도 하나의 제2 페이지에는 상기 EPI 가 상기 기준 시간을 초과하는 것으로 검출됨에 따라 제2 데이터가 상기 제1 동작 조건과는 상이한 제2 동작 조건에 의해 프로그램되며,
    상기 메모리 시스템의 서든 파워 오프가 발생된 이후 상기 제1 블록에 대한 데이터의 기록 요청이 수신됨에 따라, 상기 제1 블록의 EPI와는 무관하게 상기 제1 블록의 적어도 하나의 제3 페이지에는 제3 데이터가 상기 제2 동작 조건에 의해 프로그램되는 것을 특징으로 하는 메모리 시스템.
  15. 제14항에 있어서,
    상기 프로그램 전압은 다수의 전압 펄스들을 포함하는 ISPP(Incremental Step Pulse Program) 전압을 포함하고,
    상기 검출된 EPI 가 상기 기준 시간 이하인 경우, 상기 전압 펄스들의 전압 상승량이 상대적으로 크게 조절되고,
    상기 검출된 EPI 가 상기 기준 시간을 초과하는 경우, 상기 전압 펄스들의 전압 상승량이 상대적으로 작게 조절되는 것을 특징으로 하는 메모리 시스템.
  16. 제14항에 있어서,
    상기 검출된 EPI 가 상기 기준 시간 이하인 경우, 상기 검증 전압의 레벨은 상대적으로 작게 조절되고,
    상기 검출된 EPI 가 상기 기준 시간을 초과하는 경우, 상기 검증 전압의 레벨은 상대적으로 크게 조절되는 것을 특징으로 하는 메모리 시스템.
  17. 제14항에 있어서,
    상기 메모리 시스템은 메모리 컨트롤러를 더 구비하고,
    상기 메모리 컨트롤러는 상기 제1 블록의 EPI를 검출하고 검출된 EPI에 기반하여 다수의 동작 조건들 중 어느 하나의 동작 조건을 지시하는 제어 정보를 출력하는 동작 조건 제어기를 포함하며,
    상기 제어 로직은, 상기 제어 정보에 응답하여 상기 프로그램 전압 및 검증 전압 중 적어도 하나의 레벨을 조절하는 것을 특징으로 하는 메모리 시스템.
  18. 제17항에 있어서,
    상기 제어 로직은 상기 다수의 동작 조건들에 대응하는 다수의 설정 정보들을 저장하는 동작 조건 설정기를 포함하고, 상기 제어 정보에 응답하여 선택된 설정 정보에 따라 상기 프로그램 전압 및 검증 전압 중 적어도 하나의 레벨을 조절하는 것을 특징으로 하는 메모리 시스템.
  19. 제14항에 있어서,
    상기 제2 페이지의 문턱전압 산포는 상기 제1 페이지의 문턱전압 산포에 비해 그 레벨이 큰 방향으로 쉬프트된 형태를 갖는 것을 특징으로 하는 메모리 시스템.
  20. 제14항에 있어서,
    상기 메모리 장치는 상기 제1 블록의 유효 데이터를 제2 블록에 이동시키는 가비지 컬렉션 동작을 수행하고,
    상기 가비지 컬렉션 동작에서, 상기 제2 블록의 EPI를 검출한 결과에 기반하여 상기 유효 데이터를 상기 제2 블록에 기록하는 데 이용되는 프로그램 전압 및 검증 전압 중 적어도 하나의 레벨이 조절되는 것을 특징으로 하는 메모리 시스템.
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